极坐标传送器以及极坐标传送方法 |
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| 申请号 | CN201310018011.8 | 申请日 | 2013-01-17 | 公开(公告)号 | CN103281052B | 公开(公告)日 | 2016-01-06 |
| 申请人 | 联发科技股份有限公司; | 发明人 | 王琦学; 高凯鹏; 罗伯·伯根·史塔斯魏奇; | ||||
| 摘要 | 本 发明 提供一种极坐标传送器，包含有一调频路径、一 分频器 以及一数字处理区 块 。该调频路径用来因应一调频 信号 而产生一调频时钟。该分频器被耦接至该调频路径，用来接收该调频时钟，且该分频器用来产生一分频时钟。该数字处理区块被耦接至该调频路径以及该分频器，用以依据该分频时钟来产生该调频信号，其中该调频信号针对该调频时钟的 频率 偏移而被调整。本发明另提供一种极坐标传送方法，包含：因应一调频信号来产生一调频时钟；对该调频时钟进行分频以产生一分频时钟；以及依据该分频时钟来产生该调频信号，其中该调频信号是针对该调频时钟的 频率偏移 而被调整。本发明可有效地补偿频偏效应。 | ||||||
| 权利要求 | 1.一种极坐标传送器，其特征在于，该极坐标传送器包含有： |
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| 说明书全文 | 极坐标传送器以及极坐标传送方法【技术领域】 [0002] 数字极坐标传送器具有若干优点，例如降低调变路径的复杂度以及电流消耗，同时解决镜像抑制(image rejection)的问题，因此极坐标传送器比较适合应用在先进的互补式金氧半导体(CMOS)制程中。更具体地说，数字极坐标传送器为能够将一复合基频信号分解为一调幅(amplitude-modulated,AM)成份分量以及一相位调变(phase-modulated,PM)成份分量(而非一同相位(in-phase)分量和一正交(quadrature phase)分量)的发送装置，此两个分量之后会被重组为一射频(radio-frequency,RF)输出并且以空气为介质传播。举例来说，在一调频路径中配置一全数字锁相回路(all-digital phase locked loop,ADPLL)来因应该相位调变成份分量而产生一调频时钟(例如由一数字控制振荡器(digitally-controlled oscillator,DCO)产生的时钟输出)，且下一级电路(例如一数字控制功率放大器(digitally-controlled power amplifier,DPA))会处理该频率/相位调变时钟。 [0003] 一般在数字极坐标传送器中几乎所有可变频率(variable-rate)及固定频率的时钟(除了频率参考时钟)都会经由调频时钟(例如一数字控制振荡器时钟)的时钟边缘分频(edge-division)来获得。更确切地说，为节省芯片的面积和功率消耗，将不再为了产生高频时钟而设计固定频率的锁相回路。既然数字控制振荡器会经过调频数据调变，因此所有对数字控制振荡器进行整数分频而来的时钟都会遭遇时变的瞬时频率扰动(instantaneous frequency perturbations)。换句话说，由于调频数据调变的影响，任何由对数字控制振荡器时钟进行分频而得到的时钟都会具有一时变的时钟频率。然而，通常假设传送器(transmitter,TX)电路使用的时钟是非时变的时钟频率，因此当实际上使用的时钟具有时变的时钟频率时会对若干操作造成影响。一种现有的解决方案是通过让分频器操作在高频以补偿频偏效应(frequency deviation effect)并得到干净的时钟，然而这样的做法会增加芯片的面积与功率消耗，由于大部分的应用对于成本锱铢必较，因此这样的作法并不实用。 [0004] 考量到上述需求，故需要一创新的设计以便能够使用简单的数字信号处理来有效地补偿频偏效应。【发明内容】 [0005] 有鉴于此，本发明提出一种具有一数字处理区块的极坐标传送器以及相关方法来解决上述问题。 [0006] 根据本发明的第一实施例，揭露一种示范性极坐标传送器。该示范性极坐标传送器包含有一调频路径、一分频器以及一数字处理区块。该调频路径用来因应一调频信号以产生一调频时钟。该分频器被耦接至该调频路径，用来接收该调频时钟，且该分频器用来产生一分频时钟。该数字处理区块被耦接至该调频路径以及该分频器，用以依据该分频时钟来产生该调频信号，其中该调频信号针对该调频时钟的频率偏移而被调整。 [0007] 根据本发明的第二实施例，提出一种示范性极坐标传送方法。该示范性方法包含有：因应一调频信号来产生一调频时钟；对该调频时钟进行分频以产生一分频时钟；以及依据该分频时钟来产生该调频信号，其中该调频信号是针对该调频时钟的频率偏移而被调整。 [0009] 图1为依据本发明实施例的一极坐标传送器的架构图。 [0010] 图2为图1所示的取样率转换器的示范性实施例的示意图。 [0011] 图3为图2所示的取样率转换器的取样率转换比率产生器的示范性实施电路图。 [0012] 图4为图2所示的取样率转换器之内插运算电路的示范性实施电路图。 [0013] 图5为依据本发明示范性实施例的极坐标传送器中的数字处理区块的另一设计的示意图。 [0014] 图6为依据本发明示范性实施例的采用一参考相位产生器的一全数字锁相回路的架构图。 [0015] 图7为使用图6所示的重新取样电路、第一累加器以及取样器来产生一取样输出的范例的示意图。 [0016] 图8为依据本发明示范性实施例的代替图6所示的重新取样电路、第一累加器以及取样器的一计算电路的架构图。 [0017] 图9为取样率转换器处理可变时钟的瞬时频率偏移取样的线性内插的示意图。【具体实施方式】 [0018] 在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。 [0019] 图1为依据本发明实施例的一极坐标传送器的架构图。举例来说，极坐标传送器100是一多频率(multi-rate)宽频(wideband)传送器。极坐标传送器100包含有一数字处理区块(digital processing block)102、一分频器(clock divider)104、一调频路径(frequency modulating path)106、一调幅路径(amplitude modulating path)108以及一数字控制功率放大器(digitally-controlled power amplifier,DPA)110。调频路径106用来因应一调频信号SFM以产生一调频时钟CKV(“V”表示可变(variable))。在此实施例中，全数字锁相回路118被设置在调频路径106中，且被设定为根据调频信号SFM、一载波频率(carrier frequency)fc(例如2.454GHz)以及一参考频率fREF(例如26MHz)来操作，因此，调频时钟CKV(即数字控制振荡器时钟)的频率为时变(time-variant)，而且该频率落在一个范围之内，例如2.454GHz-26MHz到2.454GHz+26MHz。应注意，实际上的最大频率偏移(peak frequency deviation)(例如+/-26MHz)会视数字坐标旋转运算器(coordinate rotation digital computer,CORDIC)114的取样频率而定，举例来说，图1所示的示范性电路架构中，若数字坐标旋转运算器的取样频率为50MHz，则该最大频率偏移为25MHz，也就是数字坐标旋转运算器的取样频率的一半。分频器104被耦接于调频路径106以及数字处理区块102之间，且分频器104用来对调频时钟CKV进行分频以产生一分频可变时钟(down-divided variable clock)CKVD至数字处理区块102，例如分频器104可被设定来进n 行以二的乘幂为单位的分频(例如N=2，其中n为整数)。数字处理区块102用来产生调频信号SFM，其中调频信号SFM是针对调频时钟CKV的频率偏移Δf而被调整。如图1所示，数字处理区块102包含有一取样率转换器(sampling rate converter)112、一数字坐标旋转运算器114以及一调频信号处理器116，其中分频时钟CKVD用来作为数字坐标旋转运算器114的一操作时钟。 [0020] 数字坐标旋转运算器114为一数字信号处理器，其是用来将一同相位分量Im以及一正交分量Qm转换为一相位分量θ以及一振幅分量ρ。在此实施例中，取样率转换器112用来对具有一固定时钟频率(例如16MHz或是32MHz)的一同相位分量Ik以及一正交分量Qk进行内插运算(interpolation)，以得到具有一可变时钟频率的同相位分量Im以及正交分量Qm。分频器104采用一固定分频因子N，而固定分频因子N是基于同相位分量Im以及正交相位分量Qm所要的可变时钟频率来设定，假设载波频率fc为2.454GHz，若同相位分量Ik以及正交分量Qk的固定时钟频率为32MHz，则设定分频因子N为48；若同相位分量Ik以及正交分量Qk的固定时钟频率为16MHz，则设定分频因子N为96。调频信号处理器116-1用来通过一差分运算子(difference operator)1-z 以及一缩放因子(scaling factor)fc/96来将相位分量θ转换为频率偏移Δf，并且据此产生调频信号SFM。应注意的是，过取样(over-sampling)亦可使用于频率偏移Δf的计算之中。如图1所示，调幅(amplitude modulation,AM)信号处理器120被配置在调幅路径108中，且调幅信号处理器120被用来处理由数字坐标旋转运算器114所产生的振幅分量ρ以产生一振幅控制字符至数字控制功率放大器110，因此，数字控制功率放大器110可依据由振幅信号处理器120所产生的该振幅控制字符以及由全数字锁相回路118所产生的调频时钟CKV来产生一射频输出。 [0021] 由于数字坐标旋转运算器114的操作是由调频时钟CKV衍生出的一可变频率时钟(variable-rate clock)CKVD所驱动，调幅路径108以及调频路径106都耦接至调频时钟CKV，且受到调频时钟CKV的频率偏移Δf的影响。为了补偿该频率偏移，数字处理区块102会进行从一固定频率时钟(例如16/32MHz)到一分频可变时钟CKVD(例如51.25MHz+/-0.542)的内插(interpolation)操作以调整调频信号SFM。在此实施例中，是经由取样率转换器112来调整调频信号SFM以补偿调频时钟CKV的频率偏移Δf，具体地说，取样率转换器112使用一简化的数字更正演算法来依据该频率偏移，以动态地计算所需的补偿量并对同相数据以及正交数据进行内插。尽管数字坐标旋转运算器114操作在可变频率时钟CKVD之下，不过取样率转换器112会补偿该频率偏移，因此，数字坐标旋转运算器114仍可被视为操作在一固定时钟之下。 [0022] 请参考图2，图2为图1所示的取样率转换器112的示范性实施例的示意图。取样率转换器112包含有一取样率转换比率产生器(rate conversion ratio generator)202以及一内插运算电路(interpolation circuit)204。取样率转换比率产生器202用来接收载波频率fc以及调频时钟CKV的频率偏移Δf的瞬间值(instantaneous value)，并且根据载波频率fc以及频率偏移Δf来动态地调整/更新一取样率转换比率src_ratio。应注意的是，频率偏移Δf是由相位偏移Δθ所造成的，因此，所属领域的技术人员应可轻易地明白，取样率转换比率产生器202另可改为依据载波频率fc以及调频时钟CKV的相位偏移Δθ的瞬间值来操作，换句话说，取样率转换比率src_ratio为一时变值(time-variant value)。内插运算电路204耦接至取样率转换比率产生器202，且内插运算电路204是作为一可变内插器，用以依据取样率转换比率src_ratio的一累加值(即α)来对同相位分量Ik以及正交相位分量Qk进行内插运算，且因此产生同相位分量Im以及正交分量Qm至后续的数字坐标旋转运算器114进行处理，其中Im＝(Ik-Ik-1)*α+Ik-1，Qm＝(Qk-Qk-1)*α+Qk-1，而 [0023] 在载波频率fc为2.454GHz以及同相位分量Ik和正交分量Qk的固定时钟频率为32MHz的情况下，分频因子N被设定为48。因此，由以下的方程式即可得到取样率转换比率src_ratio： [0024] [0025] 在载波频率fc为2.454GHz以及同相位分量Ik和正交分量Qk的固定时钟频率为16MHz的情况下，分频因子N被设定为96。因此，由以下的方程式即可得到取样率转换比率src_ratio： [0026] [0027] 为了通过使用乘法运算来简化运算复杂度，以上的方程式(1)可改写成下面的方程式： [0028] [0029] [0030] [0031] 若使用Δθ来取代Δf，则方程式可用以下方程式表示： [0032] [0033] [0034] [0035] 其中Δθ＝2×48×Δf/fc，而-1≤Δθ≤1。 [0036] 针对方程式(2)，其可改写成以下的方程式： [0037] [0038] [0039] [0040] 因此，可在一查找表(look-up table(LUT))中寻找由fc所索引的一预先定义值(即LUT(fc))，并选择一适当的常数(即const)，便可得到一取样率转换比率src_ratio。图3为使用方程式(3b)以及(4)的取样率转换比率产生器202的示范性实施电路，图4为使用方程式(3b)以及(4)的内插运算电路204的示范性实施电路，其中使用相位偏移Δθ而不是频率偏移Δf来得到取样率转换比率src_ratio。如上所述，频率偏移Δf是来自于相位偏移Δθ，因此在一设计变化中，在对图3所示的示范性电路进行适当的修改之下，利用频率偏移Δf来得到取样率转换比率src_ratio的作法也是可行的。举例来说，内插器(即图4中虚线所示的左上方的电路以及左下方的电路)可用线性内插器(linear interpolator)来实现，而每一线性内插器根据一加权因子(weighting factor)α来运行，其中加权因子α是通过对取样率转换比率src_ratio的累加值进行四舍五入(rounding)之后所得到。 [0041] 在上述实施例中，取样率转换器112被设置在数字坐标旋转运算器114之前，然而，此仅作为范例说明，而非本发明的限制。图5为依据本发明一示范性实施例的极坐标传送器中的数字处理区块的另一设计的示意图。数字处理区块500包含有一数字坐标旋转运算器502、多个取样率转换器504、506以及一调频信号处理器508。数字坐标旋转运算器502用来将同相位分量Ik以及正交分量Qk转换为相位分量θ’以及一振幅分量ρ’。每一取样率转换器504、506依据载波频率fc以及调频时钟CKV的频率偏移Δf来对其输入进行内插运算，因此取样率转换器504产生高频振幅分量ρ至调幅路径，且取样率转换器506产生高频相位分量θ至调频信号处理器508。调频信号处理器508用来将相位分量θ转换为频率偏移Δf(频率偏移Δf为相位对时间的微分)，接着调频信号处理器508会产生调频信号SFM。应注意的是，数字处理区块500的输出和数字处理区块102的输出大致相同。同样地，当取样率转换器504和取样率转换器506的取样率转换比率被动态地调整/更新来补偿该频率偏移效应时，图5中的调频信号SFM也因此针对调频时钟CKV的频率偏移而被加以调整。 [0042] 简而言之，具有简化的数字更正处理的数字处理区块102/500使用了具有加权因子α的一线性内插器。加权因子α定义要在一线性内插线(linear interpolated line)上的何处来估计出数值。除此之外，加权因子α会因应该载波频率以及该调频时钟的频率偏移来改变，并且使用一乘法运算元。 [0043] 由数字控制振荡器的时钟所产生的可变频率时钟来驱动的传送器电路的正确性会被频率偏移所影响，因此，除了上述数字坐标旋转运算器以外，其他电路单元可能也需要对频率偏移进行补偿，举例来说，在一传统的极坐标传送器中的全数字锁相回路亦会受到数字控制振荡器的频率偏移的影响，具体地说，输入至全数字锁相回路的频率控制字符(frequency command word,FCW)数据是从数字坐标旋转运算器的每一周期的数字输出所得到，当该数字坐标旋转运算器操作在由一数字控制振荡器时钟所产生的一可变频率时钟下，数字坐标旋转运算器的周期会随着该数字控制振荡器的时钟周期改变而改变，因此，一旦该频率控制字符数据改变时，一固定频率时钟可能会在一定时间之后才能锁存(latch)该频率控制字符数据，因此造成相位错误并且传播到后续的全数字锁相回路中的回路滤波器中。若是频率很高的时候，该固定频率时钟会因此漏掉一个频率控制字符数据，造成很大的相位错误并且降低频率调变的品质。为了解决这样的问题，本发明因此提出一个具有时钟内插的补偿馈入输入(compensating feed input)的参考相位产生器。 [0044] 图9为取样率转换器506处理相位/频率偏移取样的时间-频率偏移的示意图，而同样的概念亦可应用在其他形式的取样率转换器（如504、112）中。理想的调变数据是一连续时间厚曲线（thick curve）Δf(t)，Δf(t)为相位θ对时间的微分。以圆圈表示的固定时钟频率f1(即等距时钟时戳(equidistant clock timestamp))的调变数据取样是线性插入至以垂直箭头表示的可变时钟时戳当中。为了方便说明，平均的可变频率f2为f1的两倍。在Δf的负区间中，可变取样(variable sample)会落后其平均(即未调变)位置，而在Δf的正区间中，可变取样则会领先其平均位置。线性内插说明了可变时戳的时间位移，为了方便说明，范例中的取样密度较低，因此线性内插的误差较正常情况来的高。 [0045] 请参考图6，其为依据本发明示范性实施例的一全数字锁相回路的示意图。举例来说，图1中的全数字锁相回路118可以改用图6中的全数字锁相回路600来实现，然而此作法并非用以限制本发明，实际上，任何使用图6所示的全数字锁相回路600的电子装置(例如一数字极坐标传送器)都属于本发明的范畴。全数字锁相回路600采用了一双点全数字调频器(two-point all-digital frequency modulator)架构，并且包含一直接馈入(direct feed)输入S1、一补偿馈入(compensating feed)输入S2、一参考相位产生器602、一时间数字转换器(time-to-digital converter，TDC)604(其经由计数CKV周期而具备有一延伸范围)、一回路滤波器606、一数字控制振荡器608、加法器605(实际上是一减法器，其作法为将加法器的下方输入转换为负数)与加法器607。由于第一频率控制字符FCWDATA是从操作在一第一时钟频率(例如CLK/48)的数字坐标旋转运算器的数字输出所得到，直接馈入输入S1以及补偿馈入输入S2也在第一时钟频率(例如CKV/48，又称作CKVD48)由一第一频率控制字符(FCW)输入FCWDATA得到。直接馈入输入S1是用来直接调变一振荡器(例如数字控制振荡器608)的频率。补偿馈入输入S2是用来补偿频率调变在一相位误差(即加法器605的输出)上所造成的影响，并且被一特定时钟CKVD’所重新取样(resample)，其中特定时钟CKVD’为振荡器(例如数字控制振荡器608)的一时钟输出的一整数时钟沿分频(integer edge division)。具体地说，该特定时钟CKVD’的频率高于补偿馈入输入S2的频率，且直接馈入输入S1的取样率低于特定时钟CKVD’的频率。除此之外，直接馈入输入S1是来自于该数字坐标旋转运算器的数字输出，其中该数字坐标旋转运算器操作在一可变时钟，该可变时钟是来自于该振荡器(例如数字控制振荡器608)的该时钟输出，且直接馈入输入S1的取样同步于该振荡器(例如数字控制振荡器608)。 [0046] 在此实施例中，补偿馈入输入S2是经由进行一线性内插来重新取样，其中补偿馈入输入S2是利用特定时钟CKVD’来重新取样以产生多个取样，且该多个取样进一步再被一频率参考时钟FREF所取样。如图6所示，参考相位产生器602被用以处理补偿馈入输入S2并产生一参考相位输出PHR。参考相位产生器602包含有一重新取样电路612、一第一累加器614、一取样器616、一分频器618、一第二累加器620以及一加法器622。分频器618对数字控制振荡器608所产生的调频时钟CKV进行一整数时钟沿分频，并且提供特定时钟CKVD’至重新取样电路612以及第一累加器614。举例来说，第一频率控制字符输入FCWDATA是在输入时钟频率CKV/48之下所产生，以及特定时钟CKVD’是由一时钟频率CKV/6(又称CKVD6)来设定，因此，特定时钟CKVD’(例如CKV/6)和数据输入时钟(例如CKV/48)同步，且特定时钟CKVD’具有一较高频率。重新取样电路612用来接收第一频率控制字符输入FCWDATA，并且以特定时钟CKVD’来重新取样第一频率控制字符输入FCWDATA以产生多个取样S2/K，更具体地说，重新取样电路612在一个数字坐标旋转运算器周期中平均分割第一频率控制字符输入FCWDATA的一数字值DV为K个子单元(subcell)，其中每一子单元都具有一数值等于DV/K。第一累加器614耦接至重新取样电路612，并用来依据特定时钟CKVD’来累加输入的多个取样S2/K以产生一第一累加结果A1，更具体地说，第一累加器614使用一较高时钟频率来累加从较低时钟频率的第一频率控制字符输入FCWDATA得到的取样。取样器616耦接至第一累加器614，并用以根据具有一固定参考频率fREF的一频率参考时钟FREF来对第一累加结果A1进行取样，并据此产生一取样结果AS至加法器622来更新参考相位输出PHR。 [0047] 请连同图6来一起参考图7，图7为使用图6所示的重新取样电路612、第一累加器614以及取样器616来产生一取样输出的范例的示意图。如图7所示，第一频率控制字符输入FCWDATA的连续的数字值FCW1-FCW5分别在连续的数字坐标旋转运算器的周期TCOR,1-TCOR,5被传送。在此范例当中，数字坐标旋转运算器的周期TCOR,1-TCOR,5中的每一周期都具有48个CKV周期。应注意的是，由于调频时钟CKV的频率偏移，因而数字坐标旋转运算器的周期TCOR,1-TCOR,5的长度可以都不相同。重新取样电路612将一数字坐标旋转运算器周期的每一数字值平均分割为K个子单元，以第一个数字坐标旋转运算器周期TCOR,1中的第一数字值FCW1为范例，每一子单元/取样的值均为FCW1/K，换句话说，所有K个子单元/取样的总和会等于数字值FCW1。 [0048] 第一累加器614会将前一级的重新取样电路612所产生的取样FCW1/K、FCW2/K、FCW3/K、FCW4/K以及FCW5/K累加起来，在此范例中，第一累加结果A1,1等于FCW1/K，第一累加结果A1,2等于A1,1+FCW1/K(即A1,2=2*FCW1/K)，而第一累加结果A1,K等于A1,K-1+FCW1/K(即A1,K=K*FCW1/K=FCW1)，第一累加结果A1，K+1等于A1,K+FCW2/K(即A1,K+1=FCW1+FCW2/K)，第一累加结果A1,K+2等于A1,K+1+FCW2/K(即A1,K+2=FCW1+2*FCW2/K)，而第一累加结果A1,2K等于A1,2K-1+FCW2/K(即A1,2K=FCW1+K*FCW2/K=FCW1+FCW2)。由于所属领域的技术人员可轻易地以此类推来导出后续的第一累加结果A1,2K+1-A1,5K，进一步的说明便在此省略以求简洁。 [0049] 假设取样器616是由频率参考时钟FREF的上升沿(rising edge)所触发/时钟化(triggered/clocked)，在时间T0时，取样器616对第一累加器614的目前输出进行取样以得到取样结果AS,1，在时间T1时，取样器616对第一累加器614的目前输出进行取样以得到取样结果AS,2，在时间T2时，取样器616对第一累加器614的目前输出进行取样以得到取样结果AS,3。 [0050] 对于传统的全数字锁相回路设计而言，频率参考时钟FREF的上升沿在时间T1时会对数字值FCW2取样并输出，而频率参考时钟FREF的下一个上升沿会在时间T2时对数字值FCW4取样并输出。然而，在数字值FCW1在时间T1’变化为数字值FCW2之后有一段期间(T1-T1’)，以及在数字值FCW3在时间T2’变化为数字值FCW4之后有一段期间(T2-T2’)，因此，传统的全数字锁相回路设计在取样时序的当下无法撷取到正确的相位信息，导致未补偿的相位误差传递到后续的回路滤波器中。和传统的全数字锁相回路设计相比，本发明所提出的全数字锁相回路设计能够通过累加以具有较高时钟频率(例如CKV/6)的同步时钟来重新取样原本为较低时钟频率(例如CKV/48)的原始频率控制字符数据而得到的取样，并在频率参考时钟FREF的上升沿取样，进而在取样时序的当下撷取到具有较少误差的相位信息。此外，传统的全数字锁相回路设计连续地输出数字值FCW2及数字值FCW4，因此失去了数字值FCW2及数字值FCW4之间的数字值FCW3所提供的补偿参考相位信息，然而，和传统的全数字锁相回路设计相反，本发明提出的全数字锁相回路设计由于连续的取样会被累加起来，也就是并不会舍弃第一频率控制字符输入FCWDATA传送的任何数字值。举例来说，第一累加结果A1,3K+1等于A1,3K+FCW4/K(即FCW1+FCW2+FCW3+FCW4/K)，且在数字值FCW4之前由数字值FCW3提供的相位信息由于累加作用亦包含在第一累加结果A1,3K+1之中。应注意的是，最终的FREF取样可以是非同步的(asynchronous)，因此所产生的CKVD’时钟周期的不确定性便无关紧要。 [0051] 请再次参考图6，参考相位产生器602具有用来接收一第二频率控制字符输入FCWCHANNEL(例如fc/fREF)的第二累加器620，并且依据频率参考时钟FREF来累加第二频率控制字符输入FCWCHANNEL以输出一第二累加结果A2至加法器622。举例来说，每当第二累加器620被频率参考时钟FREF的上升沿所触发/时钟化时，一个递增量fc/fREF就会和第二累加结果A2相加/相合并。加法器622耦接至第二累加器620以及取样器616，并用以经由将取样结果AS与第二累加结果A2相加以产生参考相位输出PHR。参考相位输出PHR以及时间数字转换器604的输出会在进行减法运算的加法器605之处结合，而加法器605的输出会输入至回路滤波器606。回路滤波器606的输出以及直接馈入输入S1会在加法器607之处结合，且加法器607的输出是作为一数字控制值，用来调整数字控制振荡器608来产生调频时钟CKV。所属领域的技术人员可轻易地了解加法器605、607、回路滤波器606、数字控制振荡器608以及时间数字转换器604的电路以及操作细节，故进一步的说明便在此省略以求简洁。 [0052] 应注意的是，图6所示的电路组态仅作为范例说明之用，并非作为本发明的限制。在另一设计中，一重定时(retimed)的频率参考时钟可用来取代取样器616以及第二累加器620的频率参考时钟FREF，举例来说，重定时的频率参考时钟可通过利用调频时钟CKV的上升沿来对频率参考时钟FREF进行取样而产生。由重定时的频率参考时钟得到的取样结果AS大致上和由频率参考时钟FREF得到的取样结果AS相同，同样达成了改善补偿馈入路径的目的。 [0053] 在上述图6所示的示范性设计当中，通过累加由使用具有较高时钟频率的同步时钟来对原始频率控制字符数据进行重新取样得到的取样以及以频率参考时钟FREF进行取样，因而获得在取样时序具有较少相位误差的相位信息。在另一设计中，可经由直接计算来得到在取样时序具有较少相位误差的相位信息，举例来说，重新取样电路612、第一累加器614以及取样器616的组合可以用图8所示的一计算电路800来取代，在此采用一可变频率线性内插运算来补偿调频时钟CKV的频率偏移，例如可依据取样的可变相位来计算该可变频率，在取样索引值k具有较少相位误差的相位信息AS,K可直接经由下列方程式计算出来： [0054] [0055] [0056] [0057] 简而言之，在由分频数字控制振荡器时钟(down-divided DCO clock)所驱动的极坐标传送器的调变器当中，由于频率调变所造成的时变时钟会导致传送器的性能下降。对于传统的极坐标传送器设计来说，射频输出中的复本信号(replica)以及混付信号(spur)具有通道相依性且和整数分频比(integer division ratio)有关。然而，本发明所提出的极坐标传送器设计补偿了频率偏移，同时不影响传送器的性能。具体地说，本发明提出使用一取样率转换器以将频率偏移带入到内插电路中并产生一确切的取样率转换比率，及/或使用一参考相位产生器以使用一较高频率的同步时钟来帮助重新取样并累加调频取样，同时消弭来自于数字控制振荡器输出的调频时钟CKV以及频率参考时钟FREF之间的非同步问题。 [0058] 虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。 |
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