在电路中处理信号的方法和系统 |
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| 申请号 | CN200710193681.8 | 申请日 | 2007-11-19 | 公开(公告)号 | CN101202730B | 公开(公告)日 | 2012-12-12 |
| 申请人 | 美国博通公司; | 发明人 | 埃马努耶·弗朗茨斯卡克斯; 乔治·斯费卡斯; | ||||
| 摘要 | 本 发明 涉及使用两输入PLL的直接和极化调制的方法及系统。本发明包括从输入数据 信号 Un和反馈信号Yn生成 数字信号 Wn和Vn。所生成的数字信号Wn和Vn共同带有输入数据信号Un的信息内容，同时还对两输入模拟 锁 相环(PLL)的非理想性进行了补偿。数字信号Wn(其 频率 进行了适当的缩放)和Vn作为PLL的 输入信号 。反馈信号Yn为数字信号，其对应于PLL产生的模拟反馈信号Pt。相应地，通过数字信号Wn和Vn，可自适应地控制PLL以适当地发送输入数据信号Un。 | ||||||
| 权利要求 | 1.一种在电路中处理信号的方法，其特征在于，包括： |
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| 说明书全文 | 在电路中处理信号的方法和系统技术领域[0001] 本发明涉及无线通信，更具体地说，涉及一种使用两输入PLL的直接或极化调制的方法和系统。 背景技术[0002] 移动通信改变了人们的通信方式，而移动电话也已经从奢侈品变成了人们日常生活中不可缺少的一部分。今天，移动设备的使用由社会环境支配，而不受地域和技术的限制。当语音通信满足了人们交流的基本需求，无线语音和数据通信也进一步渗入了人们的日常生活，移动通信发展进程中下一阶段的目标，将是利用无线和/或有线网络传输各种集成移动多媒体应用。 [0003] 第三代(3G)蜂窝网络提供了各种高速接入技术，根据3G技术设计的移动电话可满足集成多媒体应用的需求，支持采用高级压缩标准的TV和音频应用、高分辨率的游戏应用、音乐接口、外围设备接口等。由于芯片设计师利用压缩技术和更高带宽来传输更多信息，处理量的需求也大大增加。3G无线应用支持的比特率在384千比特/秒(KB/s)到2兆比特/秒(MB/s)之间，使得芯片设计师能够为无线系统提供多媒体能力及高质、低干扰、大覆盖范围的性能。 [0004] 与如今相比，随着移动多媒体业务的普及，一些因素诸如功耗、网络容量和服务质量(QoS)的成本效率优化等更是蜂窝网络运营商需要关注的重点。当然，可以通过精细的网络规划和运营、传输方法的改进、接收机技术的提高以及芯片集成解决方案来解决这些问题。为此，运营商需要新的技术来增大下行吞吐量，以支持移动多媒体应用，从而为移动多媒体业务的用户提供更好的QoS性能和更大的传输速率。对于当今的移动手机，目前的移动多媒体处理器没有完全采用片上系统(SoC)集成作为更先进的整体系统解决方案。例如，传统移动处理器可能采用多个硬件加速器来实现多种多媒体应用，而这样会使功耗、实施的复杂性、移动处理器的成本以及移动终端的体积大幅度提高。 [0005] 一些移动通信技术，例如全球移动通信(GSM)、通用无线分组业务(GPRS)和增强数据速率GSM演进(EDGE)技术，可能采用极化调制。极化调制包括将信号从采用同相(I)分量和正交(Q)分量的表示转换成采用相应的振幅(ρ)分量和相位( )分量的表示。在将I和Q信号表示转换成ρ和 信号表示时，会带来量化噪声。随后，ρ和 信号表示中有至少一部分分量将被滤波掉。 [0006] 目前用于直接调制和/或极化调制发射机的集成电路(IC)设计有很多种，都是基于N分数(fractional-N)锁相环(PLL)和/或∑Δ调制技术。这些IC设计中有许多包括模拟和数字的混合信号，对此所采用的半导体制造技术特选CMOS技术，以维持低功耗和低制造成本。然而，在IC制造过程中器件参数值会发生变化、电路工作期间温度会发生变化，因此，为控制器件的行为，模拟器件值要求是可调或可调谐的(tunable)。在许多PLL设计中，低通滤波特性是一个值得关注的问题。当低通滤波器的截止频率在直接调制和/或极化调制发射机发射信号所使用的频率范围内时，将产生一种特殊问题。结果，调制输出信号会失真。这样一来，当该发射信号在接收机端被接收时，与原来所发射的原始输入信号会有一些差别。 [0007] 一些现有直接调制和/或极化调制发射机中，PLL电路中的模拟器件值是可以通过模拟控制电路来进行调整的。但是，使用模拟控制电路来控制模拟PLL电路有一个局限性，这就是模拟PLL电路中的器件与模拟控制电路中的器件之间的失谐(mismatch)。在极化调制发射机中使用这种电路的一个局限是：输入信号到极化调制发射机所使用的相位信号通道和振幅信号通道之间可能存在时序未对准的情况。 发明内容[0010] 根据本发明的一方面，提供一种在电路中处理信号的方法，包括： [0012] 作为优选，所述方法还包括通过数字滤波器对所述两输入模拟锁相环的低通特性进行补偿。 [0013] 作为优选，所述数字滤波器是参数均衡器。 [0014] 作为优选，所述方法还包括基于两输入模拟锁相环产生的模拟反馈信号生成第一数字信号和第二数字信号。 [0015] 作为优选，所述方法还包括对因生成所述第一数字信号和第二数字信号而引发的延迟(latency)进行补偿。 [0016] 作为优选，所述方法还包括对因所述两输入模拟锁相环产生模拟反馈信号而引发的延迟(latency)进行补偿。 [0017] 作为优选，所述方法还包括对因所述两输入模拟锁相环中的电容失谐(mismatch)而引发的噪声进行补偿。 [0018] 作为优选，所述对噪声的补偿是施加在所述生成的第一数字信号上。 [0019] 作为优选，所述对噪声的补偿是施加在所述生成的第二数字信号上。 [0020] 作为优选，所述方法还包括缩短所述第二数字信号的字长。 [0021] 作为优选，所述缩短的字长包括所述第二数字信号的M个最重要比特。 [0022] 作为优选，所述方法还包括自适应地控制所述两输入模拟锁相环。 [0023] 作为优选，所述信号是宽带CDMA信号。 [0024] 作为优选，所述方法还包括在所述两输入模拟锁相环使用所述第二数字信号之前，对所述第二数字信号进行处理。 [0025] 根据本发明的一方面，提供一种在电路中处理信号的系统，所述系统包括数字补偿器，使能在对信号进行直接调制或极化调制的过程中，以数字方式控制两输入模拟锁相环。 [0026] 作为优选，所述系统还包括数字滤波器，使能对所述两输入模拟锁相环的低通特性进行补偿。 [0027] 作为优选，所述数字滤波器是参数均衡器。 [0028] 作为优选，所述数字补偿器使能基于两输入模拟锁相环产生的模拟反馈信号生成用于进行所述数字方式控制的第一数字信号和第二数字信号。 [0029] 作为优选，所述系统还包括延迟电路，使能对因生成所述第一数字信号和第二数字信号而引发的延迟(latency)进行补偿。 [0030] 作为优选，所述系统还包括延迟电路，使能对因所述两输入模拟锁相环产生模拟反馈信号而引发的延迟(latency)进行补偿。 [0031] 作为优选，所述系统还包括噪声消除模块，使能对因所述两输入模拟锁相环中的电容失谐(mismatch)而引发的噪声进行补偿。 [0032] 作为优选，所述对噪声的补偿是施加在所述生成的第一数字信号上。 [0033] 作为优选，所述对噪声的补偿是施加在所述生成的第二数字信号上。 [0034] 作为优选，所述系统还包括缩短所述第二数字信号的字长。 [0035] 作为优选，所述缩短的字长包括所述第二数字信号的M个最重要比特。 [0036] 作为优选，所述系统还包括自适应地控制所述两输入模拟锁相环。 [0037] 作为优选，所述信号是宽带CDMA信号。 [0038] 作为优选，所述系统还包括在所述两输入模拟锁相环使用所述第二数字信号之前，对所述第二数字信号进行处理。 [0039] 从以下的描述和附图中，可以得到对本发明的各种优点、各个方面、创新特征、及其实施例细节的更深入的理解。 附图说明[0040] 下面将结合附图及实施例对本发明作进一步说明，附图中： [0041] 图1是根据本发明实施例的示例性移动终端的示意框图； [0042] 图2是可用于本发明实施例的示例性极化调制发射机的示意框图； [0043] 图3是根据本发明实施例的示例性带有基于反馈进行补偿的两数字输入PLL的示意框图； [0044] 图4是根据本发明实施例的示例性带宽追踪数字补偿器的示意框图； [0045] 图5是可用于本发明实施例的带有非线性输入的PLL的示例性框图； [0046] 图6是根据本发明实施例的示例性带宽追踪和电容失谐数字补偿器的示意框图； [0047] 图7是根据本发明实施例的示例性带有参数均衡器的带宽追踪数字补偿器的示意框图； [0048] 图8是根据本发明实施例的示例性带有参数均衡器的带宽追踪和电容失谐数字补偿器的示意框图； [0049] 图9是根据本发明实施例的使用两输入PLL进行直接和极化调制的示例性步骤的流程图。 具体实施方式[0050] 本发明涉及使用两输入PLL的直接和极化调制的方法和系统。本发明的方法包括从输入数据信号Un和反馈信号Yn生成数字信号Wn和Vn。所生成的数字信号Wn和Vn带有输入数据信号Un的信息内容，同时还对两输入模拟锁相环(PLL)的非理想性进行了补偿。该数字信号Wn(其频率进行了适当的缩放)和Vn作为PLL的输入信号。反馈信号Yn为数字信号，其对应于PLL产生的模拟反馈信号Pt。相应地，PLL可自适应地控制以适当地发射输入数据信号Un。 [0051] 图1是根据本发明实施例的示例性移动终端的示意框图。图1所示的移动终端120包括RF接收机123a、RF发射机123b、数字基带处理器129、处理器125和存储器127。 接收天线121a与RF接收机123a通信相连。发射天线121b与RF发射机123b通信相连。 [0052] RF接收机123a包括适当的逻辑、电路和/或代码，用于处理接收RF信号。RF接收机123a能够接收多个频段的RF信号。RF接收机123a可以接收蜂窝频段的信号，例如GSM、GPRS、EDGE和/或CDMA。RF接收机123a所支持的每一频段都有一个对应的前端电路，例如用以进行低噪声放大和下变频转换。 [0053] RF接收机123a将接收到的RF信号下变频转换为包含同相(I)分量和正交(Q)分量的基带频率信号。在某些情况下，RF接收机123a在将I、Q分量发送到数字基带处理器129之前，还对基带信号分量进行模数转换。 [0054] 数字基带处理器129包括适当的逻辑、电路和/或代码，用于处理基带频率信号。有关这一点，数字基带处理器129可对从RF接收机123a接收到的信号进行处理和/或对将要发送到RF发射机123b的信号进行处理。基于被处理信号中的信息，数字基带处理器 129还可以向RF接收机123a和RF发射机123b提供控制信号和/或反馈信息。数字基带处理器129可以将被处理信号中的信息和/或数据发送给处理器125和/或存储器127。 此外，数字基带处理器129可以从处理器125和/或存储器127接收信息，对其进行处理并发送给RF发射机123b。 [0055] RF发射机123b包括适当的逻辑、电路和/或代码，用于处理通过无线传输介质传输的RF信号。RF发射机123b能够在多个频段发射RF信号。例如，RF发射机123可以发射蜂窝频段的信号。RF发射机123b所支持的每一频段都有一个对应的前端电路，例如用以进行放大和/或上变频转换。 [0056] RF发射机123b可将包含振幅(magnitude)和相位分量的基带信号上变频转换成RF信号。在一些情况下，RF发射机123b能够在上变频转换前，对从数字基带处理器129接收的基带信号分量进行数模转换。 [0057] 处理器125包括适当的逻辑、电路和/或代码，用于对移动终端120进行控制和/或进行数据处理操作。处理器125可用于控制RF接收机123a、RF发射机123b、数字基带处理器129和/或存储器127中的至少一部分。有关这一点，处理器125可以产生至少一个用于控制移动终端120内部操作的信号。处理器125还能够执行移动终端120所使用的应用程序。 [0058] 存储器127包括适当的逻辑、电路和/或代码，用于存储移动终端120使用的数据和/或其它信息。例如，存储器127可用于存储经数字基带处理器129和/或处理器125处理过的数据。存储器127还可用于存储信息，如配置信息，用于控制移动终端120中的至少一个模块的操作。 [0059] 图2是可用于本发明实施例的示例性极化调制发射机的示意框图。图2中示出了数字基带处理器132、参考频率模块134、功率放大器152、带通滤波器138、发射天线121b、锁相环(PLL)156、前置放大器144和直角坐标到极坐标转换模块(Cartesian to polar conversion)158。图2所示的极化调制发射器可以是移动终端，例如图1所示的移动终端120的组成部分。 [0061] 数字基带处理器132包括适当的逻辑、电路和/或代码，用于处理基带频率信号。数字基带处理器132可生成包括同相(I)分量和正交(Q)分量的数字基带信号。数字基带信号可包括多个采样，每个采样包括多个比特，例如12比特。数字基带信号中的采样是以例如13MHz的采样率进行采样的。基带数字信号中的每一个采样可代表多种信号水平 12 (level)例如2 或4096个信号水平。 [0062] 带通滤波器138包括适当的逻辑、电路和/或代码，用于对输入信号进行处理，衰减低于频率下限fLOW和高于频率上限fHIGH频率范围的输入信号的振幅，从而生成输出信号。大于或等于fLOW和小于或等于fHIGH频率范围为通带。 [0063] 前置放大器144包括适当的逻辑、电路和/或代码，用于生成与对应的输入信号的信号水平相比其信号水平有一固定衰减或可变衰减量的输出信号。 [0064] 功率放大器152包括适当的逻辑、电路和/或代码，用于基于输入信号来产生输出信号，具有足够的电功率，当输出信号加到电负载上时，该输出信号的振幅可以保持不变。当输入信号的振幅变化与输出信号的振幅变化成比例时，功率放大器152可以线性操作特征来表征。功率放大器152的增益是可变的，其基于接收到的增益控制输入信号而改变。 [0065] 直角坐标到极坐标转换模块(Cartesian to polar conversion)158包括适当的逻辑、电路和/或代码，用于生成对应于接收到的输入信号的振幅和相位分量。直角坐标到极坐标转换模块158可以接收包含I和Q分量的数字基带信号。直角坐标到极坐标转换模块158可以生成包含振幅(ρ)分量和相位( )分量的数字基带信号。振幅分量代表振幅调制后的信号分量，相位分量代表相位调制后的信号分量。 [0066] PLL 156包括适当的逻辑、电路和/或代码，可利用相位调制后的信号分量来生成合成RF信号。PLL 156可基于输入相位信号生成合成RF信号。PLL 156可基于输入相位信号的改变，使所生成的合成RF信号的信号频率发生改变。PLL 156可执行校准和预失真处理，以均衡对应的频率范围的改变。 [0067] 在工作过程中，数字基带处理器132提供包含I和Q信号分量的基带信号。该I和Q信号分量被传送到直角坐标到极坐标转换模块158中。直角坐标到极坐标转换模块158生成振幅(ρ)和相位( )信号分量，其与接收到的I和Q信号分量相对应。相位信号分量被传送到PLL 156。PLL 156利用相位信号分量和LO信号和/或来自参考频率模块134的载波频率信号来生成RF合成信号。RF合成信号的频率可以基于从接收自参考频率模块134的输入信号中得到的载波频率。 [0068] 前置放大器144可以改变RF合成信号的振幅。振幅变化后的RF合成信号可包括输出RF合成信号。基于来自直角坐标到极坐标转换模块158的振幅分量信号，功率放大器152可以改变该输出RF合成信号的振幅。输出RF合成信号可包括跨越了一个频率范围的信号分量。通过降低带通滤波器138的通带外信号分量的水平，带通滤波器138可对放大后的输出RF合成信号进行带宽限制。发射天线121b用于通过无线传输介质向外发送经带通滤波后的信号。 [0069] 图3是根据本发明实施例的示例性带有基于反馈进行补偿的两数字输入PLL的示意框图。图3中示出了数字补偿器302、信号偏移(offset)模块304、N分数PLL 306和模数转换器(ADC)310。数字补偿器302包括适当的逻辑、电路和/或代码，用于生成适于馈送给PLL(例如N分数PLL 306)的补偿后数字数据信号。信号缩放模块304包括适当的逻辑、电路和/或代码，用于基于例如输入数字信号Wn和输入N生成输出数字信号Xn。输入N代表偏移因子(offset factor)，其可由例如处理器125和/或数字基带处理器129传送过来。例如，输入N可以与传输信道的频率相关。信号偏移模块304的输出数字信号可代表Wn+N的和值，例如可使用二进制加来计算。 [0070] N分数PLL 306与PLL 156基本相似。N分数PLL 306可包括压控振荡器(VCO)308、多模块除法器(multi-modules divider，MMD)309a、∑Δ调制器309b、相位/频率检测器309c、电荷泵309d和环路滤波器309e。VCO 308可包括电容组308a，其中各个电容可以例如二进制加权，并且各个电容可通过数字输入或控制信号连通或切断。有关N分数PLL 306的工作原理细节可参见申请日为2006年10月24日、申请号为11/552181的美国专利申请，本文参考并结合其全部内容。有两个数字输入信号Xn和Vn发送到N分数PLL 306，有两个模块输出信号Ot和Pt从N分数PLL 306输出。模拟输出信号Pt可以例如是MMD 309a或环路滤波器309e的输出，且可作为到数字补偿器302的反馈信号。 [0071] 对于N分数PLL 306，从两个数字输入信号到模拟输出信号Ot的拉普拉斯变换函数(Laplace transfer function)可表示如下： [0072] [0073] 其中，H01(s)是从数字输入信号Xn到模拟输出信号Ot的拉普拉斯变换函数，H02(s)是从数字输入信号Vn到模拟输出信号Ot的拉普拉斯变换函数。Fref是到相位/频率检测器309c的参考时钟。Kd是电荷泵309d的增益，Kv是VCO 308的增益，F(s)是环路滤波器309e的拉普拉斯变换函数。N是适当的缩放比例值，用于将参考时钟Fref缩放(scale，按比例提高或降低频率)为想要的模拟输出信号Ot的输出频率。 [0074] 当模拟输出信号Pt是环路滤波器309e的输出时，从两个数字输入信号到N分数PLL 306的模拟输出信号Pt的拉普拉斯变换函数可表示如下： [0075] [0076] 当模拟输出信号Pt是MMD 309a的输出时，从两个数字输入信号到N分数PLL 306的模拟输出信号Pt的拉普拉斯变换函数可表示如下： [0077] [0078] 在操作过程中，例如可从数字基带处理器129接收数字信号Un。数字信号Un被发送到数字补偿器302。数字补偿器302基于反馈信号Yn对输入信号进行适当的处理，为N分数PLL 306生成补偿后的数字数据信号。该补偿后的数字数据信号可以是例如Wn和Vn。数字信号Wn传送到信号偏移模块304，在这里数字信号Wn通过输入N得到适当的缩放(scale，按比例提高或降低频率)。输入N称为传输信道。信号偏移模块304的输出例如数字信号Xn可由下式表示： [0079] Xn＝Wn+N. (4) [0080] 补偿后的数字数据信号Xn和Vn作为N分数PLL 306的输入。N分数PLL306对补偿后的数字数据信号进行适当处理，生成模拟输出信号Ot和模拟反馈信号Pt。输出信号Ot与PLL 156的输出相似，可经由前置放大器144放大。模拟反馈信号Pt传送给ADC 310。ADC 310可以生成合适的、与该模拟反馈信号Pt相对应的数字反馈信号Yn。有关数字补偿器302的详细讨论将在后面结合图4、6-8进行。 [0081] 补偿后的数字数据信号Xn被传送给∑Δ调制器309b，补偿后的数字数据信号Vn被传送给VCO 308。数字信号Xn和Vn可以为PLL参数的改变(例如PLL中的带宽改变和电容失谐)提供适当的补偿。 [0082] 图4是根据本发明实施例的示例性带宽追踪数字补偿器的示意框图。图4示出了数字补偿器302，其包括参数K估计模块410、1/K增益模块412和微分模块414。参数K估计模块410包括适当的逻辑、电路和/或代码，用于对反馈信号Yn和数字输入信号Un进行处理，生成调谐参数K的估计值。例如，参数K可以代表N分数PLL 306的带宽参数。因而，调整参数K可用于N分数PLL 306的带宽追踪。 [0083] 例如，补偿后的数字数据信号Vn可以是Un/K的导数(derivative)。则从Un到PLL输出信号Ot的拉普拉斯变换函数可以是： [0084] Ho(s)＝Ho1(s)+(s/K)·Ho2(s). (5) [0085] 相应地，设K等于Kv/Fref，则Ho(s)＝N*Fref，此处Ho(s)具有全通特性。由于PLL的带宽取决于Kv*Kd的乘积，Kd为已知参数，追踪因子Kv等于带宽追踪。结果，无论PLL带宽如何变化，数字信号Xn和Vn可补偿PLL的低通频率特性。对参数K的估计可能会存在误差，该误差取决于设计中的考虑。可以归因于处理时间和/或处理硬件和/或软件的开销(trade-off)。 [0086] 类似地，当数字控制信号Vn是Un/K的导数，则从Un到PLL输出信号Ot的拉普拉斯变换函数可以是： [0087] Hp(s)＝Hp1(s)+(s/K)·Hp2(s). (6) [0088] 相应地，设K等于Kv/Fref，则HD(s)＝0。因此，可通过最小化数字反馈信号Yn的振幅来估计参数K。例如，数字反馈信号Yn的拉普拉斯变换函数可由下式近似表示： [0089] [0090] 其中 [0091] [0092] 相应地 [0093] [0094] 其中Ar，K0、Br，ko为当Kv包括任意参考值K0时，数字化后Br(s)/Ar(s)的系数向量。相应地，参数K可通过对误差函数最小化而得出： [0095] [0096] 由于 [0097] [0098] 该误差函数可由下式最小化 [0099] 相应 地，等式(12)可由最小均方(Least Mean Square，LMS)K估计器例如K估计模块410进行估算。 [0100] 1/K增益模块412包括适当的逻辑、电路和/或代码，用于对输入信号Un进行1/K增益计算，其中，1/K增益随参数K估计值的改变而变化。微分模块414包括适当的逻辑、电路和/或代码，用于对输入信号近似求导。根据本发明的一实施例，要从当前的输入信号中减去先前的输入信号。相应地，1/K增益模块412的输出相对变化量将传送到PLL。 [0101] 在工作过程中，数字补偿器302的输入信号，例如Un传送到参数K估计模块410和1/K增益模块412。参数K估计模块410基于反馈信号Yn生成一个K估计值。该K估计值被传送到1/K增益模块412，后者可采用K估计值对输入信号Un进行适当处理。1/K增益模块412的输出被传送到微分(differentiator)模块414。根据1/K增益模块412的当前输出信号和先前输出信号，微分模块414生成一个数字控制信号Vn差值。该数字控制信号Vn差值将传送到例如PLL 306作为补偿后的数据信号。输入信号Un还可从数字补偿器302传送到PLL 306，作为补偿后的信号(例如通过信号偏移模块304)。 [0102] 图5是可用于本发明实施例的带有非线性输入的PLL的示例性框图。如图5所示，PLL 500包括非线性部分502、加法器504和VCO 506。例如，PLL500类似于PLL 306。非线性部分502包含有误差，例如PLL 500中的电容失谐。这可能是由于器件的非理想特性而引发的寄生电容造成的，例如电容组308a。相应地，在电容组308a中的每一个活跃电容都会对寄生电容作出贡献，并将该影响增加到非线性部分502中。这将导致数字控制信号Vn对PLL 500的控制作用不理想。 [0103] 例如，数字控制信号V的有限代表式可通过下式表示： [0104] [0105] 其中，I为V的字长。理想情况下，这将在VCO 506中产生电容C，由下式表示： [0106] [0107] 其中，对于一些基本电容C(0)， [0108] C(i)＝2iC(0) (15) [0109] 然而，通常C(i)可能连接在一些与其呈非线性关系的小的未知附加电容X(i)上。相应地，X(i)可用于模拟电容实现不充分(deficiency)、过程变化以及由于温度和老化效应引发的时间变异性。因此，该数字控制信号V可产生等效电容： [0110](ij) [0111] 其中d 表示第i电容的第j失谐部件。等效输入采样的二进制表示可如下式： [0112](i) (i) [0113] 其中d 可以表示与电容X 相关的失谐输入。 [0114] 电容失谐可以通过例如下列方式来测量，即通过适当触发PLL，以及测量对所生成的频率的影响。但是，通常需要较长的测量时间来达到足够的测量精度，而这通常是不实际的。 [0115] 图6是根据本发明实施例的示例性带宽追踪和电容失谐数字补偿器的示意框图。如图6所示，数字补偿器302包括参数K估计模块410、1/K增益模块412、微分模块414、参数Q估计模块610和噪声消除模块612。参数K估计模块410、1/K增益模块412及微分模块414与参考图4中所描述的各个对应模块相似。 [0116] 参数Q估计模块610包括适当的逻辑、电路和/或代码，用于生成Q的估计值以对例如PLL 500的非线性部分502进行偏移(offset)。参数Q估计模块610可采用例如LMS(i) (i)算法来实现，利用估计值q ，i＝1，......I来估计电容失谐参数d ，i＝1，......I。 [0117] 微分模块414可生成经带宽补偿及微分后的采样Zn。噪声消除模块612可消减掉估计出的电容失谐，该电容失谐由其输入的二进制表达式(如下式)控制： [0118] [0119] 其中 [0120] 相应地，Vn可通过估计由于电容失谐而引起的噪声来减少，如此来偏移该噪声。 [0121] LMS的拉普拉斯变换可以是，例如： [0122] [0123] 其中D(s)和Q(s)表示失谐输入和其补偿的变换。相应地， [0124] [0125] 其中，Ar，k0和Br，k0为数字化的Br(s)/Ar(s)的系数向量，Kv取任意参考值K0。而且，及Qn＝[QnQn-1...Qn-L+1] [0126] [0127] 其中L为Bk0的长度 [0128] 对误差函数进行最小化处理，得出参数估计值： [0129] [0130] 这可以从以下所描述的算法得到： [0131] [0132] 其中，βi为BT2，k0的第i个元素。该算法可以由例如Q估计模块610来完成。 [0133] 图7是根据本发明实施例的示例性带有参数均衡器的带宽追踪数字补偿器的示意框图。图7示出了数字补偿器302，其包括参数K估计模块410、1/K增益模块412、微分模块414、合并模块710和720、参数均衡模块712、累加器714、K增益模块716、延迟模块718和724，以及最重要部分模块(mostsignificant part，MSP)722。 [0134] 有关参数K估计模块410、1/K增益模块412及微分模块414的描述可参见图4的说明。1/K增益模块412和微分模块414也可称为补偿模块705。合并模块710和720包括适当的逻辑、电路和/或代码，用于合并两个数字信号。例如，合并模块710可以从数字输入信号Un中减去K增益模块716的输出。合并模块720可以将参数均衡器712与延迟模块718的输出相加。 [0135] 参数均衡器712包括适当的逻辑、电路和/或代码，用于通过对数字输入信号进行数字滤波从而生成数字输出信号。可以对参数均衡器712的滤波特性进行配置，使其能够控制例如带宽、中心频率和/或通带增益。可以对滤波特性进行配置，使其能够补偿由于N分数PLL 306中频率响应不均衡所造成的PLL输出信号Qt失真。例如，参数均衡器712可以加强输入信号的高频部分以补偿N分数PLL 306的低通特性。 [0136] 相应地，参数均衡器712可以通过具有最小信号失真的频率响应来偏移N分数PLL306的影响。由于N分数PLL 306的工作性能取决于带宽参数K，参数均衡器712可基于参数K的估计值进行操作。相应地，在本发明的各个实施例中，可以基于数字控制输入信号(例如来自参数K估计模块410)来配置该滤波特性。 [0137] 累 加 器714 包 括 适 当 的 逻 辑、电 路 和/ 或 代 码，用 于 近 似 整 合(approximatingintegration)来自MSP模块722的输出。整合后的数据传送到K增益模块716，并根据需要进行适当处理。在本发明的一实施例中，可采用数据累加的方式来近似整合。累加器的大小取决于设计时的考虑。K增益模块716可对输入信号进行处理，使输入信号得到K值的增益，其中参数K来自参数K估计模块410。相应地，可以认为K增益模块716执行的是与1/K增益模块412相反的操作。延迟模块718和724包括适当的逻辑、电路和/或代码，用于将数字信号延迟适当的一段时间。该适当的延迟由设计考虑所决定。延迟模块718和724可用于例如补偿参数均衡器712和N分数PLL 306的延迟。 [0138] 根据本发明的一实施例，补偿后的数字数据信号Vn的字长可以很大。然而，随着Vn字长的增加，电容组308a的尺寸也需要增大。这是因为数字控制信号Vn可以指明需要接通(swicth on)的那些特定电容。本发明的另一实施例中，还可以减小Vn的尺寸，同时也减小非线性部分502的影响。 [0139] MSP模块722包括适当的逻辑、电路和/或代码，用于从MSP模块122的输入信号中提取M个最重要的比特。为改变Vn的字长，可通过例如处理器125和/或数字基带处理器129给MSP模块722一个字长M的指示。本发明的一实施例中，将字长M固定为常数值。MSP模块722则相应地输出其接收到的输入信号中的M个最重要比特。当M值变小时，Vn的量化误差增加。但是，这可以通过使用参数均衡器712对用于生成补偿数字数据信号Wn的信号进行处理来偏移(offset)。相应地，这将造成Wn发生小的动态改变，同时也会减少Vn的字长。 [0140] 延迟模块718和724可以补偿参数均衡器712和PLL 306的合并延迟。输出W(s)的拉普拉斯变换作为U(s)和MSP输出M(s)的函数，可由下式表示： [0141] W(s)＝Ho1(s)(G(s，K)U(s)+M(s)(K-KG(s，K)))+sM(s)Ho2(s) (24)[0142] 其中，G(s，K)是参数均衡器712的变换函数。如果K变得等于Kv/Fref，则： [0143] [0144] 及 [0145] Ho1(s)G(s，k)＝N·Fref. (26) [0146] 因此，W(s)变得等于U(s)，这意味着PLL的输出Qt(用作为发射输入)可以被适当地调制。如果K估计模块410已收敛，这将是正确的。在本发明的一实施例中，收敛之后，补偿模块705对变换函数不产生影响。相应地，可对补偿模块705进行适当设计，以使参数均衡器712输出的动态范围最小。 [0147] 在工作过程中，输入信号Un被传送到数字补偿器302。输入信号Un可由1/K增益模块412、微分模块414和MSP模块722处理。由MSP模块722产生的M个最重要比特输出可传送到延迟模块724和累加器714。累加器714将这M个比特存储起来，并将已存储的比特传送给K增益模块716。K增益模块716对来自累加器714的M个比特进行处理，其中K增益模块716执行的操作与1/K增益模块412执行的操作相反。K增益模块716的输出可以传送到延迟模块718和合并模块710。 [0148] 合并模块710可以，例如，从输入信号Un中减去K增益模块716的输出。合并模块710的输出传送到参数均衡器712。K增益模块716的输出可由延迟模块718进行时延，使得延迟模块718提供的延时近似等于参数均衡器712和PLL 306的延时。合并模块720将参数均衡器712和延迟模块718的输出相加。合并模块720的输出即为补偿后的数字数据信号Wn。MSP 722的输出可由延迟模块724进行适当的延时，以使补偿后的数字数据信号Vn与补偿后的数字数据信号Wn相同步。 [0149] 图8是根据本发明实施例的示例性带有参数均衡器的带宽追踪和电容失谐数字补偿器的示意框图。有关图8示出的参数K估计模块410、1/K增益模块412及微分模块414的说明可参见对图4的讨论。图8中示出的合并模块710和720、参数均衡器712、累加器714、K增益模块716、延迟模块718和724及MSP模块722如图7所描述。 [0150] 图8中还示出了噪声消除模块810和812，以及参数Q估计模块814。噪声消除模块810和812包括适当的逻辑、电路和/或代码，用于对输入信号进行处理，以降低所估计的因N分数PLL 306中电容失谐而产生的噪声。噪声消除模块810和812与噪声消除模块612相似。然而，噪声消除模块612是从输出Vn中移除噪声，而噪声消除模块810和812是从输出Wn中移除噪声。这是因为图8中由于在MSP模块722的作用下，输出Vn的字长缩短。因此可基于来自参数K估计模块410的K估计值和来自参数Q估计模块81的Q估计值来减小噪声。该参数Q估计模块814与参数Q估计模块610相似。 [0151] 例如，噪声消除模块810可由下式表征： [0152] [0153] 其中，Rn为合并模块710的输出。噪声消除模块812可由下式表征： [0154] [0155] 其中，Mn为K增益模块716的输出。 [0156] 参数Q估计模块814可由下式表征： [0157] [0158] 对与Vn相关的失谐的补偿可以施加到参数均衡器712和Wn输出，而不是Vn输出。这可示为由PLL输出O(s)(作为补偿信号Q(s)的作用而产生)的拉普拉斯变换所产生修正应用，可由下式表示： [0159] -kQ(s)G(s，k)Ho1(s)+kQ(s)Ho1(s)＝-Q(s)Ho2(s) (30) [0160] 参数K估计模块410已收敛。相应地，电容组408a中电容元件的数量可以较少，而电容元件的尺寸可以较大。这将意味着超大规模集成电路(VLSI)的实现将更简单并更具稳健性(robust)。 [0161] 图9是根据本发明实施例的使用两输入PLL进行直接和极化调制的示例性步骤的流程图，图中示出了步骤900到914。在步骤900，参数K估计模块410基于数字反馈信号Yn生成N分数PLL 306的带宽参数K的估计值。数字反馈信号Yn是来自ADC 310的数字信号，是经过对来自N分数PLL 306的模拟反馈信号Pt进行模数转换而得到。参数Q估计模块814基于反馈信号Yn、来自参数K估计模块410的K估计值及输入信号Un生成Q估计值。Q估计值包括用于估计噪声的参数，例如因N分数PLL 306中电容失谐而引起的噪声。在步骤902，1/K增益模块412和微分模块414对输入信号Un进行处理。处理后的信号可用于控制电容，例如电容组308a。在步骤904，MSP模块722提取出微分模块414输出中的M个最重要比特。相应地，数字控制信号的长度可以减少。下一步将进行步骤916。 [0162] 在步骤906，由累加器714和微分模块716对该M个最重要比特进行处理。该处理与1/K增益模块412和微分模块414的操作相反。再下一步为步骤908和912。在步骤908，从输入信号Un中减去处理后的M个最重要比特，从而减小了合并模块710输出端所得到信号的动态范围。在步骤910，噪声消除模块810基于K和Q估计值对合并模块710的输出信号进行处理。相应地，噪声消除模块810的输出得以补偿，例如针对来自N分数PLL 306的预期噪声。然后，参数均衡器712基于K估计值对该结果信号进行处理。参数均衡器712可以加强来自噪声消除模块810的信号中的高频部分，以补偿N分数PLL 306的低通特性。下一步为步骤914。 [0163] 在步骤912(其是步骤906后的一个步骤)，噪声消除模块812基于K和Q参数对K增益模块716的输出进行处理。相应地，噪声消除模块812的输出得以补偿，例如针对来自N分数PLL 306的预期噪声。噪声消除模块812的输出可由延迟模块718延时，以便使延迟模块718的输出与参数均衡器712的输出同步。在步骤914，参数均衡器712的输出和延迟模块718的输出可以合并到一起形成数字控制信号Wn。在步骤916，由延迟模块724对MSP模块722的输出延时，以使其与合并模块720的输出同步。延迟模块724的输出可以是数字控制信号Vn。 [0164] 以上仅对本发明的一些实施例进行了举例性描述，本发明不限于这些实施例。例如可用其它适当的算法来代替LMS算法，例如梯度下降算法(gradientdescent algorithm)。本发明的这些实施可用于无线通信系统，例如GSM、EDGE、ECDMA、蓝牙、DEDT和上述任意的组合和/或其它通信系统。 [0165] 本发明的这些实施例可以在直接调制和/或极化调制电路中实施，可利用不同的PLL设计。这些PLL设计包括例如，那些利用N整数PLL、或N整数合成器、N分数PLL、N分数合成器、Δ∑N分数PLL、或Δ∑N分数合成器和/或混合PLL或混合合成器。本发明的各个实施例还可以各种两输入PLL设计来实现。 [0166] 本发明的各个实施例是以对应于一些功能模块的各个功能来描述的，但本发明不受此限制。例如，各个功能可以集成到不同的功能模块中。相应地，在本发明的另一些实施例中，累加器714和K增益模块716可以集成在一个功能模块中，噪声消除器812和延迟模块718可集成在一个功能模块中，和/或噪声消除器812和参数均衡器712可集成在一个功能模块中。各个部分的其它组合方式可以由设计考虑来决定。 [0167] 采用两输入模拟PLL的直接调制和极化调制的方法和系统包括数字补偿器302，其可根据输入信号Un和反馈信号Yn生成数字信号Wn和Vn。数字信号Wn可由例如信号偏移模块304处理，成为N分数PLL 306中的Δ∑调制器309b的输入信号。数字信号Vn可以是N分数PLL 306的输入，用于控制VCO308中的电容组308a。反馈信号Yn可以是ADC310的输出，且反馈信号Yn对应于N分数PLL 306生成的模拟反馈信号Pt。因此，数字信号Wn和Vn可用于自适应地控制N分数PLL 306。 [0168] 数字补偿器302中的数字滤波器，例如参数均衡器712，可以通过加强参数均衡器712输入信号的高频部分，为N分数PLL 306的低通特性提供补偿。数字补偿器302还可包括至少一个延迟模块，用以补偿生成数字信号时产生的延迟，例如其中可包括参数均衡器 712和N分数PLL 306中的处理延时。N分数PLL 306产生的延时可能是生成反馈信号Pt时带来的。 [0169] 数字补偿器302还可包括噪声衰减模块，其可对例如因N分数PLL 306中VCO 308的电容失谐产生的噪声进行补偿。对噪声的补偿可施加在数字信号Wn和/或数字信号Vn上。数字补偿器302还可包括MSP模块722，其能够将数字信号Vn的字长缩短为例如M个最重要比特。 [0170] 本发明可以通过硬件、软件，或者软、硬件结合来实现。本发明可以在至少一个计算机系统中以集中方式实现，或者由分布在几个互连的计算机系统中的不同部分以分散方式实现。任何可以实现所述方法的计算机系统或其它设备都是可适用的。常用软硬件的结合可以是安装有计算机程序的通用计算机系统，通过安装和执行所述程序控制计算机系统，使其按所述方法运行。在计算机系统中，利用处理器和存储单元来实现所述方法。 [0171] 本发明还可以通过计算机程序产品进行实施，所述程序包含能够实现本发明方法的全部特征，当其安装到计算机系统中时，通过运行，可以实现本发明的方法。本申请文件中的计算机程序所指的是：可以采用任何程序语言、代码或符号编写的一组指令的任何表达式，该指令组使系统具有信息处理能力，以直接实现特定功能，或在进行下述一个或两个步骤之后，a)转换成其它语言、编码或符号；b)以不同的格式再现，实现特定功能。 |
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