半導体装置

本発明の一態様は、半導体装置及び表示装置に関する。

液晶表示装置やEL表示装置等の表示装置の大型化に伴い、より付加価値の高い表示装置 の開発が進められている。特に、表示装置の駆動回路を一導電型のトランジスタのみを用 いて構成する技術開発が活発に進められている(特許文献1、非特許文献1参照)。

図17(A)は、特許文献1において開示された駆動回路を示す。特許文献1の駆動回路 は、トランジスタM1、トランジスタM2、トランジスタM3及びトランジスタM4によ って構成されている。信号INがハイレベルである場合には、トランジスタM1がオフに なり、トランジスタM2、トランジスタM3及びトランジスタM4がオンになる。そして 、信号OUTはハイレベルになる。一方、信号INがロウレベルである場合には、トラン ジスタM1がオンになり、トランジスタM2及びトランジスタM4がオフになり、トラン ジスタM3が一旦オンになった後にオフになる。そして、信号OUTはロウレベルになる 。

図17(B)は、非特許文献1において開示された駆動回路を示す。非特許文献1の駆動 回路は、トランジスタM11乃至トランジスタM19、及び容量素子C11等によって構 成される。信号INがハイレベルである場合には、トランジスタM12、トランジスタM 14、トランジスタM16及びトランジスタM17がオンになり、トランジスタM11、 トランジスタM13及びトランジスタM15がオフになり、トランジスタM18及びトラ ンジスタM19が一旦オンになった後にオフになる。そして、信号OUTがロウレベルに なる。一方、信号INがロウレベルである場合には、トランジスタM12、トランジスタ M14、トランジスタM16、トランジスタM17及びトランジスタM18がオフになり 、トランジスタM11、トランジスタM15及びM19がオンになり、トランジスタM1 3が一旦オンになった後にオフになる。そして、信号OUTがハイレベルになる。

特開2002−328643号公報

Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai,Takashige Fujimori and Tatsuya Sasaoka、「High Mobility Oxide Semiconductor TFT for Circuit Integration of AM−OLED」、IDW’10、pp.631−634

特許文献1の駆動回路では、信号INがハイレベルになると、トランジスタM3とトラン ジスタM4との双方がオンになっていた。したがって、信号INがハイレベルとなる期間 においては、電位VDDが供給される配線からトランジスタM3及びトランジスタM4を 順に介して電位VSSが供給される配線に電流が流れ続けるため、消費電力が大きくなっ ていた。

また、特許文献1の駆動回路では、信号INがハイレベルとなる期間において、トランジ スタM1のゲートの電位をトランジスタM1がオフになる程度まで下げる必要があった。 そのために、トランジスタM4のW(W:チャネル幅)/L(L:チャネル長)をトラン ジスタM3のW/Lよりも十分に大きくする必要があったが、これは必ずしも容易ではな い。なぜなら、トランジスタM3のW/Lを大きくすると、トランジスタM4のW/Lも 大きくする必要があるため、レイアウト面積が増大するからである。したがって、信号I Nがハイレベルとなる期間において、トランジスタM3がオンになり、電位VDDをトラ ンジスタM1のゲートに供給する場合、トランジスタM1のゲートの電位が所定の電位に 達するまでの時間が長くなっていた。これにより、トランジスタM1がオンになるタイミ ングが遅くなり、またトランジスタM1のVgsが小さくなるため、信号OUTの立ち上 がり時間が長くなっていた。よって、信号OUTに遅延又はなまり等が生じていた。

また、非特許文献1の駆動回路では、特許文献1の駆動回路と比較しても明らかなように 、多数のトランジスタ及び容量素子等の素子を必要としていた。

そこで、本発明の一態様では、回路の配線間にトランジスタを介して流れる電流を抑え、 回路の消費電力を小さくすることを課題の一とする。また、回路からの出力信号の立ち上 がり時間を短くし、出力信号の遅延又はなまりを抑えることを課題の一とする。また、回 路のトランジスタ及び容量素子等の素子数を減らすことを課題の一とする。また、新規の 回路構成を提供することを課題の一とする。なお、課題は効果と表裏一体の関係にあり、 本明細書等で効果を述べる場合には、その効果に対応する課題が存在することは自明な事 項である。逆に、本明細書等で課題を述べる場合には、その課題に対応する効果を奏する ことは自明な事項である。

本発明の一態様は、ソース及びドレインの一方が第1の配線と電気的に接続され、ソース 及びドレインの他方が第2の配線と電気的に接続された第1のトランジスタと、ソース及 びドレインの一方が第1の配線と電気的に接続され、ゲートが第1のトランジスタのゲー トと電気的に接続された第2のトランジスタと、一方の電極が第3の配線と電気的に接続 され、他方の電極が第2のトランジスタのソース及びドレインの他方と電気的に接続され た容量素子と、を有することを特徴とする半導体装置である。

なお、上記本発明の一態様において、第1のトランジスタのW/L(Wはチャネル幅、L はチャネル長)は、第2のトランジスタのW/Lよりも大きくてもよい。

なお、上記本発明の一態様において、第1のトランジスタと第2のトランジスタとは、同 じ導電型であってもよい。

本発明の一態様は、回路の配線間にトランジスタを介して流れる電流を抑え、回路の消費 電力を小さくすることができる。また、回路からの出力信号の立ち上がり時間を短くする ことができ、出力信号の遅延又はなまりを抑えることができる。また、回路のトランジス タ及び容量素子等の素子数を減らすことができる。

本発明の一態様に係るインバータ回路を説明するための図。

本発明の一態様に係るインバータ回路を説明するための図。

本発明の一態様に係るインバータ回路を説明するための図。

本発明の一態様に係るインバータ回路で使用される回路を説明するための図。

本発明の一態様に係るインバータ回路を説明するための図。

本発明の一態様に係るインバータ回路を説明するための図。

本発明の一態様に係るシフトレジスタ回路を説明するための図。

本発明の一態様に係るシフトレジスタ回路を説明するための図。

本発明の一態様に係るシフトレジスタ回路を説明するための図。

本発明の一態様に係るシフトレジスタ回路を説明するための図。

本発明の一態様に係るシフトレジスタ回路を説明するための図。

本発明の一態様に係る表示装置を説明するための図。

本発明の一態様に係るトランジスタを説明するための図。

本発明の一態様に係る表示装置を説明するための図。

本発明の一態様に係る電子機器を説明するための図。

本発明の一態様に係る半導体装置を説明するための図。

従来の駆動回路を説明するための図。

本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお 、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、 当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定 されない。

(実施の形態1) 本実施の形態では、本発明の一態様に係るインバータ回路(半導体装置又は駆動回路とも いう)について説明する。

本実施の形態のインバータ回路の構成について、図1(A)を参照して説明する。

図1(A)のインバータ回路は、回路100と、回路200と、を有する。回路100は 、配線11、配線12、配線13、配線14、及び回路200と接続される。また、回路 200は、配線11、配線13、配線14、及び回路100と接続される。

回路100は、トランジスタ101と、トランジスタ102と、を有する。トランジスタ 101の第1の端子(ソース及びドレインの一方ともいう)は配線11と接続され、トラ ンジスタ101の第2の端子(ソース及びドレインの他方ともいう)は配線12と接続さ れる。トランジスタ102の第1の端子は配線13と接続され、トランジスタ102の第 2の端子は配線12と接続され、トランジスタ102のゲートは配線14と接続される。

回路200は、トランジスタ201と、トランジスタ202と、トランジスタ203と、 容量素子204と、を有する。トランジスタ201の第1の端子は配線11と接続され、 トランジスタ201のゲートはトランジスタ101のゲートと接続される。トランジスタ 202の第1の端子は配線13と接続され、トランジスタ202の第2の端子はトランジ スタ201の第2の端子と接続され、トランジスタ202のゲートは配線14と接続され る。トランジスタ203の第1の端子は配線13と接続され、トランジスタ203の第2 の端子はトランジスタ201のゲートと接続され、トランジスタ203のゲートは配線1 4と接続される。容量素子204の第1の電極(一方の電極ともいう)は配線14と接続 され、容量素子204の第2の電極(他方の電極ともいう)はトランジスタ201の第2 の端子と接続される。

なお、トランジスタ101のゲートとトランジスタ201のゲートとトランジスタ203 の第2の端子との接続箇所をノードN1と示す。また、トランジスタ201の第2の端子 とトランジスタ202の第2の端子と容量素子204の第2の電極との接続箇所をノード N2と示す。

なお、本実施の形態のインバータ回路が有するトランジスタは、同じ導電型であることが 好ましい。例えば、図1(A)のインバータ回路では、トランジスタ101、トランジス タ102、トランジスタ201、トランジスタ202及びトランジスタ203は、同じ導 電型であることが好ましい。本実施の形態では、トランジスタ101、トランジスタ10 2、トランジスタ201、トランジスタ202及びトランジスタ203がNチャネル型で ある場合について説明する。

なお、本明細書等において接続とは電気的な接続を意味しており、電流、電圧、電位、信 号又は電荷等を供給又は伝送可能な状態に相当する。よって、「接続されている」とは、 直接接続されている状態に加えて、例えば配線、導電膜、抵抗、ダイオード、トランジス タ、スイッチング素子などの素子を介して間接的に接続している状態も、その範疇に含む 。

配線11(電源線ともいう)には電位VDDが供給され、配線11は電位VDDを伝達す る機能を有する。電位VDDは一定の電位である。

配線13(電源線ともいう)には電位VSSが供給され、配線13は電位VSSを伝達す る機能を有する。電位VSSは一定の電位であり、電位VDD未満の電位である。

配線14(信号線ともいう)には信号INが入力され、配線14は信号INを伝達する機 能を有する。信号INは図1(A)のインバータ回路の入力信号である。また、信号IN はトランジスタ102、トランジスタ202、及びトランジスタ203の導通又は非導通 を制御するための信号である。

配線12(信号線ともいう)からは信号OUTが出力され、配線12は信号OUTを伝達 する機能を有する。信号OUTは図1(A)のインバータ回路の出力信号である。

なお、配線11、配線13及び配線14には、上述した信号又は電位に限定されず、他に も様々な信号又は電位等を入力することができる。

回路100(バッファ回路ともいう)は、回路200の出力信号に応じて、配線11の電 位VDDを配線12に供給する機能を有する。また、回路100は、信号INに応じて配 線13の電位VSSを配線12に供給する機能を有する。また、回路100は、回路20 0の出力信号及び信号INに応じて、配線11の電位VDD及び配線13の電位VSSの 一方を配線12に供給する機能を有する。

回路200(制御回路ともいう)は、信号INに応じて、回路100が配線11の電位V DDを配線12に供給するタイミングを制御する信号(ノードN1の電位)を生成する機 能を有する。

トランジスタ101は配線11と配線12との導通又は非導通を制御する機能を有する。 また、トランジスタ101は配線11の電位VDDを配線12に供給する機能を有する。 また、トランジスタ101は配線12とノードN1との電位差を保持する機能を有する。

トランジスタ102は配線13と配線12との導通又は非導通を制御する機能を有する。 また、トランジスタ102は配線13の電位VSSを配線12に供給する機能を有する。

トランジスタ201は配線11とノードN2との導通又は非導通を制御する機能を有する 。また、トランジスタ201は配線11の電位VDDをノードN2に供給する機能を有す る。また、トランジスタ201はノードN1とノードN2との電位差を保持する機能を有 する。

トランジスタ202は配線13とノードN2との導通又は非導通を制御する機能を有する 。また、トランジスタ202は配線13の電位VSSをノードN2に供給する機能を有す る。

トランジスタ203は配線13とノードN1との導通又は非導通を制御する機能を有する 。また、トランジスタ203は配線13の電位VSSをノードN1に供給する機能を有す る。

容量素子204は配線14とノードN2との電位差を保持する機能を有する。

次に、図1(A)のインバータ回路の駆動方法の一例について、図1(B)を参照して説 明する。図1(B)は、図1(A)のインバータ回路の駆動方法を説明するためのタイミ ングチャートの一例を示す。

なお、信号INがハイレベルの電位が電位VDDと等しく、ロウレベルの電位が電位VS Sと等しいデジタル信号であるものとして説明する。また、信号INがハイレベルである 場合と、信号INがロウレベルである場合とに分けて説明する。

まず、信号INがハイレベルになる場合には、トランジスタ102、トランジスタ202 及びトランジスタ203がオンになる。

トランジスタ203がオンになると、配線13の電位VSSがノードN1に供給される。 よって、ノードN1の電位が電位VSSまで下がる。ノードN1の電位が電位VSSまで 下がると、トランジスタ101及びトランジスタ201がオフになる。

また、トランジスタ202がオンになると、配線13の電位VSSがノードN2に供給さ れる。よって、ノードN2の電位が電位VSSまで下がる。

また、トランジスタ102がオンになると、配線13の電位VSSが配線12に供給され る。よって、配線12の電位が電位VSSまで下がる。つまり、信号OUTがロウレベル になる。

次に、信号INがロウレベルになる場合には、トランジスタ102、トランジスタ202 及びトランジスタ203がオフになる。

トランジスタ203がオフになると、ノードN1が浮遊状態になる。よって、ノードN1 の電位が電位VSSのままになるため、トランジスタ101及びトランジスタ201がオ フのままになる。

また、トランジスタ202がオフになると、ノードN2が浮遊状態になる。このとき、容 量素子204には、信号INがハイレベルである期間における、配線14とノードN2と の電位差が保持されている。よって、信号INがロウレベルになることに伴って、ノード N2の電位も下がる。ノードN2の電位がノードN1の電位(例えば電位VSS)からト ランジスタ201の閾値電圧を引いた電位未満まで下がれば、トランジスタ201がオン になる。

トランジスタ201がオンになると、配線11の電位VDDがノードN2に供給される。 よって、ノードN2の電位が上昇する。このとき、トランジスタ201のゲートと第2の 端子との間にはトランジスタ202がオフになったときのノードN1とノードN2との電 位差が保持されている。よって、ノードN2の電位の上昇に伴って、ノードN1の電位も 上昇する。ノードN2の電位は電位VDDまで上昇し、ノードN1の電位は電位VDDよ りも高い電位となる。いわゆる、ブートストラップ動作である。そして、ノードN1の電 位が上昇することにより、トランジスタ101がオンになる。

トランジスタ101がオンになると、配線11の電位VDDが配線12に供給される。ま た、前述したように、ノードN1の電位は電位VDDよりも高くなる。よって、配線12 の電位は電位VDDまで上昇する。すなわち、信号OUTがハイレベルとなる。

以上のとおり、図1(A)のインバータ回路は、トランジスタ101及びトランジスタ1 02の双方が同時にオンになる期間がない。また、トランジスタ201及びトランジスタ 202の双方が同時にオンになる期間がない。よって、配線11と配線13との間に電流 が流れ続ける経路をなくすことができる。また、従来の駆動回路よりも少ないトランジス タ数で、信号OUTのハイレベルの電位を配線11の電位VDDまで上昇させることがで きる。

また、信号INがロウレベルとなる場合において、トランジスタ201の第2の端子の電 位が上昇することに伴うとともに、トランジスタ101の第2の端子の電位が上昇するこ とにも伴って、ノードN1の電位が上昇する。よって、ノードN1の電位が所定の電位に 達するまでの時間を短くすることができるため、トランジスタ101がオンになるタイミ ングを早くすることができる。また、ノードN1の電位をより高くすることができるため 、トランジスタ101のVgsをより大きくすることができる。図1(A)のインバータ 回路では、トランジスタ101がオンになるタイミングを早くすることができることと、 トランジスタ101のVgsを大きくすることができることが相乗的に作用し、信号OU Tの立ち上がり時間を大幅に短くすることができる。

次に、図1(A)とは異なるインバータ回路について、図2乃至図6を参照して説明する 。

まず、図2(A)のインバータ回路は、図1(A)のインバータ回路に回路300Aを設 けた構成である。

回路300Aの第1の端子(入力端子ともいう)は配線14と接続され、回路300Aの 第2の端子(出力端子ともいう)はトランジスタ203のゲートと接続される。

回路300Aは第1の端子に入力された信号(例えば信号IN)に応じた信号を第2の端 子から出力する機能を有する。また、回路300Aは第1の端子に入力された信号よりも 遅延した及び/又はなまった信号を第2の端子から出力する機能を有する。

なお、例えば、第1の信号よりも第2の信号のほうが遅延しているとは、第1の信号が立 ち上がるタイミング又は立ち下がるタイミングよりも、第2の信号が立ち上がるタイミン グ又は立ち下がるタイミングのようが遅いことをいう。また、例えば、第1の信号よりも 第2の信号のほうがなまっているとは、第1の信号の立ち上がり時間又は立ち下がり時間 よりも、第2の信号の立ち上がり時間又は立ち下がり時間のほうが長いことをいう。

図2(A)のインバータ回路では、信号INがハイレベルからロウレベルになっても、所 定の期間、回路300Aの第2の端子から出力される信号はハイレベルのままとなる。言 い換えると、信号INがハイレベルからロウレベルになっても、所定の期間、トランジス タ203はオンのままとなり、ノードN1に電位VSSが供給されるままとなる。

したがって、図2(A)のインバータ回路では、ノードN2の電位が容量素子204の容 量結合によって下がるとき、ノードN1に配線13の電位VSSを供給することができる 。よって、ノードN2の電位が下がることに伴い、ノードN1の電位も下がることを抑制 することができる。すなわち、ノードN1とノードN2との電位差を大きくすることがで きる。ノードN1とノードN2との電位差を大きくすることができれば、ノードN2の電 位が電位VDDになったときのノードN1の電位をより高くすることができ、トランジス タ101のVgsをより大きくすることができる。よって、信号OUTの立ち上がり時間 を短くすることができる。

なお、図2(A)のインバータ回路において、容量素子204の第1の電極を回路300 Aの第2の端子と接続してもよい。

次に、図2(B)のインバータ回路は、図2(A)のインバータ回路に回路300Bを設 けた構成である。

回路300Bの第1の端子は配線14と接続され、回路300Bの第2の端子は容量素子 204の第1の電極と接続される。

回路300Bは回路300Aと同様の機能を有する。ただし、回路300Bの第2の端子 から出力される信号は、回路300Aの第2の端子から出力される信号よりも遅延してい ない、及び/又はなまっていないことが好ましい。

図2(B)のインバータ回路では、信号INがハイレベルからロウレベルになっても、所 定の期間、回路300Aの第2の端子及び回路300Bの第2の端子から出力される信号 はハイレベルのままとなる。言い換えると、信号INがハイレベルからロウレベルになっ ても、所定の期間、トランジスタ203はオンのままとなり、ノードN1に電位VSSが 供給されるままとなる。また、所定の期間、容量素子204の第1の電極に入力される信 号はハイレベルのままとなる。

その後、回路300Bの第2の端子から出力される信号がハイレベルからロウレベルにな っても、所定の期間、回路300Aから出力される信号はハイレベルのままとなる。言い 換えると、回路300Bの第2の端子から出力される信号がハイレベルからロウレベルに なっても、所定の期間、トランジスタ203はオンのままになり、ノードN1に電位VS Sが供給されたままになる。

したがって、図2(B)のインバータ回路では、トランジスタ202がオフになった後に 、容量素子204の第1の電極の電位を下げることができる。すなわち、ノードN2を確 実に浮遊状態とした後に、ノードN2の電位を容量素子204の容量結合により下げるこ とができる。よって、ノードN2の電位をより低くすることができる。また、図2(A) のインバータ回路と同様に、ノードN2の電位が容量素子204の容量結合によって下が るとき、ノードN1に配線13の電位VSSを供給することができる。よって、ノードN 2の電位が下がることに伴い、ノードN1の電位も下がることを抑制することができる。

また、図2(B)のインバータ回路では、ノードN2の電位をより低くすることができる ことと、ノードN1の電位が下がることを抑制することができることとが相乗的に作用し 、ノードN1とノードN2との電位差をより大きくすることができる。ノードN1とノー ドN2との電位差をより大きくすることができれば、ノードN2の電位が電位VDDとな ったときのノードN1の電位をより高くすることができ、トランジスタ101のVgsを より大きくすることができる。よって、信号OUTの立ち上がり時間をより短くすること ができる。

次に、図3(A)のインバータ回路は、図2(A)のインバータ回路に回路300Cを設 けた構成である。

回路300Cの第1の端子は配線14と接続され、回路300Cの第2の端子は回路30 0Aの第1の端子及び容量素子204の第1の電極と接続される。

回路300Cは回路300Aと同様の機能を有する。

図3(A)のインバータ回路では、信号INがハイレベルからロウレベルになっても、所 定の期間、回路300Aの第2の端子及び回路300Cの第2の端子から出力される信号 はハイレベルのままとなる。言い換えると、信号INがハイレベルからロウレベルになっ ても、所定の期間、トランジスタ203はオンのままとなり、ノードN1に電位VSSが 供給されるままとなる。また、所定の期間、容量素子204の第1の電極に入力される信 号はハイレベルのままとなる。

その後、回路300Cの第2の端子から出力される信号がハイレベルからロウレベルにな っても、所定の期間、回路300Aから出力される信号はハイレベルのままとなる。言い 換えると、回路300Cの第2の端子から出力される信号がハイレベルからロウレベルに なっても、所定の期間、トランジスタ203はオンのままになり、ノードN1に電位VS Sが供給されたままになる。

したがって、図3(A)のインバータ回路では、図2(B)のインバータ回路と同様の動 作を行うことができる。よって、図2(B)のインバータ回路が奏する効果と同様の効果 を奏することができる。

さらに、図3(A)のインバータ回路では、回路300A及び回路300Cが直列に接続 されていることにより、回路300Aの第2の端子から出力される信号は、回路300C の第2の端子から出力される信号に対して遅延した及び/又はなまった信号となる。よっ て、回路300Aの回路規模の低減又は素子のサイズの低減を図ることができる。

次に、図3(B)のインバータ回路は、図2(A)のインバータ回路のトランジスタ10 2のゲートがトランジスタ203のゲートと接続された構成である。

図3(B)のインバータ回路では、トランジスタ102のゲートが回路300Aを経ずに 配線14と接続される場合と比較して、トランジスタ102がオンになるタイミングを遅 くすることができる。よって、トランジスタ101とトランジスタ102の双方が同時に オンになる時間を短くすることができる。つまり、配線11と配線13との間に流れる貫 通電流を抑制することができる。よって、消費電力の削減を図ることができる。

なお、図3(B)のインバータ回路と同様に、図2(B)又は図3(A)等の上述したイ ンバータ回路においても、トランジスタ102のゲートをトランジスタ203のゲートと 接続してもよい。

ここで、回路300A、回路300B及び回路300Cの具体的な構成例について、図4 (A)〜図4(F)を参照して説明する。図4(A)〜図4(F)は、回路300A、回 路300B及び回路300Cに用いることが可能な回路300を示す。

図4(A)の回路300は、抵抗素子301を有する。

抵抗素子301の一方の端子は回路300の第1の端子と接続され、抵抗素子301の他 方の端子は回路300の第2の端子と接続される。

図4(B)の回路300は、図4(A)の回路300に容量素子302を設けた構成であ る。

容量素子302の第1の電極は配線13と接続され、容量素子302の第2の電極は回路 300の第2の端子と接続される。

なお、容量素子302の第1の電極を配線11又は配線14等と接続してもよい。

なお、容量素子302の第2の電極を回路300の第1の端子と接続してもよい。

図4(C)の回路300は、トランジスタ303を有する。

トランジスタ303の第1の端子は回路300の第1の端子と接続され、トランジスタ3 03の第2の端子は回路300の第2の端子と接続され、トランジスタ303のゲートは 配線11と接続される。

図4(D)の回路300は、図4(C)の回路300にトランジスタ304を設けた構成 である。

トランジスタ304の第1の端子は回路300の第1の端子と接続され、トランジスタ3 04の第2の端子は回路300の第2の端子と接続され、トランジスタ304のゲートは 回路300の第1の端子と接続される。

図4(D)の回路300では、第1の端子に入力される信号がロウレベルである場合には 、トランジスタ303がオンになり、トランジスタ304がオフになる。一方、第1の端 子に入力される信号がハイレベルである場合には、トランジスタ303及びトランジスタ 304の双方がオンになる。

したがって、図4(D)の回路300では、第1の端子に入力される信号がロウレベルで ある場合には、信号を遅延させて第2の端子から出力することができる。一方で、第1の 端子に入力される信号がハイレベルである場合には、信号をなるべく遅延させずに第2の 端子から出力することができる。

なお、図4(A)及び図4(B)等の上述した回路300においても、トランジスタ30 4を設けてもよい。

図4(E)の回路300は、図4(C)の回路300にトランジスタ305を設けた構成 である。

トランジスタ305の第1の端子は配線11と接続され、トランジスタ305の第2の端 子は回路300の第2の端子と接続され、トランジスタ305のゲートは回路300の第 1の端子と接続される。

図4(E)の回路300では、第1の端子に入力される信号がロウレベルである場合には 、トランジスタ303がオンになり、トランジスタ305がオフになる。一方、第1の端 子に入力される信号がハイレベルである場合には、トランジスタ303及びトランジスタ 305の双方がオンになる。

したがって、図4(D)の回路300と同様の効果を奏することができる。

なお、図4(A)及び図4(B)等の上述した回路300においても、トランジスタ30 5を設けてもよい。

図4(F)の回路300は、図4(C)の回路300にトランジスタ306及びトランジ スタ307を設けた構成である。

トランジスタ306の第1の端子は配線11と接続され、トランジスタ306の第2の端 子は回路300の第2の端子と接続される。トランジスタ307の第1の端子は回路30 0の第1の端子と接続され、トランジスタ307の第2の端子はトランジスタ306のゲ ートと接続され、トランジスタ307のゲートは配線11と接続される。

図4(F)の回路300では、第1の端子に入力される信号がロウレベルである場合には 、トランジスタ303がオンになり、トランジスタ306がオフになる。一方、第1の端 子に入力される信号がハイレベルである場合には、トランジスタ303及びトランジスタ 306の双方がオンになる。特に、第1の端子に入力される信号がハイレベルである場合 には、ブートストラップ動作により、トランジスタ306のゲートの電位が電位VDDよ りも高い電位となる。

したがって、図4(D)の回路300と同様の効果に加えて、第2の端子から出力される 信号のハイレベルの電位を電位VDDとすることができる。さらに、図4(D)の回路3 00よりも、第1の端子に入力される信号がハイレベルである場合の信号の遅延を小さく することができる。

なお、図4(F)の回路300を図2(A)のインバータ回路に用いる場合、容量素子2 04の第1の電極をトランジスタ306のゲートと接続してもよい。トランジスタ306 のゲートの電位の最小値と最大値との差は信号INの振幅電圧よりも大きいため、ノード N2の電位をより下げることができる。

なお、図4(A)及び図4(B)等の上述した回路300においても、トランジスタ30 6及びトランジスタ307を設けてもよい。

なお、回路300が有するトランジスタ(例えばトランジスタ304、トランジスタ30 5、トランジスタ306及びトランジスタ307)は、トランジスタ101と同じ導電型 であることが好ましい。

なお、回路300A、回路300B及び回路300Cとしては、同じ構成である必要はな く、図4(A)〜図4(F)のいずれかを適宜適用すればよい。

なお、図5(A)のインバータ回路は、図2(A)のインバータ回路において、回路30 0Aに図4(D)の回路300を適用した場合の構成例である。

なお、図5(B)のインバータ回路は、図2(A)のインバータ回路において、回路30 0Aに図4(F)の回路300を適用した場合の構成例である。

次に、図6(A)のインバータ回路は、図1(A)のインバータ回路にトランジスタ20 5を設けた構成である。

トランジスタ205の第1の端子はトランジスタ203の第2の端子と接続され、トラン ジスタ205の第2の端子はトランジスタ101のゲート及びトランジスタ201のゲー トと接続され、トランジスタ205のゲートは配線11と接続される。

トランジスタ205は、トランジスタ101のゲート及びトランジスタ201のゲートと トランジスタ203の第2の端子との間の導通又は非導通を制御する機能を有する。

図6(A)のインバータ回路では、信号INがロウレベルになる期間において、トランジ スタ203の第2の端子の電位がトランジスタ205のゲートの電位(電位VDD)から トランジスタ205の閾値電圧を引いた電位まで上昇したところで、トランジスタ205 がオフになる。よって、トランジスタ203の第2の端子の電位を低くすることができる ため、トランジスタ203の劣化及び/又は破壊を抑制することができる。

なお、図6(A)のインバータ回路と同様に、図2(A)、図2(B)、図3(A)、図 3(B)、図5(A)及び図5(B)等の上述したインバータ回路においても、トランジ スタ205を設けてもよい。

次に、図6(B)のインバータ回路は、図1(A)のインバータ回路において、配線11 及び配線13を複数の配線に分割した構成である。

配線11は配線11A及び配線11Bに分割され、トランジスタ101の第1の端子が配 線11Aと接続され、トランジスタ201の第1の端子が配線11Bと接続される。また 、配線13が配線13A、配線13B及び配線13Cに分割され、トランジスタ102の 第1の端子が配線13Aと接続され、トランジスタ202の第1の端子が配線13Bと接 続され、トランジスタ203の第1の端子が配線13Cと接続される。

図6(B)のインバータ回路において、配線11A及び配線11Bに電位VDDを供給し 、配線13A、配線13B及び配線13Cに電位VSSを供給すれば、図1(A)と同様 の動作を行うことができる。ただし、配線11A及び配線11Bに異なる電位を供給して もよい。また、配線13A、配線13B及び配線13Cに異なる電位を供給してもよい。

なお、配線11と配線13の一方のみを複数の配線に分割してもよい。

なお、配線13を複数の配線に分割する場合において、配線13Cを省略し、トランジス タ203の第1の端子を配線13A又は配線13Bと接続してもよい。または、配線13 Aを省略し、トランジスタ102の第1の端子を配線13B又は配線13Cと接続しても よい。

なお、図6(B)のインバータ回路と同様に、図2(A)、図2(B)、図3(A)、図 3(B)、図5(A)、図5(B)及び図6(A)等の上述したインバータ回路において も、配線11及び/又は配線13を複数の配線に分割してもよい。

なお、図示はしないが、図1(A)、図2(A)、図2(B)、図3(A)、図3(B) 、図5(A)、図5(B)、図6(A)及び図6(B)等の上述したインバータ回路にお いて、第1の電極がトランジスタ101の第2の端子と接続され、第2の電極がトランジ スタ101のゲートと接続された容量素子を設けてもよい。

なお、図示はしないが、図1(A)、図2(A)、図2(B)、図3(A)、図3(B) 、図5(A)、図5(B)、図6(A)及び図6(B)等の上述したインバータ回路にお いて、第1の電極がトランジスタ201の第2の端子と接続され、第2の電極がトランジ スタ201のゲートと接続された容量素子を設けてもよい。

なお、トランジスタ101が駆動する負荷(例えば配線12に接続される負荷)は、トラ ンジスタ201、トランジスタ202及びトランジスタ203が駆動する負荷(例えばノ ードN1又はノードN2と接続される負荷)よりも大きい。また、トランジスタ101の W/Lが大きいほど、信号OUTの立ち上がり時間を短くすることができる。よって、ト ランジスタ101のW/Lは、トランジスタ201のW/L、トランジスタ202のW/ L及びトランジスタ203のW/Lよりも大きいことが好ましい。

同様に、トランジスタ102が駆動する負荷(例えば配線12に接続される負荷)は、ト ランジスタ201、トランジスタ202及びトランジスタ203が駆動する負荷よりも大 きい。また、トランジスタ102のW/Lが大きいほど、信号OUTの立ち下がり時間を 短くすることができる。よって、トランジスタ102のW/Lは、トランジスタ201の W/L、トランジスタ202のW/L及びトランジスタ203のW/Lよりも大きいこと が好ましい。

また、トランジスタ101がオンになるときのVgsはトランジスタ102がオンになる ときのVgsよりも小さい場合が多い。よって、トランジスタ101のW/Lは、トラン ジスタ102のW/Lよりも大きいことが好ましい。つまり、トランジスタ101は、本 実施の形態のインバータ回路が有するトランジスタの中で一番W/Lが大きいことが好ま しい。

なお、信号INのロウレベルの電位は、トランジスタ102、トランジスタ202及びト ランジスタ203がオフになる程度の電位であれば、本実施の形態のインバータ回路は正 常に動作する。よって、信号INのロウレベルの電位を電位VSSよりも低い電位として もよい。こうすれば、トランジスタ201、トランジスタ202及びトランジスタ203 がオフになるときのVgsを負の電圧とすることができる。よって、トランジスタ201 、トランジスタ202及びトランジスタ203がノーマリーオンである場合、又はトラン ジスタ201、トランジスタ202及びトランジスタ203のゲートとソースとの間の電 位差が0[V]であるときのドレイン電流が大きい場合においても、正常に動作すること ができる。

なお、信号INのハイレベルの電位がトランジスタ102、トランジスタ202及びトラ ンジスタ203がオンになる程度の電位であれば、本実施の形態のインバータ回路は正常 に動作する。よって、信号INのハイレベルの電位を電位VDDよりも低い電位としても よい。こうすれば、配線14に信号を出力する回路の駆動電圧を小さくすることができる 。また、本実施の形態のインバータ回路では、信号INのハイレベルの電位が電位VDD より低い電位であっても、信号OUTのハイレベルの電位を電位VDDとすることができ る。

なお、信号INは、トランジスタ102、トランジスタ202及びトランジスタ203が オフになる電位と、トランジスタ102、トランジスタ202及びトランジスタ203が オンになる電位と、を有していれば、デジタル信号に限定されない。例えば、信号INは 、3つ以上の電位を有してもよいし、アナログ信号でもよい。

なお、配線11にクロック信号等の信号を入力すれば、信号INがロウレベルである場合 に配線11の信号を配線12に出力することができる。特に、図6(B)のインバータ回 路のように、配線11を配線11A及び配線11Bに分割する場合には、配線11Aにク ロック信号等の信号を入力し、配線11Bに電位VDDを供給することが好ましい。こう すれば、ノードN1の電位を高い電位にできるため、トランジスタ101がオンになりや すくなる。よって、安定して配線11Aの信号を配線12に出力することができる。

なお、配線13に、トランジスタ102、トランジスタ202及びトランジスタ203が オンになる期間(例えば信号INがハイレベルになる期間)においてロウレベルとなる信 号を入力すれば、本実施の形態のインバータ回路は正常に動作する。また、配線13に、 トランジスタ102、トランジスタ202及びトランジスタ203がオフになる期間(例 えば信号INがロウレベルになる期間)の全て又は一部においてハイレベルとなる信号を 入力すれば、トランジスタ102、トランジスタ202及びトランジスタ203に逆バイ アスを印加することができる。よって、トランジスタ102、トランジスタ202及びト ランジスタ203の劣化を緩和することができる。

ここで、本発明の一態様は、以下の構成を含む。

本発明の一態様は、トランジスタ101と、トランジスタ201と、容量素子204と、 を有する半導体装置である。トランジスタ101の第1の端子は配線11と接続され、ト ランジスタ101の第2の端子は配線12と接続される。トランジスタ201の第1の端 子は配線11と接続され、トランジスタ201のゲートはトランジスタ101のゲートと 接続される。容量素子204の第1の電極は配線14と接続され、容量素子204の第2 の電極はトランジスタ201の第2の端子と接続される(図16(A)参照)。

なお、上記本発明の一態様において、配線14の電位の下降に伴って、トランジスタ20 1の第2の端子の電位が下がる。また、トランジスタ201の第2の端子の電位が下がる ことによって、トランジスタ201がオンになるとともに、配線11の電位がトランジス タ201の第2の端子に供給され、トランジスタ201の第2の端子の電位が上昇する( 図16(B)参照)。また、トランジスタ201の第2の端子の電位の上昇に伴って、ト ランジスタ201のゲートの電位が上昇する。また、トランジスタ201のゲートの電位 が上昇することによって、トランジスタ101がオンになるとともに、配線11の電位が 配線12に供給され、配線12の電位が上昇する(図16(C)参照)。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

(実施の形態2) 本実施の形態では、本発明の一態様に係るシフトレジスタ回路(半導体装置又は駆動回路 ともいう)について説明する。

本実施の形態のシフトレジスタ回路は複数のフリップフロップ回路(半導体装置又は駆動 回路ともいう)を有する。そこで、まずフリップフロップ回路について説明し、その後フ リップフロップ回路を有するシフトレジスタ回路について説明する。

本実施の形態のシフトレジスタ回路が有するフリップフロップ回路について、図7(A) を参照して説明する。

図7(A)のフリップフロップ回路は、トランジスタ401、トランジスタ402、トラ ンジスタ403、トランジスタ404、トランジスタ405、及び回路500を有する。 トランジスタ401の第1の端子は配線21と接続され、トランジスタ401の第2の端 子は配線22と接続される。トランジスタ402の第1の端子は配線13と接続され、ト ランジスタ402の第2の端子は配線22と接続される。トランジスタ403の第1の端 子は配線13と接続され、トランジスタ403の第2の端子はトランジスタ401のゲー トと接続される。トランジスタ404の第1の端子は配線23と接続され、トランジスタ 404の第2の端子はトランジスタ401のゲートと接続され、トランジスタ404のゲ ートは配線23と接続される。トランジスタ405の第1の端子は配線13と接続され、 トランジスタ405の第2の端子はトランジスタ401のゲートと接続され、トランジス タ405のゲートは配線24と接続される。回路500の第1の端子(入力端子ともいう )はトランジスタ401のゲートと接続され、回路500の第2の端子(出力端子ともい う)はトランジスタ402のゲート及びトランジスタ403のゲートと接続される。

なお、回路500としては、実施の形態1のインバータ回路を用いることができる。回路 500の第1の端子が実施の形態1のインバータ回路の配線14に対応し、回路500の 第2の端子が実施の形態1のインバータ回路の配線12に対応する。

なお、トランジスタ401のゲートとトランジスタ403の第2の端子とトランジスタ4 04の第2の端子とトランジスタ405の第2の端子と回路500の第1の端子との接続 箇所をノードN3と示す。また、トランジスタ402のゲートとトランジスタ403のゲ ートと回路500の第2の端子との接続箇所をノードN4と示す。

なお、本実施の形態のフリップフロップ回路が有するトランジスタは、同じ導電型である ことが好ましい。例えば、図7(A)のフリップフロップ回路では、トランジスタ401 、トランジスタ402、トランジスタ403、トランジスタ404及びトランジスタ40 5、及び回路500が有するトランジスタは、同じ導電型であることが好ましい。

配線21(信号線ともいう)には信号CKが入力され、配線21は信号CKを伝達する機 能を有する。信号CKはハイレベルとロウレベルとを繰り返すクロック信号である。

配線22(信号線ともいう)からは信号SOUTが出力され、配線22は信号SOUTを 伝達する機能を有する。信号SOUTは、図7(A)のフリップフロップ回路の出力信号 である。

配線23(信号線ともいう)には信号SPが入力され、配線23は信号SPを伝達する機 能を有する。信号SPは図7(A)のフリップフロップ回路の入力信号である。

配線24(信号線ともいう)には信号REが入力され、配線24は信号REを伝達する機 能を有する。信号REは図7(A)のフリップフロップ回路の入力信号である。

なお、配線21、配線23及び配線24には、上述した信号又は電位に限定されず、他に も様々な信号又は電位等を入力することができる。

トランジスタ401は配線21と配線22との導通又は非導通を制御する機能を有する。 また、トランジスタ401は配線21の信号CKを配線22に供給する機能を有する。ま た、トランジスタ401は配線22とノードN3との電位差を保持する機能を有する。

トランジスタ402は配線13と配線22との導通又は非導通を制御する機能を有する。 また、トランジスタ402は配線13の電位VSSを配線22に供給する機能を有する。

トランジスタ403は配線13とノードN3との導通又は非導通を制御する機能を有する 。また、トランジスタ403は配線13の電位VSSをノードN3に供給する機能を有す る。

トランジスタ404は配線23とノードN3との導通又は非導通を制御する機能を有する 。また、トランジスタ404は配線23の信号SPをノードN3に供給する機能を有する 。

トランジスタ405は配線13とノードN3との導通又は非導通を制御する機能を有する 。また、トランジスタ405は電位VSSをノードN3に供給する機能を有する。

次に、図7(A)のフリップフロップ回路の駆動方法の一例について、図7(B)を参照 して説明する。図7(B)は、図7(A)のフリップフロップ回路の駆動方法を説明する ためのタイミングチャートの一例を示す。

なお、信号CK、信号SP及び信号REがハイレベルの電位が電位VDDと等しく、ロウ レベルの電位が電位VSSと等しいデジタル信号であるものとして説明する。また、期間 Ta、期間Tb、期間Tc及び期間Tdに分けて説明する。

期間Taにおいて、信号SPがハイレベルになり、信号REがロウレベルになり、信号C Kがロウレベルになる。よって、トランジスタ404がオンになり、トランジスタ405 がオフになる。

トランジスタ404がオンになると、配線23の信号SPがノードN3に供給される。信 号SPはハイレベルであるため、ノードN3の電位は上昇する。ノードN3の電位が上昇 すると、回路500の出力信号がロウレベルになる。よって、トランジスタ402及びト ランジスタ403がオフになる。また、ノードN3の電位が上昇すると、トランジスタ4 01がオンになる。

トランジスタ401がオンになると、配線21の信号CKが配線22に供給される。信号 CKはロウレベルであるため、配線22の電位は電位VSSとなる。すなわち、信号SO UTはロウレベルになる。

なお、ノードN3の電位がトランジスタ404のゲートの電位(電位VDD)からトラン ジスタ404の閾値電圧を引いた電位まで上昇すると、トランジスタ404がオフになる 。よって、ノードN3は浮遊状態となる。

次に、期間Tbにおいて、信号SPがロウレベルになり、信号REがロウレベルのままに なり、信号CKがハイレベルになる。よって、トランジスタ404及びトランジスタ40 5がオフのままになる。また、回路500の出力信号はロウレベルのままとなる。よって 、トランジスタ402及びトランジスタ403はオフのままになる。

トランジスタ403、トランジスタ404及びトランジスタ405がオフのままであるた め、ノードN3は浮遊状態とままとなる。よって、ノードN3の電位は高い電位のままと なるため、トランジスタ401がオンのままとなる。

トランジスタ401がオンのままであるため、配線21の信号CKが配線22に供給され たままとなる。信号CKはハイレベルであるため、配線22の電位は上昇し始める。この とき、トランジスタ401のゲートと第2の端子との間には期間TaにおけるノードN3 と配線22との電位差が保持されている。よって、配線22の電位の上昇に伴って、ノー ドN3の電位も上昇する。その結果、配線22の電位は、信号CKと等しい電位である電 位VDDまで上昇する。すなわち、信号SOUTはハイレベルとなる。

次に、期間Tcにおいて、信号SPがロウレベルのままとなり、信号REがハイレベルと なり、信号CKがロウレベルとなる。よって、トランジスタ404がオフのままになり、 トランジスタ405がオンになる。

トランジスタ405がオンになると、配線13の電位VSSがノードN3に供給される。 よって、ノードN3の電位は電位VSSまで下がる。よって、トランジスタ401がオフ になる。また、回路500の出力信号がハイレベルになり、トランジスタ402及びトラ ンジスタ403がオンになる。

トランジスタ402がオンになると、配線13の電位VSSが配線22に供給される。よ って、配線22の電位が電位VSSまで下がる。つまり、信号SOUTがロウレベルにな る。

次に、期間Tdにおいて、信号SPがロウレベルのままとなり、信号REがロウレベルと なり、信号CKがロウレベルとハイレベルとを繰り返す。よって、トランジスタ404が オフのままになり、トランジスタ405がオフになる。また、回路500の出力信号はハ イレベルのままになる。よって、トランジスタ402及びトランジスタ403はオンのま まになる。

トランジスタ403がオンのままになると、配線13の電位VSSがノードN3に供給さ れたままになる。よって、ノードN3の電位が電位VSSに維持されるため、トランジス タ401がオフのままになる。

また、トランジスタ402がオンのままになると、配線13の電位VSSが配線22に供 給されたままになる。よって、配線22の電位は電位VSSのままになる。つまり、信号 SOUTがロウレベルのままになる。

以上のとおり、図7(A)のフリップフロップ回路は、実施の形態1のインバータ回路を 有することにより、実施の形態1のインバータ回路と同様の効果を奏することができる。

次に、図7(A)とは異なるフリップフロップ回路について、図8及び図9を参照して説 明する。なお、図7(A)と異なる部分について説明する。

まず、図8(A)のフリップフロップ回路は、図7(A)のフリップフロップ回路にトラ ンジスタ406を設けた構成である。

トランジスタ406の第1の端子は配線13と接続され、トランジスタ406の第2の端 子は配線22と接続され、トランジスタ406のゲートは配線25と接続される。

配線25(信号線ともいう)には信号CKBが入力され、配線25は信号CKBを伝達す る機能を有する。信号CKBは信号CKの反転信号又は信号CKから位相がずれた信号で ある。

トランジスタ406は、配線13と配線22との導通又は非導通を制御する機能を有する 。また、トランジスタ406は、配線13の電位VSSを配線22に供給する機能を有す る。

図8(A)のフリップフロップ回路では、期間Tdにおいて、信号CKBがハイレベルに なる毎に、トランジスタ406がオンになる。よって、期間Tdにおいて、信号CKBが ハイレベルになる毎に、配線13の電位VSSが配線22に供給される。

特に、信号CKBが信号CKの反転信号である場合には、期間Ta及び期間Tcにおいて 、信号CKBがハイレベルになり、トランジスタ406がオンになる。よって、期間Tc において、配線13の電位VSSがトランジスタ402とトランジスタ406の双方を介 して配線22に供給されるため、信号SOUTの立ち下がり時間を短くすることができる 。

なお、フリップフロップ回路がトランジスタ406を有していれば、期間Tdにおいて、 配線22の電位を電位VSSに維持することができる。よって、トランジスタ402を省 略してもよい。トランジスタ402を省略すれば、トランジスタ数の削減、及びレイアウ ト面積の縮小等を図ることができる。

次に、図8(B)のフリップフロップ回路は、図7(A)のフリップフロップ回路にトラ ンジスタ407を設けた構成である。

トランジスタ407の第1の端子は配線13と接続され、トランジスタ407の第2の端 子は配線22と接続され、トランジスタ407のゲートは配線24と接続される。

トランジスタ407は、配線13と配線22と導通又は非導通を制御する機能を有する。 また、トランジスタ407は、配線13の電位VSSを配線22に供給する機能を有する 。

図8(B)のフリップフロップ回路では、期間Ta、期間Tb及び期間Tdにおいて、ト ランジスタ407がオフになる。また、期間Tcにおいて、トランジスタ407がオンに なる。期間Tcにおいて、トランジスタ407がオンになると、配線13の電位VSSが 配線22に供給される。

したがって、期間Tcにおいて、配線13の電位VSSがトランジスタ402及びトラン ジスタ407の双方を介して配線22に供給されるため、信号SOUTの立ち下がり時間 を短くすることができる。

なお、図8(B)のフリップフロップ回路と同様に、図8(A)等の上述したフリップフ ロップ回路においても、トランジスタ407を設けてもよい。

次に、図9(A)のフリップフロップ回路は、図7(A)のフリップフロップ回路にトラ ンジスタ408を設けた構成である。

トランジスタ408の第1の端子は配線11と接続され、トランジスタ408の第2の端 子はノードN4と接続され、トランジスタ408のゲートは配線24と接続される。

トランジスタ408は、配線11とノードN4との導通又は非導通を制御する機能を有す る。また、トランジスタ408は、配線11の電位VDDをノードN4に供給する機能を 有する。

図9(A)のフリップフロップ回路では、期間Ta、期間Tb及び期間Tdにおいて、ト ランジスタ408がオフになる。また、期間Tcにおいて、トランジスタ408がオンに なる。期間Tcにおいて、トランジスタ408がオンになると、配線11の電位VDDが ノードN4に供給される。

したがって、ノードN4の電位が所定の値に達するまでの時間を短くすることができるた め、トランジスタ402及びトランジスタ403がオンになるタイミングを早くすること ができる。その結果、配線13の電位VSSが配線22に供給されるタイミングも早くな るため、信号SOUTの立ち下がり時間を短くすることができる。

なお、図9(A)のフリップフロップ回路と同様に、図8(A)及び図8(B)等の上述 したフリップフロップ回路においても、トランジスタ408を設けてもよい。

なお、フリップフロップ回路がトランジスタ408を有していれば、期間Tcにおいて、 トランジスタ402及びトランジスタ403がオンになる。よって、トランジスタ405 を省略してもよい。トランジスタ405を省略すれば、トランジスタ数の削減、及びレイ アウト面積の縮小等を図ることができる。

なお、トランジスタ408を図8(A)のフリップフロップ回路で用い、かつトランジス タ408の第1の端子を配線25と接続してもよい。トランジスタ408の第1の端子が 配線25と接続されても、期間Tcにおいては、配線25の信号CKBはハイレベルとな るためトランジスタ408がオンになり、上述したように動作することができる。

次に、図9(B)のフリップフロップ回路は、図7(A)のフリップフロップ回路にトラ ンジスタ409を設けた構成である。

トランジスタ409の第1の端子は配線21と接続され、トランジスタ409の第2の端 子が配線26と接続され、トランジスタ409のゲートはノードN3と接続される。

なお、図9(B)のフリップフロップ回路では、配線22から出力される信号を信号SO UTaと示し、配線26から出力される信号を信号SOUTbと示す。信号SOUTbは フリップフロップ回路の出力信号である。また、配線26(信号線ともいう)は信号SO UTbを伝達する機能を有する。

トランジスタ409はトランジスタ401と同様の機能を有し、例えばトランジスタ40 9は配線21と配線26との導通又は非導通を制御する機能を有する。

図9(B)のフリップフロップ回路では、信号SOUTaと同様の信号である信号SOU Tbを生成することができる。よって、例えば、信号SOUTaを配線22と接続される 負荷を駆動するための信号として用いて、信号SOUTbを配線26と接続される別の段 のフリップフロップ回路を駆動するための信号として用いることができる。

なお、図9(B)のフリップフロップ回路と同様に、図8(A)、図8(B)及び図9( A)等の上述したフリップフロップ回路においても、トランジスタ409を設けてもよい 。

なお、図示はしないが、図7(A)、図8(A)、図8(B)、図9(A)及び図9(B )等の上述したフリップフロップ回路において、トランジスタ404の第1の端子を配線 11又は配線25と接続してもよい。この場合、期間Taにおいて、ノードN3には配線 11又は配線25の電位又は信号等が供給されるため、配線23に信号SPを供給する回 路の負荷を小さくすることができる。

なお、図示はしないが、図7(A)、図8(A)、図8(B)、図9(A)及び図9(B )等の上述したフリップフロップ回路において、一方の電極が配線22と接続され、他方 の電極がノードN3と接続された容量素子を設けてもよい。該容量素子をフリップフロッ プ回路に設ければ、トランジスタ401のゲートと第2の端子との間の容量値を大きくす ることができるため、ブートストラップ動作を行いやすくなる。

なお、図示はしないが、図7(A)、図8(A)、図8(B)、図9(A)及び図9(B )等の上述したフリップフロップ回路において、第1の端子が配線22と接続され、第2 の端子がノードN3と接続され、ゲートが配線21と接続されたトランジスタを設けても よい。こうすれば、期間Tdのうち信号CKがハイレベルになる期間において、ノードN 3の電位VSSを配線22に供給、または配線22の電位をノードN3に供給することが できる。よって、トランジスタ402及びトランジスタ403の一方を省略してもよい。 トランジスタ402及びトランジスタ403の一方を省略する場合には、回路500の負 荷が小さくなるため、回路500が有するトランジスタのW/Lを小さくすることができ る。

なお、図示はしないが、図7(A)、図8(A)、図8(B)、図9(A)及び図9(B )等の上述したフリップフロップ回路において、第1の端子が配線23と接続され、第2 の端子がノードN3と接続され、ゲートが配線25と接続されたトランジスタを設けても よい。この場合、期間Taにおいて、ノードN3の電位を早く上昇させることができる。

なお、図示はしないが、図7(A)、図8(A)、図8(B)、図9(A)及び図9(B )等の上述したフリップフロップ回路において、トランジスタ404の第2の端子とトラ ンジスタ401のゲートとを接続せずに、第1の端子がトランジスタ404の第2の端子 と接続され、第2の端子がトランジスタ401のゲートと接続され、ゲートが配線11又 は配線25と接続されたトランジスタを新たに設けてもよい。こうすれば、トランジスタ 404、及びトランジスタ404の第2の端子と接続されるトランジスタに印加される電 圧を小さくすることができるため、トランジスタの劣化又は破壊等を防止することができ る。なお、回路500の第1の端子は、トランジスタ404の第2の端子又はトランジス タ401のゲートと接続されればよい。また、トランジスタ405の第2の端子は、トラ ンジスタ404の第2の端子又はトランジスタ401のゲートと接続されればよい。

なお、図示はしないが、図9(B)等の上述したフリップフロップ回路において、第1の 端子が配線13と接続され、第2の端子が配線26と接続され、ゲートがノードN4、配 線24又は配線25と接続されたトランジスタを設けてもよい。こうすれば、配線13の 電位VSSを配線26に供給することができるため、配線26の電位を電位VSSに維持 しやすくなる。

次に、回路500として実施の形態1のインバータ回路を用いた具体例について説明する 。

図10(A)のフリップフロップ回路は、図7(A)のフリップフロップ回路において、 回路500として図1(A)のインバータ回路を用いた構成である。

図10(B)のフリップフロップ回路は、図10(A)のフリップフロップ回路において 、トランジスタ101の第1の端子及びトランジスタ201の第1の端子を配線21と接 続した構成である。

図10(B)のフリップフロップ回路では、期間Ta及び期間Tbにおいて、配線13の 電位VSSがノードN4に供給され、期間Tc及び期間Tdにおいて、配線21の信号C KがノードN4に供給される。期間Tdにおいて、配線21の信号CKがノードN4に供 給されれば、ノードN4の電位が電位VDDと電位VSSとを繰り返すことになり、トラ ンジスタ402及びトランジスタ403がオンとオフとを繰り返す。つまり、期間Tdに おいて、配線13の電位VSSが配線22に定期的に供給され、且つトランジスタ402 及びトランジスタ403がオンになる時間が短くなる。よって、配線22の電位を電位V SSに維持でき、且つトランジスタ402及びトランジスタ403の劣化を抑制すること ができる。

なお、図10(B)のフリップフロップ回路と同様に、図8(A)、図8(B)、図9( A)及び図9(B)等の上述したフリップフロップ回路において、回路500として実施 の形態1のいずれかのインバータ回路を用いた場合でも、トランジスタ101の第1の端 子及びトランジスタ201の第1の端子を配線21と接続してもよい。

次に、本実施の形態のシフトレジスタ回路について、図11を参照して説明する。

図11のシフトレジスタ回路は、N(Nは自然数)個のフリップフロップ回路600を有 する。ただし、図11には、1段目乃至3段目のフリップフロップ回路600(フリップ フロップ回路600_1、フリップフロップ回路600_2、フリップフロップ回路60 0_3)のみを示す。

図11のシフトレジスタ回路では、フリップフロップ回路600として、図7(A)のフ リップフロップ回路が用いられている。ただし、フリップフロップ回路600としては、 図7(A)のフリップフロップ回路に限定されない。

図11のシフトレジスタ回路は、N本の配線31、配線32、配線33及び配線34と接 続される。i(iは2乃至N−1のいずれか一)段目のフリップフロップ回路600は、 i段目の配線31、i−1段目の配線31、i+1段目の配線31、配線33と配線34 との一方と接続される。また、配線22がi段目の配線31と接続され、配線23がi− 1段目の配線31と接続され、配線24がi+1段目の配線31と接続され、配線21が 配線33又は配線34と接続される。

なお、i段目のフリップフロップ回路600において配線21が配線33と接続される場 合、i−1段目及びi+1段目のフリップフロップ回路600では配線21が配線34と 接続される。

なお、1段目のフリップフロップ回路600もi段目のフリップフロップ回路600と同 様の接続関係ではあるが、1段目のフリップフロップ回路600に対応するi−1段目の 配線31が存在しない。そこで、1段目のフリップフロップ回路では、配線23が配線3 2と接続される。

なお、N段目のフリップフロップ回路600もi段目のフリップフロップ回路600と同 様の接続関係ではあるが、N段目のフリップフロップ回路600にはi+1段目の配線3 1が存在しない。そこで、N段目のフリップフロップ回路600では、配線24が配線3 2と接続される。ただし、N段目のフリップフロップ回路600において、配線24を配 線33又は配線34と接続してもよい。または、信号REに対応する信号が入力された配 線と接続してもよい。

N本の配線31(信号線ともいう)のそれぞれから信号SOUT_1乃至信号SOUT_ Nが出力され、N本の配線31は信号SOUT_1乃至信号SOUT_Nを伝達する機能 を有する。例えば、i段目の配線31からは信号SOUT_iが出力され、i段目の配線 31は信号SOUT_iを伝達する機能を有する。

配線32(信号線ともいう)には信号SSPが入力され、配線32は信号SSPを伝達す る機能を有する。信号SSPは、図11のシフトレジスタ回路のスタートパルスである。

配線33(信号線ともいう)には信号CKが入力され、配線33は信号CKを伝達する機 能を有する。

配線34(信号線ともいう)には信号CKBが入力され、配線34は信号CKBを伝達す る機能を有する。

なお、配線32、配線33及び配線34には、上述した信号又は電位等に限定されず、他 にも様々な信号又は電位等を入力してもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

(実施の形態3) EL表示装置を例に挙げて、本発明の一態様に係る表示装置の、画素と駆動回路の断面構 造について、図12を用いて説明する。図12に、画素840と駆動回路841の断面図 を一例として示す。

画素840は、発光素子832と、発光素子832に電流を供給する機能を備えるトラン ジスタ831とを有する。なお、画素840は、発光素子832及びトランジスタ831 に加えて、画像信号の画素840への入力を制御するトランジスタや、画像信号の電位を 保持する容量素子など、各種の半導体素子を有していてもよい。

駆動回路841は、トランジスタ830と、トランジスタ830のゲート電圧を保持する ための容量素子833とを有する。駆動回路841は、実施の形態1のインバータ回路、 実施の形態2のフリップフロップ回路又はシフトレジスタ回路等に対応する。具体的には 、トランジスタ830は、実施の形態1のトランジスタ101、又は実施の形態2のトラ ンジスタ401等に相当する。なお、駆動回路841は、トランジスタ830及び容量素 子833に加えて、トランジスタや容量素子などの各種の半導体素子を有していても良い 。

トランジスタ831は、絶縁表面を有する基板800上に、ゲートとして機能する導電膜 816と、導電膜816上のゲート絶縁膜802と、導電膜816と重なる位置において ゲート絶縁膜802上に位置する半導体膜817と、ソース端子またはドレイン端子とし て機能し、半導体膜817上に位置する導電膜815及び導電膜818とを有する。導電 膜816は走査線としても機能する。

トランジスタ830は、絶縁表面を有する基板800上に、ゲートとして機能する導電膜 812と、導電膜812上のゲート絶縁膜802と、導電膜812と重なる位置において ゲート絶縁膜802上に位置する半導体膜813と、ソース端子またはドレイン端子とし て機能し、半導体膜813上に位置する導電膜814及び導電膜819とを有する。

容量素子833は、絶縁表面を有する基板800上に、導電膜812と、導電膜812上 のゲート絶縁膜802と、導電膜812と重なる位置においてゲート絶縁膜802上に位 置する導電膜819とを有する。

また、導電膜814、導電膜815、導電膜818、導電膜819上には、絶縁膜820 及び絶縁膜821が、順に積層されるように設けられている。そして、絶縁膜821上に は、陽極として機能する導電膜822が設けられている。導電膜822は、絶縁膜820 及び絶縁膜821に形成されたコンタクトホール823を介して、導電膜818に接続さ れている。

また、導電膜822の一部が露出するような開口部を有した絶縁膜824が、絶縁膜82 1上に設けられている。導電膜822の一部及び絶縁膜824上には、EL層825と、 陰極として機能する導電膜826とが、順に積層するように設けられている。導電膜82 2と、EL層825と、導電膜826とが重なっている領域が、発光素子832に相当す る。

なお、本発明の一態様では、トランジスタ830及びトランジスタ831は、非晶質、微 結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用 いられていても良いし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられ ていても良い。

トランジスタ830及びトランジスタ831の半導体膜に、非晶質、微結晶、多結晶又は 単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付 与する不純物元素を上記半導体膜に添加して、ソース端子またはドレイン端子として機能 する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、 n型の導電性を有する不純物領域を形成することができる。また、例えば、ボロンを上記 半導体膜に添加することで、p型の導電性を有する不純物領域を形成することができる。

トランジスタ830及びトランジスタ831の半導体膜に、酸化物半導体が用いられる場 合、ドーパントを上記半導体膜に添加して、ソース端子またはドレイン端子として機能す る不純物領域を形成しても良い。ドーパントの添加は、イオン注入法を用いることができ る。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、 ヒ素、アンチモンなどの15族元素などを用いることができる。例えば、窒素をドーパン トとして用いた場合、不純物領域中の窒素原子の濃度は、5×10¹⁹/cm³以上1× 10²²/cm³以下であることが望ましい。

なお、シリコン半導体としては、プラズマCVD法などの気相成長法若しくはスパッタリ ング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理によ り結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入した後に 表層部を剥離した単結晶シリコンなどを用いることができる。

酸化物半導体膜としては、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の 元素を含有する。例えば、四元系金属の酸化物であるIn−Sn−Ga−Zn−O系酸化 物半導体や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物半導体、In−S n−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn −O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸 化物半導体や、二元系金属の酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn− O系酸化物半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、S n−Mg−O系酸化物半導体、In−Mg−O系酸化物半導体や、In−Ga−O系酸化 物半導体、一元系金属の酸化物であるIn−O系酸化物半導体、Sn−O系酸化物半導体 、Zn−O系酸化物半導体などを用いることができる。また、上記酸化物半導体にInと GaとSnとZn以外の元素、例えばSiO₂を含ませてもよい。

例えば、In−Ga−Zn−O系酸化物半導体とは、インジウム(In)、ガリウム(G a)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成は問わない。

また、酸化物半導体膜は、化学式InMO₃(ZnO)_m(m>0)で表記される薄膜を 用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一ま たは複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、また はGa及びCoなどがある。

また、酸化物半導体としてIn−Zn−O系の材料を用いる場合、用いるターゲット中の 金属元素の原子数比は、In:Zn=50:1〜1:2(モル数比に換算するとIn₂O ₃:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比 に換算するとIn₂O₃:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn= 15:1〜1.5:1(モル数比に換算するとIn₂O₃:ZnO=15:2〜3:4) とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比 がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。Znの比率を上記範囲 に収めることで、移動度の向上を実現することができる。

なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸 素欠損が低減されることにより高純度化された酸化物半導体(purified Oxi de Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。 そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性 を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV 以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減 され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いる ことにより、トランジスタのオフ電流を下げることができる。

具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低 いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×10⁶μmでチ ャネル長が10μmの素子であっても、ソース端子とドレイン端子間の電圧(ドレイン電 圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定 限界以下、すなわち1×10⁻¹³A以下という特性を得ることができる。この場合、オ フ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA /μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子 に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オ フ電流密度の測定を行うことができる。当該測定では、上記トランジスタに高純度化され た酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移 から当該トランジスタのオフ電流密度を測定している。その結果、トランジスタのソース 端子とドレイン端子間の電圧が3Vの場合に、数十yA/μmという、極めて低いオフ電 流密度が得られることが分かっている。従って、高純度化された酸化物半導体膜をチャネ ル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトラ ンジスタに比べて著しく低いことが分かる。

なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおい ては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端 子の電位を基準としたときのゲートの電位が0以下であるときに、ソース端子とドレイン 端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル 型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも低い電位とした状 態において、ソース端子の電位を基準としたときのゲートの電位が0以上であるときに、 ソース端子とドレイン端子の間に流れる電流のことを意味する。

酸化物半導体膜は、例えばIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を 含むターゲットを用いたスパッタ法により形成することができる。In−Ga−Zn系酸 化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga: Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1: 4で示されるIn−Ga−Zn系酸化物のターゲットを用いる。前述の原子数比を有する In−Ga−Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結 晶または後述するCAACが形成されやすくなる。

また、In、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ま しくは95%以上100%未満である。充填率の高いターゲットを用いることにより、成 膜した酸化物半導体膜は緻密な膜となる。

そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処 理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ ーゲットを用いて形成すればよい。成膜時に、基板温度を100℃以上600℃以下、好 ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することによ り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の 真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ にコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気 すると、例えば、水素原子、水(H₂O)など水素原子を含む化合物(より好ましくは炭 素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含 まれる不純物の濃度を低減できる。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素( 水酸基を含む)が多量に含まれていることがある。水分または水素はドナー準位を形成し やすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化 物半導体膜中の水分または水素などの不純物を低減(脱水化または脱水素化)するために 、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸 素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザー分光法 )方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下 、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、加熱処理を 施す。

酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させ ることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板 の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下 程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行 えるため、ガラス基板の歪点を超える温度でも処理することができる。

なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素 欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲ ート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜 を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与され るようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含ま れる酸化物半導体の、化学量論的組成を満たすことができる。酸化物半導体膜には、化学 量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜 をi型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽 減し、電気的特性の向上を実現することができる。

なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希 ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上400℃ 以下、例えば250℃以上350℃以下で行う。上記ガスは、水の含有量が20ppm以 下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。

酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状 態をとる。

好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Cr ystalline Oxide Semiconductor)膜とする。

CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜 は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること が多い。また、透過型電子顕微鏡(TEM:Transmission Electro n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と 結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に 起因する電子移動度の低下が抑制される。

CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクト ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角 形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または 金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8 5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5 °以上5°以下の範囲も含まれることとする。

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形 成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶 質化することもある。

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクト ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成 面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。結 晶部は、成膜した際に、または成膜後に加熱処理などの結晶化処理を行うことにより形成 される。

CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動 を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを 用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが 衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a −b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する ことが考えられる。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持した まま基板に到達することで、CAAC−OS膜が成膜されるものと考えられる。

また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶が崩れることを抑制できる。 例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素など)を低減すればよい 。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、 好ましくは−100℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ レーションが促進されると考えられる。したがって、基板加熱温度を100℃以上740 ℃以下、好ましくは200℃以上500℃以下として成膜することが好ましい。成膜時の 基板加熱温度を高めることで、基板に到達した平板状のスパッタリング粒子が基板上でマ イグレーションし、スパッタリング粒子の平らな面が基板に平行となるように酸化物半導 体膜が形成されるものと考えられる。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体 積%とする。

スパッタリング用ターゲットの一例として、In−Ga−Zn−O化合物ターゲットにつ いて以下に示す。

InO_X粉末、GaO_Y粉末およびZnO_Z粉末を所定のmol数比で混合し、加圧処理 後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−G a−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここ で、所定のmol数比は、例えば、InO_X粉末、GaO_Y粉末およびZnO_Z粉末が、 2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である 。なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ター ゲットによって適宜変更すればよい。

次いで、本発明の半導体装置が有するトランジスタの、具体的な構成の一例について説明 する。

図13(A)に示すトランジスタは、チャネルエッチ構造の、ボトムゲート型である。

そして、図13(A)に示すトランジスタは、絶縁表面上に形成されたゲート電極(ゲー ト)1602と、ゲート電極1602上のゲート絶縁膜1603と、ゲート絶縁膜160 3上においてゲート電極1602と重なっている半導体膜1604と、半導体膜1604 上に形成された導電膜1605、導電膜1606とを有する。さらに、トランジスタは、 半導体膜1604、導電膜1605及び導電膜1606上に形成された絶縁膜1607を 、その構成要素に含めても良い。

なお、図13(A)に示したトランジスタは、半導体膜1604と重なる位置において絶 縁膜1607上に形成されたバックゲート電極を、更に有していても良い。

図13(B)に示すトランジスタは、チャネル保護構造の、ボトムゲート型である。

そして、図13(B)に示すトランジスタは、絶縁表面上に形成されたゲート電極161 2と、ゲート電極1612上のゲート絶縁膜1613と、ゲート絶縁膜1613上におい てゲート電極1612と重なっている半導体膜1614と、半導体膜1614上に形成さ れたチャネル保護膜1618と、半導体膜1614上に形成された導電膜1615、導電 膜1616とを有する。さらに、トランジスタは、チャネル保護膜1618、導電膜16 15及び導電膜1616上に形成された絶縁膜1617を、その構成要素に含めても良い 。

なお、図13(B)に示したトランジスタは、半導体膜1614と重なる位置において絶 縁膜1617上に形成されたバックゲート電極を、更に有していても良い。

チャネル保護膜1618を設けることによって、半導体膜1614のチャネル形成領域と なる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜 減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させること ができる。

図13(C)に示すトランジスタは、ボトムコンタクト構造の、ボトムゲート型である。

そして、図13(C)に示すトランジスタは、絶縁表面上に形成されたゲート電極162 2と、ゲート電極1622上のゲート絶縁膜1623と、ゲート絶縁膜1623上の導電 膜1625、導電膜1626と、ゲート絶縁膜1623上においてゲート電極1622と 重なっており、なおかつ導電膜1625、導電膜1626上に形成された半導体膜162 4とを有する。さらに、トランジスタは、導電膜1625、導電膜1626、及び半導体 膜1624上に形成された絶縁膜1627を、その構成要素に含めても良い。

なお、図13(C)に示したトランジスタは、半導体膜1624と重なる位置において絶 縁膜1627上に形成されたバックゲート電極を、更に有していても良い。

図13(D)に示すトランジスタは、ボトムコンタクト構造の、トップゲート型である。

そして、図13(D)に示すトランジスタは、絶縁表面上に形成された導電膜1645、 導電膜1646と、絶縁表面及び導電膜1645、導電膜1646上に形成された半導体 膜1644と、導電膜1645、導電膜1646、及び半導体膜1644上に形成された ゲート絶縁膜1643と、ゲート絶縁膜1643上において半導体膜1644と重なって いるゲート電極1642とを有する。さらに、トランジスタは、ゲート電極1642上に 形成された絶縁膜1647を、その構成要素に含めても良い。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

(実施の形態4) 図14に、表示装置の一形態に相当する、パネルの一例について説明する。図14に示す パネルは、基板700と、基板700上の画素部701、信号線駆動回路702、走査線 駆動回路703、及び端子704とを有する。

画素部701は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御 する単数または複数のトランジスタとが設けられている。走査線駆動回路703は、各画 素に接続された走査線への電位の供給を制御することで、画素部701が有する画素を選 択する。信号線駆動回路702は、走査線駆動回路703により選択された画素への画像 信号の供給を制御する。

信号線駆動回路702及び走査線駆動回路703の一方又は双方は、実施の形態1のイン バータ回路、実施の形態2のフリップフロップ回路又は実施の形態2のシフトレジスタ回 路を含む。こうすれば、実施の形態1及び実施の形態2で説明した効果を奏することがで きるとともに、画素部701を大きくすることができる。また、画素部701に多くの画 素を設けることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

(実施の形態5) 本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備 えた画像再生装置(代表的にはDVD:Digital Versatile Disc 等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)などの電子機 器に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることがで きる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデ オカメラやデジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウン トディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタル オーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現 金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体 例を図15に示す。

図15(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、 表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ イラス5008等を有する。携帯型ゲーム機の駆動回路に、本発明の一態様に係る半導体 装置を用いることで、消費電力が低く、動作が安定した携帯型ゲーム機を提供することが できる。表示部5003または表示部5004に本発明の一態様に係る半導体装置を用い ることで、高画質の携帯型ゲーム機を提供することができる。なお、図15(A)に示し た携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型 ゲーム機が有する表示部の数は、これに限定されない。

図15(B)は表示機器であり、筐体5201、表示部5202、支持台5203等を有 する。表示機器の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電 力が低く、動作が安定した表示機器を提供することができる。表示部5202に本発明の 一態様に係る半導体装置を用いることで、高画質の表示機器を提供することができる。な お、表示機器には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全て の情報表示用表示機器が含まれる。

図15(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402 、キーボード5403、ポインティングデバイス5404等を有する。ノート型パーソナ ルコンピュータの駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電 力が低く、動作が安定したノート型パーソナルコンピュータを提供することができる。表 示部5402に本発明の一態様に係る半導体装置を用いることで、高画質のノート型パー ソナルコンピュータを提供することができる。

図15(D)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部 5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表 示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56 02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56 05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部 5605により可動となっている。第1表示部5603における映像を、第1筐体560 1と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1 表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能 が付加された半導体表示装置を用いるようにしても良い。なお、位置入力装置としての機 能は、半導体表示装置にタッチパネルを設けることで付加することができる。或いは、位 置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体表示装置の 画素部に設けることでも、付加することができる。携帯情報端末の駆動回路に、本発明の 一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した携帯情報端末 を提供することができる。第1表示部5603、或いは第2表示部5604に本発明の一 態様に係る半導体装置を用いることで、高画質の携帯情報端末を提供することができる。

図15(E)は携帯電話であり、筐体5801、表示部5802、音声入力部5803、 音声出力部5804、操作キー5805、受光部5806等を有する。受光部5806に おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携 帯電話の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く 、動作が安定した携帯電話を提供することができる。表示部5802に本発明の一態様に 係る半導体装置を用いることで、高画質の携帯電話を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

11 配線 11A 配線 11B 配線 12 配線 13 配線 13A 配線 13B 配線 13C 配線 14 配線 21 配線 22 配線 23 配線 24 配線 25 配線 26 配線 31 配線 32 配線 33 配線 34 配線 100 回路 101 トランジスタ 102 トランジスタ 200 回路 201 トランジスタ 202 トランジスタ 203 トランジスタ 204 容量素子 205 トランジスタ 300 回路 300A 回路 300B 回路 300C 回路 301 抵抗素子 302 容量素子 303 トランジスタ 304 トランジスタ 305 トランジスタ 306 トランジスタ 307 トランジスタ 401 トランジスタ 402 トランジスタ 403 トランジスタ 404 トランジスタ 405 トランジスタ 406 トランジスタ 407 トランジスタ 408 トランジスタ 409 トランジスタ 500 回路 600 フリップフロップ回路 600_1 フリップフロップ回路 600_2 フリップフロップ回路 600_3 フリップフロップ回路 700 基板 701 画素部 702 信号線駆動回路 703 走査線駆動回路 704 端子 800 基板 802 ゲート絶縁膜 812 導電膜 813 半導体膜 814 導電膜 815 導電膜 816 導電膜 817 半導体膜 818 導電膜 819 導電膜 820 絶縁膜 821 絶縁膜 822 導電膜 823 コンタクトホール 824 絶縁膜 825 EL層 826 導電膜 830 トランジスタ 831 トランジスタ 832 発光素子 833 容量素子 840 画素 841 駆動回路 1602 ゲート電極 1603 ゲート絶縁膜 1604 半導体膜 1605 導電膜 1606 導電膜 1607 絶縁膜 1612 ゲート電極 1613 ゲート絶縁膜 1614 半導体膜 1615 導電膜 1616 導電膜 1617 絶縁膜 1618 チャネル保護膜 1622 ゲート電極 1623 ゲート絶縁膜 1624 半導体膜 1625 導電膜 1626 導電膜 1627 絶縁膜 1642 ゲート電極 1643 ゲート絶縁膜 1644 半導体膜 1645 導電膜 1646 導電膜 1647 絶縁膜 5001 筐体 5002 筐体 5003 表示部 5004 表示部 5005 マイクロホン 5006 スピーカー 5007 操作キー 5008 スタイラス 5201 筐体 5202 表示部 5203 支持台 5401 筐体 5402 表示部 5403 キーボード 5404 ポインティングデバイス 5601 筐体 5602 筐体 5603 表示部 5604 表示部 5605 接続部 5606 操作キー 5801 筐体 5802 表示部 5803 音声入力部 5804 音声出力部 5805 操作キー 5806 受光部 M1 トランジスタ M2 トランジスタ M3 トランジスタ M4 トランジスタ M11 トランジスタ M12 トランジスタ M13 トランジスタ M14 トランジスタ M15 トランジスタ M16 トランジスタ M17 トランジスタ M18 トランジスタ M19 トランジスタ C11 容量素子 VDD 電位 VSS 電位 N1 ノード N2 ノード N3 ノード N4 ノード SP 信号 RE 信号 CK 信号 CKB 信号 IN 信号 SSP 信号 OUT 信号 SOUT 信号 SOUTa 信号 SOUTb 信号 SOUT_1 信号 SOUT_i 信号 SOUT_N 信号