半导体器件和半导体装置 |
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| 申请号 | CN201710187607.9 | 申请日 | 2017-03-27 | 公开(公告)号 | CN107359155A | 公开(公告)日 | 2017-11-17 |
| 申请人 | 瑞萨电子株式会社; | 发明人 | 沼部英雄; 立野孝治; 小岛勇介; 横井芳彦; 石田慎哉; 松浦仁; | ||||
| 摘要 | 本 发明 提供一种 半导体 器件和半导体装置，所述半导体器件包括功率器件和 温度 检测 二极管 。所述半导体器件具有被配置成使功率器件的电 力 线与温度检测二极管之间绝缘的器件结构。 | ||||||
| 权利要求 | 1.一种半导体器件，包括： |
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| 说明书全文 | 半导体器件和半导体装置[0001] 相关申请的交叉引用 技术领域背景技术[0004] 本申请人的另一申请日本专利申请No.2015-249302公开了图27的电路配置。图27中示出的半导体装置包括逆变器IVU和用于逆变器IVU的各种控制电路。该逆变器IVU包括三相(u相、v相和w相)的高侧开关HSWu、HSWv和HSWw和三相的低侧开关LSWu、LSWv和LSWw。使用参考源电压GND作为参考，向逆变器IVU供应输入源电源VIN。逆变器IVU通过例如PMW(脉宽调制)控制来生成通向负载驱动端子PN_OUTu、PN_OUTv和PN_OUTw的三相的当前AC电压(浮动电压)VVSu、VSv和VSw，从而向电机的负载LD供应电力。 [0005] 各种控制电路包括控制和保护三相的高侧开关HSWu、HSWv和HSWw的高侧控制电路HCTu、HCTv和HCTw以及控制和保护三相的低侧开关LSWu、LSWv和LSWw的低侧控制电路LCTu、LCTv和LCTw。另外，各种控制电路包括MCU(微控制单元)、三相的高侧温度检测电路TCHu、TCHv和TChw和三相的低侧温度检测电路TClu、TClv和TClw。 [0006] 温度检测电路TChu包括两个二极管DD1a和DD1b、两个电流源IS1a和IS1b和差分放大器电路AMP1。二极管DD1a的阴极耦合到温度检测二极管TDhu的阳极，而二极管DD1b的阴极耦合到温度检测二极管TDhu的阴极。温度检测二极管TDhu的阴极还耦合到负载驱动端子PN_OUTu(浮动电压VSu)。 [0007] 电流源IS1a耦合在源电压VDD和二极管DD1a的阳极之间，并且控制电流经由二极管DD1a在正向方向上流过温度检测二极管TDhu。电流源IS1b耦合在源电压VDD和二极管DD1b的阳极之间，并且控制电流在正向方向上流过二极管DD1b。差分放大器电路AMP1检测二极管DD1a的阳极和二极管DD1b的阳极之间的电压差，并且将该检测的结果发送到控制器CTLU的模拟/数字转换器ADC1。虽然未示出，但温度检测电路TChv和TChw的细节与温度检测电路TChu的细节相同。 [0008] 温度检测电路TChu包括电流源IS2和差分放大器电路AMP2。电流源IS2耦合在源电压VDD和温度检测二极管TDlu的阳极之间，并且控制电流在正向方向上流过温度检测二极管TDlu。温度检测二极管TDlu的阴极耦合到参考源端子PN_GND(参考源电压GND)。差分放大器电路AMP2检测温度检测二极管TDlu的阳极和阴极之间的电压差，并且将该检测的结果发送到控制器CTLU的模拟/数字转换器ADC2。虽然未示出，但温度检测电路TClv和TClw的细节与温度检测电路TClu的细节相同。 [0010] 在时间T1，要成为低侧晶体管TRlu的栅输入的低侧开关信号LOu处于“H”电平，而要成为高侧晶体管TRhu的栅输入的高侧开关信号HOu处于“L”电平。在时间T1，来自电流源IS1a的电流经由正向偏置二极管DD1a流过温度检测二极管TDhu，而来自电流源ISlb的电流流过正向偏置二极管DD1b。 [0011] 此时，在温度检测二极管TDhu，生成取决于温度(具体地，具有负温度特性)的正向方向电压。在温度检测二极管TDhu的阳极，使用浮动电压VSu作为参考，生成与正向方向电压对应的温度电压信号TOHu。来自电流源IS1a和IS1b的电流的值相同，并且虽然未限制，但例如小于1mA。在低侧时间，差分放大器电路AMP1检测通过二极管DD1a和DD1b的温度检测二极管TDhu的正向方向电压。对于时间T3、T5和T7的情况，同样如此。 [0012] 在时间T2，低侧开关信号LOu处于“L”电平，而高侧开关信号HOu处于“H”电平。在时间T2，二极管DD1a和DD1b变成反向偏置。因此，差分放大器电路AMP1的输出信号TIHu处于“L”电平。也就是说，温度检测二极管TDhu不执行温度检测。对于时间T4和T6的情况，同样如此。 [0013] 日本未经审查的专利申请公开No.2011-133420公开了一种其中高侧温度检测二极管的阴极耦合到地的配置。 发明内容[0014] 如上所述，在图27的电路配置中，仅在低侧晶体管导通的定时执行信号检测和传递。因此，问题在于，当高侧晶体管导通时，不可能执行温度检测。二极管DD1a和二极管DD1b是高耐压二极管，并且成本高。因此，不可能在图27的电路配置中实现成本节省。 [0015] 日本未经审查的专利申请公开No.2011-133420没有公开详细的电路配置、器件结构和操作的示例。在日本未经审查的专利申请公开No.2011-133420的电路配置中，当高侧晶体管导通时以及当低侧晶体管导通时，是否可以检测到温度都并非显而易见。在日本未经审查的专利申请公开No.2011-133420的电路配置中，是否必须提供与图27中的二极管DD1a和DD1b对应的高耐压二极管并非显而易见。 [0016] 根据本说明书的描述和附图其它目的和新特征将是显而易见的。 [0017] 根据实施例，一种半导体器件包括功率器件和温度检测二极管，并且具有用于确保使功率器件的电力线与温度检测二极管之间绝缘的器件结构。 [0018] 根据实施例，可以提供一种半导体器件，在用于温度检测的差分放大器电路的前级中不使用高耐压二极管的情况下，即使当高侧晶体管导通时，该半导体器件也可以执行温度检测。 附图说明[0019] 图1是示出根据实施例的半导体装置的电路配置的示图。 [0020] 图2是示出图1中的半导体器件的电路配置的示图。 [0021] 图3是示出图1的半导体装置的主要部分的操作示例的波形图。 [0022] 图4是示出图2的半导体器件的半导体芯片配置的示图。 [0023] 图5是示出图4的半导体芯片的示意性布置配置的示例的平面图。 [0024] 图6是示出图4的半导体芯片的示意性布置配置的另一个示例的平面图。 [0025] 图7是示出根据实施例的半导体器件的横截面结构示例的示图。 [0026] 图8是示出根据实施例1的半导体器件的横截面结构示例的示图。 [0027] 图9是图8中的温度检测二极管的放大部分的示图。 [0029] 图11是图示TDDB试算的结果的曲线图。 [0030] 图12是示出根据实施例1的半导体器件的工艺流程示例的示图。 [0031] 图13是示出根据实施例1的半导体器件的工艺流程示例的示图。 [0032] 图14是示出根据实施例2的半导体器件的横截面结构示例的示图。 [0033] 图15是示出根据实施例2的半导体器件的工艺流程的示例的示图。 [0034] 图16是示出根据实施例2的半导体器件的工艺流程的示例的示图。 [0036] 图18是示出根据实施例2的修改形式的半导体器件的工艺流程的示例的示图。 [0037] 图19是示出根据实施例2的修改形式的半导体器件的工艺流程的示例的示图。 [0038] 图20是示出根据实施例3的半导体器件的横截面结构示例的示图。 [0040] 图22是示出根据实施例3的半导体器件的工艺流程示例的示图。 [0041] 图23是示出根据实施例3的半导体器件的工艺流程示例的示图。 [0042] 图24是示出根据实施例3的修改形式的半导体器件的横截面结构示例的示图。 [0043] 图25是示出根据实施例3的修改形式的半导体器件的工艺流程的示例的示图。 [0044] 图26是示出根据实施例3的修改形式的半导体器件的工艺流程的示例的示图。 [0045] 图27是示出根据本申请人的另一申请的半导体装置的电路配置的示图。 [0046] 图28是示出图27的半导体装置的主要部分的操作示例的波形图。 具体实施方式[0047] 在下面的优选实施例中，为了方便起见，将对所划分的多个部分或优选实施例进行描述，然而，除非另外指明，否则它们相互并非不相关，而是一个与另一个的部分或全部的修改形式、应用示例、细节、补充说明的关系。另外，在下面的优选实施例中，在参考元素的数目(包括数量、数值、量、范围)的情况下，除非另外指明并且除非原理上清楚地限制，本发明不限于指定数目，并且可以使用高于或低于该指定数目的数目。 [0048] 在下面的优选实施例中，构成元素(包括操作步骤)不一定是不可缺少的，除非另外指明并且除非考虑它们在原理上是显然需要的。类似地，在下面的优选实施例中，在构成元素或位置关系的形式的参考中，它们旨在包括接近或基本上类似于这些形式等的那些，除非另外指明并且除非考虑它们在原理上是显然需要的。对于以上数值(包括数量、数值、量、范围)，同样如此。 [0049] 实施例的概况 [0050] 在描述优选实施例之前，现在将描述实施例的概况。图1是示出根据实施例的半导体装置1000的电路配置的示图。根据实施例的半导体装置1000包括半导体器件100、高侧控制电路200、低侧控制电路300、高侧温度检测电路400、低侧温度检测电路500和MCU 600。在图1的示例中，半导体器件100不仅用于高侧开关，而且用于低侧开关。然而，半导体器件100可以不用于低侧开关。例如，可以使用图27的低侧开关LSWu、LSWv和LSWw作为低侧开关。高侧控制电路200、低侧控制电路300、低侧温度检测电路500和MCU 600具有与图27的那些相同的电路配置，因此，将不一再重复地描述。 [0051] 图2是示出图1中的半导体器件的电路配置的示图。半导体器件100包括功率器件11、温度检测二极管12和循环二极管FDh。 [0052] 功率器件11是当供应例如几百或几千伏的高压源电势时操作的器件。图2示出使用IGBT(绝缘栅双极型晶体管)作为功率器件11的示例。然而，在这种情况下，功率器件11不限于IGBT。可以使用功率MOSFET(金属氧化物半导体场效应晶体管)、二极管、晶闸管作为功率器件11。因此，半导体器件100可以应用于各种应用。 [0053] 在根据本实施例的半导体器件100中，可以将半导体基底、半导体层和扩散层(扩散区)的导电类型(p型或n型)反相。当假定n型和p型的导电类型中的一种是第一导电类型并且假定另一个导电类型是第二导电类型时，第一导电类型可以是p型，而第二导电类型可以是n型。相反，第一导电类型可以是n型，而第二导电类型可以是p型。 [0054] 温度检测二极管12是检测半导体器件100中的温度的二极管。 [0055] 循环二极管FDh是与功率器件11并联耦合的二极管。循环二极管FDh是例如FRD(快速恢复二极管)。 [0056] 将返回参照图1继续描述。高侧温度检测电路400包括电流源IS1a和差分放大器电路AMP1。电流源IS1a和差分放大器电路AMP1具有与图27的那些相同的电路配置，因此将不一再重复地描述。 [0057] 在图1中，不需要图27的电路配置中要求的二极管DD1a和二极管DD1b，并且从高侧温度检测电路400中排除。下文中，将描述排除二极管的原因。 [0058] 在图1中，温度检测二极管TDhu的阴极与高侧晶体管TRhu的发射极分离，并且耦合到地。也就是说，在半导体器件100中，温度检测二极管12与功率器件11的电力线分离。因此，在图1中，即使在图27的电路配置中没有二极管DD1a和二极管DD1b的情况下，通过切换高侧晶体管TRhu，高压也不被施加到差分放大器电路AMP1。 [0059] 因此，在图1中，高侧温度检测电路400中不需要图27的电路配置中的二极管DD1a和二极管DD1b，并且从高侧温度检测电路400中排除。虽然未示出，但在图1中，由TChv和TChw识别的高侧温度检测电路400与由TChu识别的高侧温度检测电路400相同。在图1中，由TClv识别的低侧温度检测电路500与由TClu识别的低侧温度检测电路500相同。 [0060] 图3示出图1中所示出的半导体装置1000的操作示例。水平轴指示经过的时间，而垂直轴指示电压电平或高/低电平。图3示出u相的操作，并且对于v相位和w相位，同样如此。 [0061] 在时间T1，作为低侧晶体管TRlu的栅输入的低侧开关信号LOu处于“H”电平，而作为高侧晶体管TRhu的栅输入的高侧开关信号HOu处于“L”电平。在时间T1，来自电流源IS1a的电流流过温度检测二极管TDhu。 [0062] 此时，在温度检测二极管TDhu，生成取决于温度(具体地，具有负温度特性)的正向方向电压。在温度检测二极管TDhu的阳极，使用地电势作为参考，生成与该正向方向电压对应的温度电压信号TOHu。虽然未特别限制，来自电流源IS1a的电流的值小于例如1mA。在低侧时间，差分放大器电路AMP1检测温度检测二极管TDhu的正向方向电压。对于T3、T5和T7的情况，同样如此。 [0063] 在时间T2，低侧开关信号LOu处于“L”电平，而高侧开关信号HOu处于“H”电平。在时间T2，来自电流源IS1a的电流流过温度检测二极管TDhu。 [0064] 在图1中，温度检测二极管TDhu的阴极与高侧晶体管TRhu的发射极分离，并且耦合到地。因此，在时间T2，也与时间T1一样，在温度检测二极管TDhu的阳极，使用地电压作为参考，生成与正向方向电压对应的温度电压信号TOHu。在该高侧时间，差分放大器电路AMP1检测温度检测二极管TDhu的正向方向电压。对于时间T4和T6中的情况，同样如此。 [0065] 也就是说，在高侧时间，也与在低侧时间一样，可以通过温度检测二极管TDhu来执行温度检测。 [0066] 接下来，现在将使用图4至图6来描述图2的半导体器件的示意性布置配置的示例。 [0067] 现在，将使用图4来对图2的半导体器件的半导体芯片配置进行描述。在图4中，半导体器件100被配置有半导体芯片10和半导体芯片70。在半导体芯片10中，包括功率器件11和温度检测二极管12。在半导体芯片70中，形成循环二极管FDh。在图4的示例中，半导体器件100配置有两个芯片，即半导体芯片10和半导体芯片70。然而，其可以被配置有一个芯片包括两个芯片的2合1形式。图4的功率器件11的电路符号代表IGBT，并且下文中，将通过示例的方式来描述IGBT。 [0068] 使用图5，现在将对示出图4的半导体芯片10的示意性布置配置的平面图的示例进行描述。在图5的示例中，在半导体芯片10的主表面上，形成功率器件11的栅极13和发射极电极14。在半导体芯片10的后表面(未示出)上，形成功率器件11的集电极电极15。通过在邻近于半导体芯片10的主表面侧的功率器件11的区域中形成例如形成pn结的扩散层来配置温度检测二极管12。在半导体芯片10的主表面上，形成温度检测二极管12的阳极电极16和阴极电极17。在图5中，温度检测二极管12被布置在半导体芯片10的端部附近。通过该布置，可以广泛地形成有源区。 [0069] 使用图6，现在将对示出图4的半导体芯片10的示意性布置配置的平面图的另一个示例进行描述。在图6中，温度检测二极管12被布置在半导体芯片10的中央附近，而非在其端部附近。通过该布置，温度检测二极管12被形成为进一步更靠近作为生热源的发射极电极14。因此，可以精确地测量半导体器件100的温度。 [0070] 接下来，使用图7，现在将对根据实施例的半导体器件100的横截面结构的示例进行描述。 [0071] 图7是示出图5的半导体器件10的示图。在半导体芯片10的主表面上，形成栅极13(未示出)、发射极电极14、阳极电极16和阴极电极17。在半导体芯片10的后表面上，形成集电极电极15。 [0072] 在半导体芯片10中，形成钝化层20、表面绝缘膜21、P层22、N层23、P层24、N型区25、P型区26、沟槽27和P型区28。在沟槽27的壁表面上，形成栅绝缘膜。在沟槽27中，形成栅区。沟槽27中的栅区与栅极13耦合。 [0073] P层22是功率器件11的发射极区。N层23是漂移区。P层24是功率器件11的集电极区。 [0074] P型区26是在面对半导体芯片10的基底表面的范围中形成的体接触区。P型区26的P型杂质浓度高于P型区28的P型杂质浓度。 [0075] 将不对N型区25、P型区26、沟槽27和P型区28进行描述，因为当描述器件结构18时这些是不必提到的。 [0076] 将通过将处于接近地的电势的图1的高侧半导体器件100中的功率器件11的发射极电极14导通，使其处于接近源电压的电势。注意的是，源电压是例如几百伏至几千伏。此时，P层22耦合到功率器件11的发射极电势，因此处于接近源电压的电势。 [0077] 阴极电极17处于地电势。因此，电路操作中的最大电压被施加在温度检测二极管12与功率器件11的发射极之间。 [0078] 为了防止该电压被施加在温度检测二极管12与功率器件11的发射极之间，半导体器件100具有用于确保功率器件11的电力线与温度检测二极管12的绝缘的器件结构18。将描述实施例1至3中的器件结构18的细节。 [0079] 如上所述，根据实施例的半导体器件100包括功率器件11和温度检测二极管12，并且具有用于确保功率器件11的电力线与温度检测二极管12的绝缘的器件结构18。因此，在用于温度检测的差分放大器电路的前级中没有使用高耐压电压二极管的情况下，通过使用半导体器件100，即使当高侧晶体管导通时也可以执行温度检测。 [0080] 实施例1 [0081] 图8是示出根据实施例1的半导体器件100A的横截面结构示例的示图。根据实施例1的半导体器件100A包括用于确保功率器件11的电力线与温度检测二极管12的绝缘的器件结构18A。任何其它点与在实施例的概述中描述的半导体器件100的那些相同，因此将不一再重复地描述。 [0082] 温度检测二极管12形成在作为功率器件11的发射极区的P层22上方的氧化物膜30上方。器件结构18A被制成为，使氧化物膜30具有一定厚度，使得氧化物膜30上方的电场强度等于或低于6MV/cm。氧化物膜30是氧化硅膜(SiO2膜)。 [0083] 图9是图8中的温度检测二极管的放大的部分的示图。温度检测二极管部分具有阳极电极16、阴极电极17、与阳极电极16耦合的PolySi(多晶硅)P层31和与阴极电极17耦合的PolySi N层32。氧化物膜30是作为功率器件11的发射极区的PolySi P层31、PolySi N层32和P层22之间的氧化物膜。 [0085] 图10是示出氧化物膜厚度和电场强度系数β之间的关系的曲线图。图10的曲线图是文章“Time-Dependent Dielectric Breakdown of Thin Thermally Grown SiO2 Films IEEE TRANSACTIONS ON ELECTRON DEVICES”(薄热生长SiO2膜的时间依赖电介击穿电子器件的IEEE汇刊)，第ED-32卷，1985年2月第2期的摘录。 [0086] 如图10中看到的，可以由4.2log 来得到电场强度系数β。在这种情况下， 代表栅氧化物膜的厚度。因此，当栅氧化物膜是1μm时，电场强度系数β是 9.2。 [0087] 图11是示出TDDB试算的结果的曲线图。图11的试算结果是使用针对具有厚度73nm的栅氧化物膜的TDDB测试计算的结果，针对具有厚度1μm的栅氧化物膜执行的TDD试算的结果。 [0088] 图11中的试算的假设如下。通过以上文章的内推法，β是9.2。降比和有效绝缘击穿场效应强度并不取决于厚度差异。当Tj＝175C时，连续地施加电场强度6MV/cm。 [0089] 根据图11的试算的结果，可以期望在20年内获得故障率低于0.1％的高质量水平。也就是说，如果氧化物膜30将具有一定厚度使得氧化物膜30上方的电场强度等于或低于 6MV/cm，则可以期望获得高质量水平。结果，在600V系统器件中，可以说是1μm或更大的膜厚度是充分的。类似地，在1200V系统器件中，可以说是2μm或更大的膜厚度是充分的。 [0090] 接下来，使用图12和图13，现在将对半导体器件100A的工艺流程的示例进行描述。 [0091] 首先，执行氧化物膜的沉积和蚀刻(步骤S1)。执行P注入，以形成P层22(步骤S2)。执行Si(硅)的蚀刻(步骤S3)。执行栅氧化物膜的形成、N PolySi的沉积和N PolySi的蚀刻(步骤S4)。执行氧化物膜沉积，以形成氧化物膜30。执行PolySi的沉积、PolySi的蚀刻和氧化物膜的蚀刻(步骤S5)。在600V系统器件中，执行氧化物膜沉积，使得膜厚度等于或大于1μm。在1200V系统器件中，执行沉积，使得膜厚度等于或大于2μm。 [0092] 对沟道部分执行P注入和N注入，以形成N型区25、沟槽27和P型区28。对温度检测二极管12执行P注入和N注入，以形成PolySi P层31和PolySi N层32(步骤S6)。在这种情况下，可以针对Si部分和温度检测二极管同时进行N注入。 [0094] 执行TiW(钛钨)的溅射和Al(铝)的溅射，以形成发射极电极14、阳极电极16和阴极电极17(步骤S8)。应用钝化来形成钝化层20(步骤S9)。执行对后表面的研磨、对后表面的N注入、P注入和背面金属的形成，以形成N层29、P层24和集电极电极15(步骤S10)。 [0095] 如上所述，在根据实施例1的半导体器件100A中，温度检测二极管12形成在作为功率器件11的发射极区的P层22上方的氧化物膜30上方。氧化物膜30被形成为具有一定厚度，使得氧化物膜30上方的电场强度等于或低于6MV/cm。结果，可以确保功率器件11的电力线和温度检测二极管12之间的充分的绝缘耐压。 [0096] 在根据实施例1的半导体器件100A中，作为示例，使用IGBT作为功率器件11。然而，如实施例中描述的，功率器件11不限于IGBT。可以使用功率MOSFET、二极管或晶闸管作为功率器件11。 [0097] 如在实施例的概述中描述的，导电类型(p型或n型)可以反相。 [0098] 也就是说，在根据实施例1的半导体器件100A中，不限于温度检测二极管12形成在作为功率器件11的发射极区的P层22上方的氧化物膜30上方。温度检测二极管12可以形成在与功率器件11的电力线中包括的第一导电型层接触的氧化物膜上方。即使在这种情况下，氧化物膜30也被形成为具有一定厚度，使得氧化物膜30上方的电场强度等于或低于6MV/cm。这样使得能够确保功率器件11的电力线和温度检测二极管12之间的充分的绝缘耐压。 [0099] 实施例2 [0100] 图14是示出根据实施例2的半导体器件100B的横截面结构示例的示图。根据实施例2的半导体器件100B包括用于确保功率器件11的电力线与温度检测二极管12之间的绝缘的器件结构18B。任何其它点与在实施例的概述中描述的半导体器件100的那些相同，因此将不一再重复地描述。 [0101] 在器件结构18B中，作为功率器件11的发射极区的P层22A与其中形成温度检测二极管12的氧化物膜35下方的P层22B分离。氧化物膜35不一定被形成为具有一定厚度使得氧化物膜35上方的电场强度等于或低于6MV/cm。在P层22B中，形成P型区45。 [0102] 器件结构18B在功率器件11的电力线与温度检测二极管12之间具有环结构40。环结构40包括金属部分41、P型区42和P层23C。这是与功率器件的外围结构中可以使用的FLR(场限制环)相同的结构。 [0103] 环结构40用于通过向耗尽层均匀施加电场来增强耐压，耗尽层从P层22A与N层23的边界表面生成并且延伸到P层22B的侧面。也就是说，在器件结构18B中，通过环结构40，确保在功率器件11的电力线与温度检测二极管12之间的充分的绝缘耐压。 [0104] 在图14的示例中，存在5个环结构40。然而，环结构40的数目不限于5个。可以根据在功率器件11的电力线与温度检测二极管12之间必需的绝缘耐压来决定环结构40的数目。还可以类似地决定环结构40之间的间隔。 [0105] 接下来，使用图15和图16，现在将对半导体器件10B的工艺流程的示例进行描述。 [0106] 执行氧化物膜的沉积和蚀刻(步骤S11)。执行P注入，以形成P层22A、P层22B和P层22C(步骤S12)。执行Si的蚀刻(步骤S13)。执行栅氧化物膜的形成、N PolySi的沉积和N PolySi的蚀刻(步骤S14)。 [0107] 执行氧化物膜的沉积、PolySi的沉积、PolySi的蚀刻和氧化物膜的蚀刻。对沟道部分执行P注入和N注入，以形成N型区25、沟槽27和P型区28。对温度检测二极管12执行P注入和N注入，以形成PolySi P层31和PolySi N层32(步骤S15)。可以对Si部分和温度检测二极管同时进行N注入。 [0108] 执行SOG/PSG的沉积和氧化物膜的蚀刻，以形成表面绝缘膜21。执行P注入，以形成P型区26、P型区42和P型区45(步骤S16)。 [0109] 执行TiW的溅射和Al的溅射，以形成发射极电极14、阳极电极16、阴极电极17和金属部分41(步骤S17)。应用钝化来形成钝化层20(步骤S18)。执行对后表面的研磨、对后表面的N注入、P注入和背面金属的形成，以形成N层29、P层24和集电极电极15(步骤S19)。 [0110] 如上所述，根据实施例2的半导体器件100B在功率器件11的电力线与温度检测二极管12之间具有环结构40。这样使得能够确保功率器件11的电力线与温度检测二极管12之间的充分的绝缘耐压。半导体器件100B具有环结构40。虽然在有源区中存在显著的损失，但可以使用与传统工艺相同的工艺进行配置。因此，优点在于，不增加工艺成本。 [0111] 实施例2的修改形式 [0112] 已经对在图14的半导体器件100B中的在氧化物膜35上方形成温度检测二极管12的示例进行了描述。然而，这不限于该示例。即使与图17的半导体器件100C一样，在P层22B内部，即，在硅内部形成温度检测二极管，也可以实现相同效果。在图17的示例中，在P层22B中形成P型区46和N型区47。 [0113] 现在，使用图18和图19，将对半导体器件100C的工艺流程的示例进行描述。 [0114] 执行氧化物膜的沉积和蚀刻(步骤S21)。执行P注入，以形成P层22A、P层22B和P层22C(步骤S22)。执行Si的蚀刻(步骤S23)。执行栅氧化物膜的形成、N PolySi的沉积和N PolySi的蚀刻(步骤S24)。 [0115] 对沟道部分执行P注入和N注入，以形成N型区25、沟槽27和P型区28(步骤S25)。 [0116] 执行SOG/PSG的沉积和氧化物膜的蚀刻，以形成表面绝缘膜21。执行P注入和N注入，以形成P型区26、P型区42、P型区46和N型区47(步骤S26)。 [0117] 执行TiW的溅射和Al的溅射，以形成发射极电极14、阳极电极16、阴极电极17和金属部分41(步骤S27)。应用钝化来形成钝化层20(步骤S28)。执行对后表面的研磨、对后表面的N注入、P注入和背面金属的形成，以形成N层29、P层24和集电极电极15(步骤S29)。 [0118] 如上所述，如同根据实施例2的半导体器件100B，根据实施例2的修改形式的半导体器件100C在功率器件11的电力线与温度检测二极管12之间具有环结构40。用该配置，可以确保功率器件11的电力线和温度检测二极管12之间的充分的绝缘耐压。 [0119] 实施例3 [0120] 图20是示出根据实施例3的半导体器件100D的横截面结构示例的示图。根据实施例3的半导体器件100D包括用于确保功率器件11的电力线与温度检测二极管12之间的绝缘的器件结构18C。任何其它点与在对实施例的概述中描述的半导体器件100的那些相同，因此将不一再重复地描述。 [0121] 在器件结构18C中，作为功率器件11的发射极区的P层22A与其中形成温度检测二极管12的氧化物膜35下方的P层22B分离。氧化物膜35不一定被形成为具有一定厚度使得氧化物膜35上方的电场强度等于或低于6MV/cm。在P层22B中，形成P型区45。 [0122] 器件结构18C在功率器件11的发射极电极14与温度检测二极管12的阴极电极17之间具有电阻器50。也就是说，它在功率器件11的电力线中包括的第一导电型电极与温度检测二极管12的阴极电极17之间具有电阻器50。电阻器50包括P型区51和多晶硅部分52。 [0123] 在器件结构18C中，通过电阻器50，不向温度检测二极管12的阴极电极17施加电力线11的电力线中包括的第一导电型电极的电压。具体地，使电阻器50的电阻值为漏电流等于或低于10μA的值。也就是说，在600V系统器件中，电阻器50的电阻值是60MΩ，并且在1200V系统器件中，电阻值是120MΩ。因此，在器件结构18C中，通过电阻器50，确保功率器件 11的电力线与温度检测二极管12之间的充分的绝缘耐压。 [0124] 图21是示出图20的发射极电极14、阴极电极17和电阻器50的平面图像示图。发射极电极14通过多晶硅部分52和P型区51耦合到阴极电极17。 [0125] 接下来，使用图22和图23，现在将对半导体器件100D的工艺流程的示例进行描述。 [0126] 执行氧化物膜沉积和蚀刻(步骤S31)。执行P注入，以形成P层55(步骤S32)。优选地，执行P注入是出于提高耐压的缘故，但可以不根据必要的规范来执行。在图20的示例中，不形成P层55。 [0127] 执行P注入，以形成P层22A和P层22B(步骤S33)。执行Si的蚀刻(步骤S34)。执行栅氧化物膜的形成、N PolySi的沉积和N PolySi的蚀刻(步骤S35)。 [0128] 执行氧化物膜的沉积、PolySi的沉积、PolySi的蚀刻和氧化物膜的蚀刻(步骤S36)。通过步骤S36，执行多晶硅部分52。 [0129] 对沟道部分执行P注入和N注入，以形成N型区25、沟槽27和P型区28。对温度检测二极管12执行P注入和N注入，以形成PolySi P层31和PolySi N层32(步骤S37)。在这种情况下，可以对Si部分和温度检测二极管同时进行N注入。 [0130] 执行SOG/PSG的沉积和氧化物膜的蚀刻，以形成表面绝缘膜21。执行P注入，以形成P型区26、P型区45和P型区51(步骤S38)。 [0131] 执行TiW的溅射和Al的溅射，以形成发射极电极14、阳极电极16和阴极电极17(步骤S39)。应用钝化来形成钝化层20(步骤S40)。执行对后表面的研磨、对后表面的N注入、P注入和背面金属的形成，以形成N层29、P层24和集电极电极15(步骤S41)。 [0132] 如上所述，根据实施例3的半导体器件100D将在功率器件11的电力线中包括的第一导电型电极与温度检测二极管12的阴极电极17之间具有电阻器50。通过电阻器50，可以确保功率器件11的电力线和温度检测二极管12之间的充分的绝缘耐压。因为半导体器件100D具有电阻器50，所以在有源区中存在显著的损失，并且优点在于，由于使用与传统工艺相同的工艺启用的配置，所以不增加工艺成本。半导体器件100D中的有源区中的损失可以小于实施例2的半导体器件100B中的损失。 [0133] 实施例3的修改形式 [0134] 已经对图20的半导体器件100D中的在氧化物膜35上方形成温度检测二极管12的示例进行了描述。然而，这不限于该示例。即使如同图24的半导体器件100E一样，在P层22B内部，即，在硅内部形成温度检测二极管，也可以实现相同效果。在图24的示例中，在P层22B中形成P型区46和N型区47。 [0135] 现在，使用图25和图26将对半导体器件100E的工艺流程的示例进行描述。 [0136] 执行氧化物膜的沉积和蚀刻(步骤S51)。执行P注入，以形成P层55(步骤S52)。优选地，执行P注入是出于提高耐压的缘故，但可以不根据必要的规范来执行。在图24的示例中，不形成P层55。 [0137] 执行P注入，以形成P层22A和P层22B(步骤S53)。执行Si的蚀刻(步骤S54)。然后，执行栅氧化物膜的形成、N PolySi的沉积和Si的蚀刻(步骤S55)。 [0138] 执行氧化物膜的沉积和PolySi的沉积(步骤S56)。通过步骤S56，执行多晶硅部分52。 [0139] 对沟道部分执行P注入和N注入，以形成N型区25、沟槽27和P型区28(步骤S57)。 [0140] 执行SOG/PSG的沉积和氧化物膜的蚀刻，以形成表面绝缘膜21。执行P注入和N注入，以形成P型区26、P型区45、N型区47和P型区51(步骤S58)。 [0141] 执行TiW的溅射和Ti的溅射，以形成发射极电极14、阳极电极16和阴极电极17(步骤S59)。应用钝化来形成钝化层20(步骤S60)。执行对后表面的研磨、对后表面的N注入、P注入和背面金属的形成，以形成N层29、P层24和集电极电极15(步骤S61)。 [0142] 如上所述，如同根据实施例3的半导体器件100D，根据实施例3的修改形式的半导体器件100E在功率器件11的电力线中包括的第一导电型电极与温度检测二极管12的阴极电极17之间具有电阻器50。通过电阻器50，可以确保功率器件11的电力线与温度检测二极管12之间的充分的绝缘耐压。 [0143] 因此，已经基于优选实施例对本发明的发明人创造的发明进行了具体描述。然而，本发明不限于上述实施例。在不脱离其范围的情况下可以进行各种改变。 |
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