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LDPC码字及编码方法和编解码器
申请号	CN201710303615.5	申请日	2014-06-11	公开(公告)号	CN107276595A	公开(公告)日	2017-10-20
申请人	上海数字电视国家工程研究中心有限公司;			发明人	张文军; 管云峰; 何大治; 徐胤; 史毅俊; 夏平建; 王尧;
摘要	本发明揭示了一种新型的结构化的重复累积型(S-IRA)的LDPC码字、对应的编码器、解码器及编码方法，其码字的结构为H＝[H′1ΠP′]，H′1为信息比特矩阵，P′是校验比特矩阵，ПP′是对所述校验比特矩阵做行变换，其中信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。采用了本发明的技术方案，通过大量仿真模拟，找出了比现有技术更适用于HSS译码算法的一种LDPC码字的信息比特矩阵结构，以及使用这种LDPC码的编码器、解码器，提升了LDPC码字的性能。另外，本发明开公开了一种对应上述S-IRA结构的编码方法、编码器。
权利要求	1.一种S-IRA结构的LDPC码字，其特征在于，所述LDPC码字的结构为： H＝[H′1ΠP′]，其中H′1为信息比特矩阵，P′是校验比特矩阵，∏P′是对所述校验比特矩阵做行变换，其中：所述信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个所述循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 2.如权利要求1所述的一种S-IRA结构的LDPC码字，其特征在于，所述信息比特矩阵为m行×(n-m)列的矩阵：其中每一个循环子矩阵pi,j的大小为 3.如权利要求1所述的一种S-IRA结构的LDPC码字，其特征在于，所述校验比特矩阵P′为m行×m列的矩阵：所述矩阵的主对角线和次对角线上均为1，其余位置为 0。 4.一种LDPC编码器，所述LDPC编码器采用如权利要求1所述的一种S-IRA结构的LDPC码字。 5.如权利要求4所述的LDPC编码器，其特征在于，所述信息比特矩阵为m行×(n-m)列的矩阵：其中每一个循环子矩阵pi,j的大小为 6.如权利要求4所述的LDPC编码器，其特征在于，所述校验比特矩阵P′为m行×m列的矩阵：所述矩阵的主对角线和次对角线上均为1，其余位置为 0。 7.一种LDPC解码器，所述LDPC解码器采用如权利要求1所述的一种S-IRA结构的LDPC码字。 8.如权利要求7所述的LDPC解码器，其特征在于，所述信息比特矩阵为m行×(n-m)列的矩阵：其中每一个循环子矩阵pi,j的大小为 9.如权利要求7所述的LDPC解码器，其特征在于，所述校验比特矩阵P′为m行×m列的矩阵：所述矩阵的主对角线和次对角线上均为1，其余位置为 0。 10.一种如权利要求1所述S-IRA结构的LDPC码字的编码方法，其特征在于，包括以下步骤：获得信息比特{i0,i1,i2,i3,i4,i5,...,in-m-1}；初始化校验比特p0＝0,p1＝0,p2＝0,p3＝0,...,pm-1＝0；将每一个所述校验比特pk以及与其相连的所述信息比特做模2和，其中，k＝0,1,2…m- 1，并做如下重新排列， piQ'＝pi；piQ+1'＝pi+q；piQ+2'＝pi+2q；piQ+3'＝pi+3q； piQ+4'＝pi+4q,...,piQ+Q-1'＝pi+(Q-1)q；其中i＝0,1,2,3,...,q-1，以及其中得到重排后的校验比特序列以及将所述重排后的校验比特序列做如下累加：
说明书全文	LDPC码字及编码方法和编解码器 [0001] 本申请是原案的分案申请，原案的申请号201410258324.5，申请日2014年6月11日，发明创造名称“针对下一代无线广播的LDPC码字及编码方法和编解码器”。技术领域 [0002] 本发明涉及一种LDPC码字及使用该码字的编码器、解码器、对应的编码方法，更具体地说，涉及一种S-IRA LDPC码字及对应的编码器、解码器和编码方法。背景技术 [0003] 低密度奇偶校验码字(Low density Parity Check，LDPC)根据其结构主要可以分为两类，一类是随机的码字，最经典的当属MacKay码，他还有专门的网页给出他的各种码字(MacKay 1999)(Richardson 2001)(Luby 2001)(Richardson and Urbanke 2001)；另外一类是基于代数组合结构(Combinatorial)来设计的码字。随机码字能够非常好的逼近香农极限，但是由于‘1’分布的随机性，导致编码器的设计和译码器的设计并不具有并行或者规律性可行，所以不适合需要具备一定吞吐量系统，因此也就没有被广泛应用了。 [0004] 而基于代数组合结构的码字的出现很好的解决了这方面的问题，这其中，有一类基于有限域(Finite Geometry)设计的码字具有很好的性能(Y.Kou and S.Lin 2001)，但是这类码字的缺点是由于其H矩阵密度比较高(大的行重列重)，所以当使用基于置信传播的一类算法时，复杂度非常高。而另一类准循环码字(Quasi-cyclic LDPC,QC-LDPC)是一类非常重要的基于代数组合构造的码字。QC-LDPC码字主要的构造是基于准循环的单位子矩阵。(J.L.Fan 2000)(R.M.Tanner 2001)(R.M.Tanner 2001)(T.Okamura 2003)(R.M.Tanner 2004)这种准循环的单位子矩阵结构非常适合实现并行操作的硬件，比如实现并行度大、进而高吞吐率的译码器。传统的这种QC-LDPC码字尽管适合并行度高的译码器实现，提高了吞吐率，但是通过逆向方法得到了QC结构的生成矩阵可能并不稀疏，或者就算稀疏，其用生成矩阵来编码得到校验比特并不是显然的，要通过求线性方程组来获得，因此传统的QC-LDPC码字的编码器还是相对复杂的。为了解决这个问题，学者Zhang和Ryan首先提出的结构化的重复累积码(Structured Irregular Repeat Accumulator code，S-IRA)LDPC码字(Zhang and Ryan 2006)，该结构在适合高并行译码器的实现的同时，可以以非常简便高效的方法来完成编码。该种码字结构有如下特点，信息比特所对应的矩阵部分由准循环子矩阵组成，而校验比特所对应的矩阵部分是由双对角阵组成的。 [0005] 目前S-IRA码字已经被广泛应用在各大通信标准中，主要包括，欧洲第二代数字广播电视传输标准DVB系列(ETSI,2006,DVBT2 2009,DVB-C22009,DVB-NGH 2012)；IEEE 802.11n无线局域网标准(IEEE 802.11n 2009)；IEEE802.11e无线广域网标准(IEEE 802.16e 2006)；中国数字电视地面传输标准(DTTB)(GB20600-2006)；移动多媒体广播(CMMB 2006)；北美CCSDS的近地深空通信系统(CCSDS 2007)；以及一些磁盘存储设备的标准等等。从整个国际范围数字通信领域的发展态势来看，还会有更多的标准正在或将来会用到LDPC码字。 [0006] 从目前已经提交的标准中，特别是商业上非常成功的DVBT2、DVBS2标准，以及最近才定下标准并且商业上有广阔前景的DVB-NGH标准(2012年底定稿)来看，其使用的S-IRA码字所对应的校验矩阵主要使用的结构如下： [0007] H＝[∏H1P] [0008] 其中H1是信息比特对应的矩阵部分，П是对H1的一个某种形式的行变换，而P是校验比特对应的矩阵部分。 [0009] 而： [0010] [0011] 是由L×J个大小的循环子阵或者0矩阵组成。 [0012] 例如，Pi,j的第一种结构如下所示： [0013] 此时，Pi,j是由两个单位偏移阵组成。进一步地，Pi,j还可以是由N个单位循环矩阵组成，N＞2的整数。 [0014] Pi,j的第二种结构如下所示： [0015] 这时候Pi,j是由全零矩阵组成。 [0016] 由于Pi,j可以由一个以上的单位循环阵组成，导致其并不适合HSS(Horizontal Shuffle Scheduling)译码算法的硬件实施。关于这点在DVBT2和S2的实现方法的文献中有不少提及到，并提出了相关的牺牲复杂度的解决办法。 [0017] 而P是校验比特对应的矩阵部分，其是如下的双对角阵： [0018] 发明内容 [0019] 本发明的目的旨在提供一种S-IRA LDPC码字及对应的编码器、解码器和编码方法，来解决现有技术中常见的S-IRA LDPC码的校验矩阵的结构所带来的不适合HSS(Horizontal shuffle scheduling)译码算法、影响整个LDPC码字性能的问题。 [0020] 本专利即提出了一种Pi,j只有0个或者1个单位循环矩阵组成的结构。在保持性能的条件下，适用于HSS译码。同时提出一种具体参数的码字，及其码表，并提出了相应的编码方法编码器、译码方法及译码器。 [0021] 依据上述目的，实施本发明的一种用于编解码器的S-IRA LDPC码字，其码字的结构为：H＝[H′1ПP′]，H′1为信息比特矩阵，P′是校验比特矩阵，ΠP′是对校验比特矩阵做行变换。其中，信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 [0022] 依据上述目的，实施本发明的一种LDPC编码器，其采用一种S-IRA结构的LDPC码字，S-IRA LDPC码字的结构为：H＝[H′1ΠP′]，H′1为信息比特矩阵，P′是校验比特矩阵，∏P′是对校验比特矩阵做行变换。其中，信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 [0023] 依据上述目的，实施本发明的一种LDPC解码器，其采用一种S-IRA结构的LDPC码字，S-IRA LDPC码字的结构为：H＝[H′1ΠP′]，H′1为信息比特矩阵，P′是校验比特矩阵，ПP′是对校验比特矩阵做行变换。其中，信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 [0024] 依据上述主要特征，本发明编码器、解码器及其中的S-IRA LDPC码字的信息比特矩阵为m行×n-m列的矩阵： [0025] 其中每一个循环子矩阵pi,j的大小为 [0026] 依据上述主要特征，本发明编码器、解码器及其中的S-IRA LDPC码字的校验比特矩阵P′为m行×m列的矩阵：其主对角线和次对角线上均为1，其余位置为0。 [0027] 依据上述目的，实施本发明的S-IRA LDPC码字的编码方法包括以下步骤： [0028] 获得信息比特{i0,i1,i2,i3,i4,i5,...,in-m-1,in-m}； [0029] 初始化校验比特p0＝0,p1＝0,p2＝0,p3＝0,p4＝0,...,pm＝0； [0030] 将每一个校验比特pk以及与其相连的信息比特做模2和，k＝0,1,2…m-1，并做重新排列，得到重排后的校验比特序列 [0031] 将重排后的校验比特序列做如下累加： [0032] [0033] [0034] 依据上述目的，实施本发明的LDPC编码方法和编码器，其中编码器内置的编码运算模块采用了所述LDPC的编码方法，其包括： [0035] 计算校验比特其中，j＝0,1,2,3,...,m-1；表示在低密度奇偶校验矩阵中与pj所关联的信息比特；yj是信息比特的序号，根据如下公式得到： [0036] [0037] 其中，q＝320，m＝24000或者m＝11520,x表示参与奇偶校验比特累加的信息比特的地址，针对上述两个m值，x的表分别为以下两个码表： [0038] 码表1：码率7/12 m＝24000,码长n＝57600 [0039] [0040] [0041] [0042] 码表2：码率12/15m＝11520,码长n＝57600 [0043] [0044] [0045] [0046] 采用了本发明的技术方案，通过大量仿真模拟，找出了比现有技术更适用于HSS(Horizontal shuffle scheduling)译码算法的一种S-IRA LDPC码字的信息比特矩阵结构，以及使用这种S-IRA LDPC码的编码器、解码器，从而产生了意想不到的S-IRALDPC码字性能上的提升。具体实施方式 [0047] 下面结合实施例进一步说明本发明的技术方案。 [0048] HSS(Horizontal Shuffle Scheduling)算法相比于洪水(Flooding)算法的区别在于，Flooding算法则是必须等到所有的行操作完之后，得到的数据一次性进行更新，然后用到下一次迭代中去，而HSS算法中在某一次迭代里，每一行行操作后得到的结果可以立即更新，用到仍然在本次迭代的下一次行操作中去，这样可以大大提高译码算法的收敛速度。另一方面，HSS算法只需要保存n个(n为码长)软信息和的数据，以及m×2个(m为校验矩阵的行数)行操作的结果软值信息，相比于Flooding算法，节省了非常多的芯片面积。 [0049] 但是，现有的HSS算法在选择循环子块时，循环子块通常不是单位子块，而是两个或者两个以上的单位子块，这在并行操作的过程中势必导致内存访问的冲突。这是因为如果循环子块由两个以上的单位子块构成，那么当循环子块在并行行操作的时候，会有两个行的行操作输入同时要求读取同一块内存，并且在操作完之后同时写同一块内存。这既没有达到HSS算法的初衷，也会导致内存冲突。 [0050] 因此，基于现有标准中LDPC码字结构的缺点，具体来说，是信息比特矩阵中的循环子矩阵可能由有多个循环单位阵组成导致不适合HSS译码算法实现的问题，本发明提出一种新的S-IRA LDPC码字的结构，其校验矩阵的结构如下： [0051] H＝[H′1ПP′]， [0052] 其中，H′1是信息比特矩阵，P′是校验比特矩阵，ΠP′是对校验比特矩阵P′做的一个某种形式的行变换。 [0053] 信息比特矩阵H′1是一个m行×n-m列的矩阵，其具体结构如下所示： [0054] [0055] 在本发明中，信息比特矩阵H′1包括多个循环子矩阵pi,j，H′1中的每一个循环子矩阵pi,j的大小为每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵，即这里的H′1是由L×J个大小的单位循环偏移矩阵或者0矩阵构成。这里的单位循环偏移矩阵是指由同样大小的单位矩阵循环向右偏移得到的。 [0056] 根据上述的pi,j结构的限定可以得到，本发明的循环子矩阵pi,j只可能是如下两种具体的结构形式： [0057] 此时pi,j由单位循环偏移矩阵构成。 [0058] 2) 此时pi,j是由全零矩阵构成。 [0059] 另一方面，为了配合信息比特矩阵H′1的结构，本发明的校验比特矩阵P′是一个m行×m列的矩阵，其具体结构如下所示： [0060] [0061] 由上述结构可以看出，校验比特矩阵P′是一种特殊的双对角矩阵，其主对角上都是‘1’，次对角线上也为‘1’，各行、列的其余部分位置上均为‘0’。 [0062] 本发明另外还公开一种LDPC编码器，其采用的就是上述的S-IRALDPC码字，具体来说，其校验矩阵的具体结构是： [0063] H＝[H′1ΠP′]，其中，H′1为信息比特矩阵，P′是校验比特矩阵，ΠP′是对校验比特矩阵做行变换。特别的，信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 [0064] 本发明另外还公开一种LDPC解码器，其采用的就是上述的S-IRA LDPC码字，具体来说，其校验矩阵的具体结构是： [0065] H＝[H′1ΠP′]，其中，H′1为信息比特矩阵，P′是校验比特矩阵，ΠP′是对校验比特矩阵做行变换。特别的，信息比特矩阵H′1包括多个循环子矩阵pi,j，每一个循环子矩阵只能是单位循环偏移矩阵或全零矩阵。 [0066] 由于本发明的编码器和解码器均采用上述公开的LDPC码字，因此其LDPC码字的其他细节特性在上述说明书中已公开，这里不再重复说明。 [0067] 此外，本发明还公开了上述LDPC码字的编码方法，其主要步骤如下： [0068] 步骤S1：获得信息比特，设置已知的信息比特为{i0,i1,i2,i3,i4,i5,...,in-m-1}，所谓编码即利用校验矩阵H求出校验比特： [0069] [0070] 步骤S2：初始化校验比特p0＝0,p1＝0,p2＝0,p3＝0,p4＝0,...,pm＝0； [0071] 步骤S3：将每一个校验比特pi以及与其相连的信息比特做模2和，即：与pi相连的信息比特的模2和，其中i＝0,1,2…m-1。之后，将上述模2和之后的校验比特pi做重新排列：由此得到重排后的校验比特序列 [0072] 步骤S4：将重排后的校验比特序列做如下累加： [0073] [0074] 最终得到校验比特序列： [0075] [0076] 通过本发明的说明书所公开的技术方案可见，本发明的S-IRALDPC码字的特点是其信息比特矩阵中的循环子矩阵除了0矩阵的结构之外，只可能由单位循环偏移矩阵构成，这种循环子矩阵的选择适应了HSS算法并行计算是基于循环子块的技术特征，因此当循环子块在并行行操作的时候，不存在两个行的行操作输入同时要求读取同一块内存，也不存在操作完之后同时写同一块内容，这样能够避免内存冲突。 [0077] 根据本发明的信息比特矩阵和校验比特矩阵所构成的S-IRALDPC码、应用本发明LDPC码的编码器、解码器在HSS算法中能够有较佳的码字性能。 [0078] 此外，本发明还公开一种与上述S-IRA LDPC码字相对应的编码方法和编码器，并且能够对应上述结构。编码器内置有编码运算模块，并且编码运算模块采用了如下的LDPC编码方法： [0079] 在编码运算模块中， [0080] 计算校验比特其中，j＝0,1,2,3,...,m-1；表示在低密度奇偶校验矩阵中与pj所关联的信息比特；yj是信息比特的序号，根据如下公式得到： [0081] [0082] 其中，q＝320，m＝24000或者m＝11520,x表示参与奇偶校验比特累加的信息比特的地址，针对上述两个不同的m值，x的表分别为以下两个码表： [0083] 码表1：码率7/12m＝24000,码长n＝57600 [0084] [0085] [0086] [0087] 码表2：码率12/15m＝11520,码长n＝57600 [0088] [0089] [0090] [0091] [0092] 具体来说，令LDPC的码字为： [0093] c＝(i0,i1,...,ij,...,iK-1,p0,p1,...,pm-1)；其中，(i0,i1,...,in-m-1)为信息比特比特，是已知的{1,0}序列。(p0,p1,p2,...,pm-1)为校验比特，为待计算的比特。 [0094] 首先初始化所述校验部分所对应的各校验比特， [0095] 即p0＝0,p1＝0,p2＝0,p3＝0,p4＝0,p5＝0,...,pm-1＝0， [0096] 其中每个pi代表校验矩阵中的一行，例如pm代表校验矩阵中的第m行。 [0097] 将校验比特按照q个比特为一组进行分组以得到多个校验比特组。 [0098] 具体地，首先，设置所述校验比特为： [0099] {p0,p1,p2,p3,p4,p5,...,pm-1} [0100] 然后，将所述校验比特按顺序以q个比特为一组进行分组以得到多个校验比特组。 [0101] 例如，校验比特组为： [0102] {pjq+0,pjq+1,...,pjq+(q-1)}，其中，j取值为(0、1、2、…、Q-1),其中[0103] 其次，将各校验比特组中的校验比特与其在低密度奇偶校验矩阵中所关联的信息比特进行累加处理。 [0104] 具体地，对每个校验比特组中的q个比特pm作如下异或运算： [0105] 其中，j＝0,1,2,3,...,m-1；表示在低密度奇偶校验矩阵中与pj所关联的信息比特；yj是信息比特的序号，根据如下公式得到： [0106] [0107] 其中，q＝320，m＝24000或者m＝11520,x表示参与奇偶校验比特累加的信息比特的地址；x表示各个校验比特组中第一个校验比特(例如可以是p0，pq+0，p2q+0，...,pjq+0,...)所代表的所述低密度奇偶校验矩阵中的行(对应第0,q,2q,3q,...,jq,...行)里“1”所在列的位置，但不包括所述低密度奇偶校验矩阵中校验部分中的“1”的列的位置。 [0108] 以码表1的码字为例，q＝320，校验比特数m＝24000，信息比特数n-m＝33600。 [0109] 表1中的第一行数字： [0110] 6 1297 1931 28114679 9961 18361 20503 23838 33041 [0111] 每个数字代表了低密度奇偶校验矩阵中的第一行(对应第一个校验比特p0)中“1”的位置(即列的位置)，但这个位置并不包括低密度奇偶校验矩阵的校验部分的“1”的列的位置。 [0112] 另外该行的数字即为x，代表了第一个校验比特块中的第一个比特p0所代表校验矩阵中的第0行的“1”的位置(即列的位置，列同样以0开始计数)。 [0113] 那么有： [0114] [0115] 做完这个之后，则根据公式(1)有： [0116] [0117] 对于其他行依照上述公式(1)依次类推，在此不一一列举。 [0118] 之后对累加后的各校验比特作交织处理。 [0119] 具体地，包括：对累加后的各校验比特依照置换格式作交织处理，其中所述置换格式通过如下公式实现： [0120] piQ'＝pi；piQ+1'＝pi+q；piQ+2'＝pi+2q；piQ+3'＝pi+3q； [0121] piQ+4'＝pi+4q,...,piQ+Q-1'＝pi+(Q-1)q； [0122] 其中，i＝0、1、2、3、……、q-1。 [0123] 例如， [0124] p0'＝p0；p1'＝p0+q；p2'＝p0+2q；p3'＝p0+3q； [0125] p4'＝p0+4q,...,pQ-1'＝p0+(Q-1)q； [0126] pQ'＝p1；pQ+1'＝p1+q；pQ+2'＝p1+2q；pQ+3'＝p1+3q； [0127] pQ+4'＝p1+4q,...,p2Q-1'＝p1+(Q-1)q； [0128] . [0129] . [0130] . [0131] p(q-1)Q'＝pq-1；p(q-1)Q+1'＝p(q-1)+q；p(q-1)Q+2'＝p(q-1)+2q； [0132] p(q-1)Q+3'＝p(q-1)+3q； [0133] p(q-1)Q+4'＝p(q-1)+4q,...,p(q-1)Q+Q-1'＝p(q-1)+(Q-1)q； [0134] 其中， [0135] 在本实施例中，{p0,p1,p2,p3,p4,p5,...,pM-1}表示交织前的校验比特； [0136] {p0',p1',p2',p3',p4',p5',...,pM-1'}表示交织后的校验比特。 [0137] 最后将经过交织处理后的各校验比特进行模2加运算以得到最终的校验比特。 [0138] 具体地，本步骤通过如下公式实现： [0139] [0140] [0141] 得到的(p0',p1',...pm-1')即为最终编码后的校验比特，最终得到的LDPC码c＝(i0,i1,...,ij,...,in-m-1,p0',p1',...,pm-1')。 [0142] 对于现有技术中通过牺牲复杂度来解决LDPC码用于HSS算法时内存冲突的问题，本发明的S-IRA LDPC码、使用S-IRA LDPC码的编码器、解码器中的信息比特矩阵的选择设计能够产生意想不到的技术效果，从码字结构本身上，有效地降低了HSS算法的复杂度，解决了上述现有技术中存在的技术难题。 [0143] 所属领域的技术人员应当认识到，以上的说明书仅是本发明众多实施例中的一种或几种实施方式，而并非用对本发明的限定。任何对于以上所述实施例的均等变化、变型以及等同替代等技术方案，只要符合本发明的实质精神范围，都将落在本发明的权利要求书所保护的范围内。

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