数字-模拟转换器以及数字-模拟转换装置 |
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| 申请号 | CN201480018604.7 | 申请日 | 2014-03-19 | 公开(公告)号 | CN105075127B | 公开(公告)日 | 2017-10-20 |
| 申请人 | 旭化成微电子株式会社; | 发明人 | 中钵达也; 中西纯弥; | ||||
| 摘要 | 本 发明 提供一种通过时间交叉DAC动作能够以比以往低的消耗 电流 实现ΔΣ的高OSR化的DA转换器。本发明的DA转换器的特征在于，具备：第一和第二模拟分段部，在该第一和第二模拟分段部中， 采样 电容组的多个电容元件在采样阶段与输入的数字 信号 的信号 水 平相应地分别被充电；以及运算部，其在积分阶段，根据第一或第二模拟分段部的采样电容组的各电容元件的充电 电压 来输出 模拟信号 ，其中，在第一和第二模拟分段部中的一方的模拟分段部为采样阶段时，另一方的模拟分段部为积分阶段。 | ||||||
| 权利要求 | 1.一种数字-模拟转换器，其特征在于，具备： |
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| 说明书全文 | 数字-模拟转换器以及数字-模拟转换装置技术领域背景技术[0002] 图1表示开关电容滤波器(SCF)型的基于ΔΣ调制方式的数字-模拟转换装置(以下也称为SCF型ΔΣDAC。)。如图1所示，SCF型ΔΣDAC 100具备：ΔΣ调制器101，其对输入的数字数据进行ΔΣ调制；DWA(Data-Weighted-Averag ing：数据加权平均)处理部102，其将从ΔΣ调制器101输出的PDM(脉冲密度调制)信号转换为温度计码(thermometer code)，并且将该温度计码轮流输出；以及SCF 103，其被输入从DWA处理部102输出的数字数据。SCF型ΔΣDAC100是将被输入的数字数据转换为模拟数据并输出的设备。 [0003] 对于面向高端用途的音频用ΔΣDAC，特别要求高SN比，为此需要抑制ΔΣ调制器101中的系统噪声以及SCF 103中的kT/C噪声(开关热噪声)等。在ΔΣ调制器101中，通过其噪声整形(noise shaping)特性能够使低频的噪声向高频的噪声偏移，因此能够减少频带内的噪声量。 [0004] ΔΣ调制器101的SN比由次数L、过采样率(OSR)M以及输出比特数B决定。式(1)表示该SN比的计算式。 [0005] [数1] [0006] 式(1) [0007] 为了实现ΔΣ调制器101的高性能化，能够通过特别地增大OSR来大幅地提高SN比。在专利文献1中公开了使用高OSR的ΔΣDAC。在图2中表示三阶ΔΣ调制器的噪声整形特性以及使OSR加倍时的噪声整形特性。如图2所示，通过使OSR加倍，能够抑制频带内(fb＝ 20kHz内)的噪声量。 [0008] 此外，例如在专利文献2中公开了具备开关电容电路的ΔΣ调制器。另外，在专利文献3中公开了具备ΔΣ调制器的ΔΣ型D/A转换器。 [0009] 专利文献1：日本特表2006-524362号公报 [0010] 专利文献2：日本特开2006-211045号公报 [0011] 专利文献3：日本特开2008-35038号公报 [0012] 专利文献4：日本特开2012-015615号公报 发明内容[0013] 发明要解决的问题 [0014] 然而，由于使OSR增大而模拟部的消耗电流增大。在DAC的SCF中，使用相对于采样频率(fs)而言过采样的时钟(Fs＝OSR·fs)来使SCF进行动作，因此提高OSR而模拟时钟速率(analog clock rate)增大。因此，需要使在SCF中使用的运算放大器的频带扩展。伴随着运算放大器的宽频带化，运算放大器的转换速率(dV/dt)上升，调节时间缩短，因此结果导致消耗电流增大。式(2)表示转换速率与消耗电流之间的关系式。 [0015] [数2] [0016] 式(2) [0017] 如式(2)所示，用转换速率与负载电容之积表示消耗电流。在SCF中使用的一般的运算放大器为二阶放大器等结构，因此负载是固定的，消耗电流与转换速率成比例。也就是说，由于提高ΔΣ调制器的OSR而使数字数据高速化，从而模拟速率也提高，其结果，模拟部的消耗电流增大。 [0018] 本发明将数字数据进行二分割并对各自的数据速率进行下采样(down sampling)，与两个数据通路对应地具备两个模拟分段并使两个模拟分段进行时间交叉 (time-inter-leaved)动作，由此能够使模拟部的各速率相对于原始的过采样的速率 (OSR·fs)减半(OSR·fs/2)。 [0019] 在此，时间交叉是如专利文献4所公开的那样主要在模拟-数字转换装置等中使用的技术，但是对将时间交叉应用于数字-模拟转换装置的结构没有任何公开。 [0020] 本发明是鉴于这样的问题而完成的，其目的在于提供一种对于ΔΣ的高OSR化能够使模拟部的消耗电流比以往低的SCF型ΔΣ数字-模拟转换装置。 [0021] 用于解决问题的方案 [0022] 本发明的第一发明所记载的数字-模拟转换器的特征在于，具备：第一模拟分段部，其包括第一采样开关组和第一采样电容组，上述第一采样电容组的多个电容元件在采样阶段与第一数字信号的信号水平相应地被充电；第二模拟分段部，其包括第二采样开关组和第二采样电容组，上述第二采样电容组的多个电容元件在采样阶段与第二数字信号的信号水平相应地被充电；以及运算部，其包括运算放大器和积分电容，在积分阶段，该运算部根据上述第一采样电容组的各电容元件的充电电压或者上述第二采样电容组的各电容 元件的充电电压来输出模拟信号，其中，在上述第一模拟分段部和上述第二模拟分段部中，在一方的模拟分段部为上述采样阶段时，另一方的模拟分段部为上述积分阶段。 [0023] 本发明的第二发明所记载的数字-模拟转换器为本发明的第一发明所记载的数字-模拟转换器，其特征在于，上述第一采样开关组在上述采样阶段被切换为将上述第一模拟分段部与输入上述第一数字信号的输入端子及基准电压连接，在上述积分阶段被切换为将上述第一模拟分段部与上述运算部连接，上述第二采样开关组在上述采样阶段被切换为将上述第二模拟分段部与输入上述第二数字信号的输入端子及基准电压连接，在上述积分阶段被切换为将上述第二模拟分段部与上述运算部连接。 [0024] 本发明的第三发明所记载的数字-模拟转换装置的特征在于，具备：Δ-Σ调制器；数据加权平均处理部，其与上述Δ-Σ调制器电连接；以及第一发明或第二发明所记载的数字-模拟转换器，其与上述数据加权平均处理部电连接。 [0025] 本发明的第四发明所记载的数字-模拟转换装置的特征在于，具备：Δ-Σ调制器；2抽头数字有限脉冲响应滤波器，其与上述Δ-Σ调制器电连接；数据加权平均处理部，其与上述2抽头数字有限脉冲响应滤波器电连接；以及第一发明或第二发明所记载的数字-模拟转换器，其与上述数据加权平均处理部电连接。 [0026] 本发明的第五发明所记载的数字-模拟转换装置的特征在于，具备：Δ-Σ调制器；数据加权平均处理部，其与上述Δ-Σ调制器电连接；2抽头模拟有限脉冲响应滤波器，其与上述数据加权平均处理部电连接；以及第一发明或第二发明所记载的数字-模拟转换器，其与上述2抽头模拟有限脉冲响应滤波器电连接。 [0027] 本发明的第六发明所记载的数字-模拟转换器的特征在于，具备：三个以上的模拟分段部，各模拟分段部包括采样开关组和采样电容组，在采样阶段，模拟分段部与输入数字信号的输入端子及基准电压连接，上述采样电容组的多个电容元件与输入的上述数字信号的信号水平相应地被充电；以及运算部，其包括运算放大器和积分电容，在积分阶段，该运算部与三个以上的上述模拟分段部中的某一个上述模拟分段部连接，根据所连接的该模拟分段部的上述采样电容组的各电容元件的充电电压来输出模拟信号，其中，上述三个以上的模拟分段部被分别依次输入上述数字信号，在上述三个以上的模拟分段部中，在第一模拟分段部为采样阶段时，第二模拟分段部为积分阶段，其它的模拟分段部为不与上述基准电压、上述输入端子以及上述运算部连接的空闲阶段。 [0028] 本发明的第七发明所记载的数字-模拟转换器为本发明的第六发明所记载的数字-模拟转换器，其特征在于，上述三个以上的模拟分段部各自的上述采样开关组在上述采样阶段被切换为将上述模拟分段部与输入上述数字信号的输入端子及基准电压连接，在上述积分阶段被切换为将上述模拟分段部与上述运算部连接，在上述空闲阶段被切换为不将上述模拟分段部与上述基准电压、上述输入端子以及上述运算部连接。 [0029] 本发明的第八发明所记载的数字-模拟转换装置的特征在于，具备：Δ-Σ调制器；数据加权平均处理部，其与上述Δ-Σ调制器电连接；以及第六发明或第七发明所记载的数字-模拟转换器，其与上述数据加权平均处理部电连接。 [0030] 发明的效果 [0031] 在通常的SCF动作中，交替地重复采样阶段和积分阶段。此时，在采样阶段时，不需要放大器，因此有相当于半个相位的待机时间。 [0032] 根据本发明，利用该待机时间，首先将数字数据进行二分割并对各自的数据速率进行下采样，与两个数据通路对应地具备两个模拟分段并使两个模拟分段进行时间交叉动作，由此能够使模拟部的速率相对于原始的过采样的速率(OSR·fs)减半(OSR·fs/2)。 [0033] 在时间交叉DAC中，将在各模拟分段进行DA转换所得到的数据相加，因此从输出来看的速率与过采样的采样率(OSR·fs)相等。 [0035] 图1是SCF型ΔΣDC的框图。 [0036] 图2是表示三阶ΔΣ调制器的噪声整形特性以及使OSR加倍时的噪声整形特性的图。 [0037] 图3A是表示一般的SCF的结构图以及在采样阶段的动作的图。 [0038] 图3B是表示一般的SCF的结构图以及在积分阶段的动作的图。 [0039] 图4是图3A和图3B所示的结构的时序图。 [0040] 图5A是本发明所涉及的时间交叉DAC中的SCF的结构图及其动作说明图。 [0041] 图5B是本发明所涉及的时间交叉DAC中的SCF的结构图及其动作说明图。 [0042] 图6是图5A和图5B所示的结构的时序图。 [0043] 图7是本发明的第三实施方式所涉及的SCF型ΔΣDC的框图。 [0044] 图8是本发明的第四实施方式所涉及的SCF型ΔΣDC的框图。 [0045] 图9是图8所示的2抽头模拟FIR以及SCF的结构图。 [0046] 图10是本发明的第五实施方式所涉及的时间交叉DAC中的SCF的结构图。 [0047] 图11是图10所示的结构的时序图。 具体实施方式[0048] 以下，参照附图说明本发明的各实施方式。 [0049] 首先，说明一般的SCF的动作。在图3A和图3B中表示一般的SCF的结构图和在各阶段的动作。另外，在图4中表示图3A和图3B所示的结构的时序图。 [0050] 如图3A和图3B所示，SCF 300具备模拟分段(analog segment)部301、开关SW2以及运算部302。模拟分段部301包括采样开关组SW1和采样电容组Cs，运算部302包括积分电容Ci、运算放大器COM以及电容元件CAP。开关SW2被设置在模拟分段部301与运算部302之间。运算放大器COM的负侧输入端子与开关SW2连接，积分电容Ci并联连接在运算放大器COM的负侧输入端子与运算放大器COM的输出端子之间。电容元件CAP与运算放大器COM的输出端子连接。采样开关组SW1和开关SW2通过后述的时钟φ1被切换到第一端子t1，通过后述的时钟φ2被切换到第二端子t2。 [0051] 如图3A所示，在采样阶段(sample phase)，采样开关组SW1和开关SW2分别被切换到第一端子t1，将模拟分段部301连接到输入数字输入信号的输入端子与基准电压之间，采样电容组Cs的电容元件与输入到模拟分段部301的数字输入信号的信号水平相应地被充电。 [0052] 如图3B所示，在积分阶段(integral phase)，采样开关组SW1和开关SW2被切换到第二端子t2，将模拟分段部301与运算部302连接，运算放大器302根据采样电容组Cs的电容元件的充电电压来输出模拟输出信号。 [0053] 如图4所示，使采样阶段和积分阶段分别与具有OSR·fs的周期的时钟φ1和φ2同步，交替地重复各阶段。在φ1的上升沿开始采样阶段，在φ2的上升沿开始积分阶段。 [0054] 接着，说明本发明所涉及的时间交叉DAC中的SCF动作。在图5A和图5B中表示本发明所涉及的时间交叉DAC中的SCF的结构图及其动作。另外，在图6中表示图5A和图5B所示的结构的时序图。 [0055] 如图5A和图5B所示，本发明所涉及的时间交叉DAC中的SCF 500具备模拟分段A组、模拟分段B组、第一开关SWA2、第二开关SWB2以及运算部501。模拟分段A组包括第一采样开关组SWA1和第一采样电容组Cs，模拟分段B组包括第二采样开关组SWB1和第二采样电容组Cs’，运算部501包括运算放大器COM、积分电容Ci以及电容元件CAP。 [0056] 第一开关SWA2与模拟分段A组连接，第二开关SWB2与模拟分段B组连接，运算放大器COM的负侧输入端子与第一开关SWA2及第二开关SWB2连接。积分电容Ci并联连接在运算放大器COM的负侧输入端子与运算放大器COM的输出端子之间。电容元件CAP与运算放大器COM的输出端子连接。 [0057] 第一采样开关组SWA1和第一开关SWA2通过时钟φ1被切换到第一端子t1，通过时钟φ2被切换到第二端子t2。第二采样开关组SWB1和第二开关SWB2通过时钟φ1’被切换到第一端子t1’，通过时钟φ2’被切换到第二端子t2’。为了通过时间交叉动作将数据进行二分割并对各自的数据单独地进行DA转换，而SCF 500具备模拟分段A组和B组。 [0058] 在时间交叉动作中，如图5A所示，第一采样开关组SWA1和第一开关SWA2被切换到第一端子t1，第二采样开关组SWB1和第二开关SWB2被切换到第二端子t2’，模拟分段A组被分配为采样阶段，模拟分段B组被分配为积分阶段。在图5A所示的结构中，模拟分段A组与输入数字输入信号的输入端子连接，模拟分段B组与运算部501连接。 [0059] 在接下来的阶段中，如图5B所示，第一采样开关组SWA1和第一开关SWA2被切换到第二端子t2，第二采样开关组SWB1和第二开关SWB2被切换到第一端子t1’，因此模拟分段A组切换为积分阶段，模拟分段B组切换为采样阶段。在图5B所示的结构中，模拟分段B组与输入数字输入信号的输入端子连接，模拟分段A组与运算部501连接。交替地重复进行图5A和图5B所示的动作。 [0060] 具体地说，考虑使OSR从128倍OSR(以6.144MHz进行动作)增大到256倍OSR(以12.288MHz进行动作)的情况(fs＝48kHz)。首先，将被输入的数字数据DIN(256fs、 12.288MHz)分割为两部分。此时，由于被输入的数字数据DIN被分割为一方是第奇数个的数字数据DIN1、另一方是第偶数个的数字数据DIN2，因此各数字数据DIN1和DIN2的速率能够减半到128fs＝6.144MHz。相位关系如图6的时序图所示那样错开半个相位。 [0061] 由于分割后的数字数据DIN1和DIN2以6.144MHz进行动作，因此能够使模拟分段A组和B组进行6.144MHz的时钟动作(φ1、φ2、φ1’、φ2’)。对于各个被分割出的数据DIN1和DIN2，通过分别使用模拟分段A组和B组并使模拟分段A组和B组单独地进行SCF动作来进行数字-模拟(DA)转换。 [0062] 在假设将DIN1被进行DA转换所得到的数据设为VOUT1、将DIN2被进行DA转换所得到的数据设为VOUT2的情况下，实际的输出VOUT为将VOUT1与VOUT2相加所得到的数据，相加后得到的VOUT以12.288MHz进行动作。被输出的该数据等效为简单地使OSR为256倍时的VOUT。 [0063] 根据本发明所涉及的SCF 500，根据OSR的确定，与以往相比能够实现ΔΣDAC高性能化或者ΔΣDAC低功耗化。在以下的第一实施方式中例示ΔΣDAC高性能化的方式，在第二实施方式中例示ΔΣDAC低功耗化的方式。 [0064] <第一实施方式> [0065] 根据本发明所涉及的SCF 500，即使在与以往相比使OSR加倍来进行时间交叉动作的情况下，也能够以与以往同等的消耗电流进行时间交叉动作，从而能够实现ΔΣ调制器的高性能化。例如，对于三阶ΔΣ调制器，通过将数字部的速率从以往的128OSR变为两倍即256OSR，能够使SN比提高21dB。另外，通过本发明所涉及的SCF 500中的时间交叉DAC动作，能够以相对于过采样的速率(Fs＝OSR·fs)减半后的模拟速率(OSR·fs/2)进行动作，因此 能够使消耗电流与以往同等，从而能够消除提高OSR的缺点。 [0066] <第二实施方式> [0067] 以与以往相同的OSR，通过本发明所涉及的SCF 500中的时间交叉DAC动作，ΔΣ调制器能够以与以往同等的SN比使模拟部的动作速率与以往相比减半，从而能够实现ΔΣDAC低消耗电流化。 [0068] 另外，在本发明所涉及的SCF 500中，如上述那样，由于用于将第奇数个数据进行DA转换的模拟分段A组以及用于将第偶数个数据进行DA转换的模拟分段B组各自单独地进行DWA，因此有时在模拟分段A组-B组间存在电容的错配。该电容错配成为第偶数个数据与第奇数个数据间的增益误差。 [0069] 第偶数个数据与第奇数个数据间的增益误差产生具有1/2Fs的频率的拍频。所产生的1/2Fs的拍频与频带外噪声进行交叉调制并折返到频带内。因此，通过预先抑制1/2Fs附近的频带外噪声而成为对增益误差有效的措施。 [0070] 以下，在第三和第四实施方式中分别表示模拟分段A组与模拟分段B组间的电容错配校正技术。 [0071] <第三实施方式> [0072] 在图7中表示本发明的第三实施方式所涉及的SCF型ΔΣDAC的框图。在图7中示出了SCF型ΔΣDAC 700，该SCF型ΔΣDAC 700具备ΔΣ调制器701、与ΔΣ调制器701电连接的2抽头数字FIR(Finite Impulse Response：有限脉冲响应)702、与2抽头数字FIR 702电连接的DWA处理部703以及与DWA处理部703电连接的本发明所涉及的SCF 500。如图7所示，在ΔΣ调制器701与DWA处理部703之间插入了2抽头数字FIR 702。 [0073] 2抽头数字FIR 702在1/2Fs处具有零点，因此能够完全地过滤掉ΔΣ调制器701中所产生的处于1/2Fs的频带外噪声。因此，能够抑制因增益误差所产生的拍频与频带外噪声的交叉调制而引起的向频带内的噪声折返。 [0074] <第四实施方式> [0075] 在图8中表示本发明的第四实施方式所涉及的SCF型ΔΣDAC的框图。在图8中示出了SCF型ΔΣDAC 800，该SCF型ΔΣDAC 800具备ΔΣ调制器801、与ΔΣ调制器801电连接的DWA处理部802、与DWA处理部802电连接的2抽头模拟FIR 803以及与2抽头模拟FIR 803电连接的本发明所涉及的SCF 500。如图8所示，在本发明的第四实施方式所涉及的SCF型ΔΣDAC 800中，代替实施方式三所示的2抽头数字FIR 702，将2抽头模拟FIR 803插入到DWA处理部802的后级。 [0076] 在图9中表示2抽头模拟FIR 803和处于其后级的SCF 500的结构图。如图9所示，处于SCF 500的模拟分段部被共享为2抽头模拟FIR 803中的模拟加法部。模拟FIR与数字FIR的不同点在于使用采样电容Cs和Cs’来在SCF动作中进行模拟相加。该2抽头模拟FIR 803也同样地在1/2Fs附近形成零点，但是由于将无延迟和略微延迟的数据进行模拟相加，因此在该数据间产生增益误差，无法准确地在1/2Fs处形成零点。 [0077] 然而，相对于第三实施方式所涉及的使用2抽头数字FIR 702的SCF型ΔΣDAC 700，在第四实施方式所涉及的使用2抽头模拟FIR 803的SCF型ΔΣDAC 800的情况下，由于被输入到DWA处理部的比特数小，因此能够减小DWA处理部的面积。 [0078] 如上述那样，通过采用第三和第四实施方式所示的结构，能够消除模拟分段A组与模拟分段B组间的电容错配，从而能够实现更高精度的时间交叉DAC。 [0079] <第五实施方式> [0080] 本发明所涉及的电容错配的校正技术是针对两部分数据具有三个以上的模拟分段，具备冗余的模拟分段。例如针对第偶数个和第奇数个这两部分数据具备三个模拟分段，通过使数据在模拟分段之间轮流也能够消除第奇数个数据与第偶数个数据间的增益误差。 在第五实施方式中表示具体的轮流方法。 [0081] 在图10中表示本发明的第五实施方式所涉及的SCF的结构图。如图10所示，第五实施方式所涉及的时间交叉DAC中的SCF 1000具备模拟分段A组、模拟分段B组、模拟分段C组、第一开关SWA2、第二开关SWB2、第三开关SWC2以及运算部1001。模拟分段A组包括第一采样开关组SWA1和第一采样电容组Cs，模拟分段B组包括第二采样开关组SWB1和第二采样电容组Cs’，模拟分段C组包括第三采样开关组SWC1和第三采样电容组Cs”，运算部1001包括运算放大器COM、积分电容Ci以及电容元件CAP。图10所示的SCF 1000为对图5所示的时间交叉DAC中的SCF 500的结构追加模拟分段C组而成的结构。 [0082] 第一开关SWA2、第二开关SWB2以及第三开关SWC2分别与模拟分段A组、B组以及C组连接。运算放大器COM的负侧输入端子与第一开关SWA2、第二开关SWB2以及第三开关SWC2连接。积分电容Ci并联连接在运算放大器COM的负侧输入端子与运算放大器COM的输出端子之间。 电容元件CAP与运算放大器COM的输出端子连接。 [0083] 第一采样开关组SWA1和第一开关SWA2通过时钟φ1被切换到第一端子t1，通过时钟φ2被切换到第二端子t2，通过时钟φ3被切换到第三端子t3。第二采样开关组SWB1和第二开关SWB2通过时钟φ1’被切换到第一端子t1’，通过时钟φ2’被切换到第二端子t2’，通过时钟φ3’被切换到第三端子t3’。第三采样开关组SWC1和第三开关SWC2通过时钟φ1”被切换到第一端子t1”，通过时钟φ2”被切换到第二端子t2”，通过时钟φ3”被切换到第三端子t3”。 [0084] 当第一～第三采样开关组SWA1～C1以及第一～第三开关SWA2～C2分别被切换到第三端子t3、t3’、t3”时，模拟分段A组、B组以及C组分别为不与输入数字输入信号的输入端子、基准电压以及运算部1001连接的空闲阶段(empty phase)。 [0085] 在本实施方式所涉及的时间交叉DAC中的SCF 1000中，针对两部分独立的数据(第奇数个数据和第偶数个数据)具备三个模拟分段A组、B组以及C组，通过始终准备在时间上有余裕的采样电容组，能够使与两部分数据对应的模拟分段基于DWA进行轮流。 [0086] 作为数字数据向模拟分段的轮流方法，对于第奇数个数据，按照A组→B组→C组的顺序轮流输入模拟分段，对于第偶数个数据，按照B组→C组→A组的顺序轮流输入模拟分段，由此能够消除第奇数个与第偶数个的电容错配。对于转移到下一个模拟分段的定时，在积分阶段结束时转移到下一个模拟分段并开始采样。既不是积分阶段也不是采样阶段的模拟分段为空闲阶段，既不与基准电压连接也不与积分电容Ci连接。 [0087] 在图11中表示SCF 1000的动作的时序图。第五实施方式所涉及的SCF1000通过针对原始的数据DIN如图11所示那样将数据三分割为DIN1、DIN2、DIN3并分别输入到模拟分段A组、B组以及C组，由此形成等效的结构。φ3的H区间为追加的空闲阶段。对于DIN1，以φ1、φ2、φ 3的定时重复采样、积分、空闲阶段，被DA转换为VOUT1。同样地，对于DIN2，以φ1’、φ2’、φ3’的定时重复采样、积分、空闲阶段，被DA转换为VOUT2，对于DIN3，以φ1”、φ2”、φ3”的定时重复采样、积分、空闲阶段，被DA转换为VOUT3。最终输出VOUT为将VOUT1、VOUT2以及VOUT3相加得到的数据。 [0088] 根据本实施方式，针对第偶数个和第奇数个这两部分数据，通过具备三个以上的模拟分段而具有冗余性，对于模拟分段之间，通过基于DWA进行轮流也能够消除第奇数个数据与第偶数个数据间的增益误差。 [0089] 此外，在第五实施方式中，仅准备了一组预备的模拟分段C组，但是也可以准备一组以上。在该情况下，模拟分段的区域增大，能够进一步消除电容错配，实现高精度的时间交叉动作。 [0090] 另外，在第三和第四实施方式中，示出了使用SCF 500的结构，但是也可以设为使用第五实施例所涉及的SCF 1000的结构。 [0091] 附图标记说明 [0092] 100、700、800：SCF型ΔΣDAC；101、701、801：ΔΣ调制器；102、703、802：DWA处理部；103、300、500、1000：SCF；301：模拟分段部；302、501、1001：运算部；702、803：2抽头数字FIR；SW1、SWA1、SWB1、SWC1：采样开关组；Cs、Cs’、Cs”：采样电容组；SW2、SWA2、SWB2、SWC2：开关；Ci：积分电容；COM：运算放大器；CAP：电容元件。 |
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