RF逻辑分频器 |
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申请号 | CN201380046773.7 | 申请日 | 2013-09-12 | 公开(公告)号 | CN104641560B | 公开(公告)日 | 2017-12-12 |
申请人 | 德克萨斯仪器股份有限公司; | 发明人 | S·桑卡兰; S·查克拉博蒂; P·T·罗伊内; | ||||
摘要 | 一种 分频器 (200)装置包括以环形结构彼此 串联 耦合的 锁 存器(202‑1,202‑2)。每个锁存器包括三态逆变器(Q9‑1Q12)、第一 电阻 电容网络(R1,C1)和第二RC网络(R2,C2)。三态逆变器具有第一时钟 端子 (CLKB)和第二时钟端子(CLK)。第一RC网络耦合到第一时钟端子。第二RC网络耦合到第二时钟端子。还提供一种偏置网络(206)。该偏置网络具有耦合到每个锁存器的第一RC网络的第一偏置 电压 发生器(Q19,210)和耦合到每个锁存器的第二RC网络的第二偏置电压发生器(Q20,208)。 | ||||||
权利要求 | 1.一种分频器,其包括: |
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说明书全文 | RF逻辑分频器技术领域[0001] 本发明总体涉及分频器,并且具体地涉及射频(RF)逻辑分频器。 背景技术[0002] 图1示出常规的锁相环(PLL)100的示例。在操作中,相位/频率检测器(PFD)102能够基于基准信号REF与反馈信号FB之间的比较来为电荷泵104产生上升信号UP和下降信号DN。然后电荷泵104能够基于该信号UP和DN改变保持在低通滤波器(LPF)106上的电荷。然后保持在LPF 106上的电荷可以被压控振荡器(VCO)108使用以产生输出信号FOUT,并且输出信号FOUT可以被分频器110划分以产生反馈信号FB。因此,输出信号FOUT的频率可以选自基准信号REF。 [0003] PLL(如PLL 110)可以被用在RF合成器中,该PLL可以例如产生用于RF调制器的本地振荡器信号,并且分频器(如分频器110)可以是基于动态逻辑的分频器或电流模式逻辑分频器。作为数字动态逻辑分频器的示例,该数字动态逻辑分频器包括两个三态逆变器(例如,晶体管Q1至Q8),这两个三态逆变器彼此串联耦合以形成图2中可以看到的环路。这些三态逆变器(例如,晶体管Q1至Q8)耦合在电压轨VDD和VSS之间,并且耦合到VCO108的VCO端子,以便接收信号CLK和CLKB。然而,这些分频器可能具有非常高的电流消耗,这使得它们对低电流(例如,亚毫安)无线电是不切实际的。因此,存在对具有较低电流消耗的改进的分频器的需求。 发明内容[0005] 本申请提供一种装置,其包括:以环形结构彼此串联耦合的多个锁存器,其中每个锁存器包括:具有第一时钟端子和第二时钟端子的三态逆变器;耦合到第一时钟端子的第一电阻电容(RC)网络;以及耦合到第二时钟端子的第二RC网络;以及偏置网络,其具有耦合到每个锁存器的第一RC网络的第一偏置电压发生器;和耦合到每个锁存器的第二RC网络的第二偏置电压发生器。 [0007] 电容器、电阻器和时钟信号可以进一步包括第一电容器、第一电阻器和第一时钟信号,并且其中第二RC网络进一步包括:电容器,其耦合到第一时钟端子并被配置为接收时钟信号;以及电阻器,其耦合到第一时钟端子和第一偏置电压发生器。 [0008] 该三态逆变器可以进一步包括:输入端子;输出端子;第一PMOS晶体管,其栅极耦合到输入端子;第二PMOS晶体管,其源极耦合到第一PMOS晶体管的漏极,其栅极耦合到第一时钟端子,并且其漏极耦合到输出端子;第一NMOS晶体管,其栅极耦合到第二时钟端子,并且其漏极耦合到输出端子;以及第二NMOS晶体管,其漏极耦合到第一NMOS晶体管的源极,并且其栅极耦合到输入端子。 [0009] 该第一偏置电压发生器可以进一步包括:第三PMOS晶体管,其栅极和漏极耦合到每个锁存器的第一电阻器;以及可调电流源,其耦合到第三PMOS晶体管的栅极和漏极。 [0010] 该可调电流源可以进一步包括第一可调电流源,并且其中第二偏置电压发生器进一步包括:第三NMOS晶体管,其栅极和漏极耦合到每个锁存器的第二电阻器;以及可调电流源,其耦合到第三NMOS晶体管的栅极和漏极。 [0011] 本发明还提供一种装置,其包括:第一锁存器,其具有:第一三态逆变器,其具有第一输入端子、第一输出端子、第一时钟端子和第二时钟端子;第一电阻电容(RC)网络,其耦合到第一时钟端子,其中第一RC网络被配置为接收第一时钟信号;以及第二RC网络,其耦合到第二时钟端子,其中第二RC网络被配置为接收第二时钟信号;第二锁存器,其具有:第二三态逆变器,其具有第二输入端子、第二输出端子、第三时钟端子和第四时钟端子,其中第二输出端子耦合到第一输入端子;第三电阻电容(RC)网络,其耦合到第三时钟端子,其中第三RC网络被配置为接收第二时钟信号;以及第四RC网络,其耦合到第四时钟端子,其中第四RC网络被配置为接收第一时钟信号;偏置网络,其具有:第一偏置电压发生器,其耦合到第一和第三RC网络;和第二偏置电压发生器,其耦合到第二和第四RC网络;以及逆变器,其耦合到第一输出端子和第二输入端子。 [0012] 在示例性实施方式中,第一、第二、第三和第四RC网络中的每一个可以进一步包括:耦合到其时钟端子的电容器;以及耦合到其时钟端子和其偏置电压发生器的电阻器。 [0013] 第一和第二三态逆变器中的每一个可以进一步包括:第一PMOS晶体管;第二PMOS晶体管,其源极耦合到第一PMOS晶体管的漏极;第一NMOS晶体管,其漏极耦合到第二PMOS晶体管的漏极;以及第二NMOS晶体管,其漏极耦合到第一NMOS晶体管的源极并且其栅极耦合到第一PMOS晶体管的栅极。 [0014] 所提供的装置还可以包括:相位/频率检测器(PFD),其被配置为接收基准信号;电荷泵,其耦合到PFD;低通滤波器(LPF),其耦合到电荷泵;电压控制器振荡器(VCO),其耦合到LPF,其中VCO具有第一VCO端子和第二VCO端子;以及分频器,其具有:第一锁存器,其具有:第一三态逆变器,其具有第一输入端子、第一输出端子、第一时钟端子和第二时钟端子;第一电阻电容(RC)网络,其耦合到第一时钟端子,其中第一RC网络耦合到第一VCO端子;以及第二RC网络,其耦合到第二时钟端子,其中第二RC网络耦合到第二VCO端子;第二锁存器,其具有:第二三态逆变器,其具有第二输入端子、第二输出端子、第三时钟端子和第四时钟端子,其中第二输出端子耦合到第一输入端子和PFD;第三电阻电容(RC)网络,其耦合到第三时钟端子,其中第三RC网络耦合到第二VCO端子;以及第四RC网络,其耦合到第四时钟端子,其中第四RC网络耦合到第一VCO端子;偏置网络,其具有:第一偏置电压发生器,其耦合到第一和第三RC网络;和第二偏置电压发生器,其耦合到第二和第四RC网络;以及逆变器,其耦合到第一输出端子和第二输入端子。 [0016] 图1是常规PLL的示例的示意图; [0017] 图2是在图1的PLL内的常规分频器的示例的示意图;以及 [0018] 图3是根据本发明可以在图1的PLL中使用的分频器的示例的示意图。 具体实施方式[0019] 图3示出分频器200的示例。如该示例所示,分频器200是二分分频器,并且该分频器200可以替代PLL 100中的分频器110。分频器200通常包括级联锁存器202-1和202-2,级联锁存器202-1和202-2耦合在一起以形成环路,其中逆变器204(其通常包括PMOS晶体管Q13和NMOS晶体管Q14)插入在其间。可以添加额外级(例如,锁存器和逆变器)以增加分频比(division ratio)。这些锁存器202-1和202-2可以接收时钟信号CLK和CLKB(其例如并且如图所示彼此互为反相),并且产生输出信号OUT。也包括偏置网络206以提供偏置电压PBIAS和NBIAS给锁存器202-1和202-2。 [0020] 在操作中,分频器200能够接收例如时钟信号CLK和CLKB(其在该示例中形成能够从VCO 108的VCO端子提供的差分时钟信号),并且产生例如单端输出信号OUT,该单端输出信号OUT的频率为差分时钟信号CLK/CLKB的二分之一。这些锁存器202-1和202-2通常包括三态逆变器(例如,MOS晶体管Q9至Q12和Q15至Q18),这些三态逆变器具有输入端子、输出端子和时钟端子以及电阻电容(RC)网络(例如,R1/C1至R4/C4)。在该示例中,信号CLKB通过RC网络(例如,R1/C1至R4/C4)被施加到三态逆变器的时钟端子(例如,PMOS晶体管Q10和NMOS晶体管Q16的栅极),并且在该示例中,信号CLK通过RC网络(例如,R2/C2和R3/C3)被施加到三态逆变器的时钟端子(例如,NMOS晶体管Q11和PMOS晶体管Q17的栅极)。在该示例中,电容器C1至C4的电容应当大于晶体管Q10、Q11、Q16和Q17的电容。这可以允许锁存器202-1和202-2在差分时钟信号CLK/CLKB的适当边缘切换。 [0021] 为了允许锁存器202-1和202-2使用较低动态电流来操作,晶体管Q10、Q11、Q16和Q17的栅极可以被偏置。特别地,通过电阻器R1和R3施加的偏置电压PBIAS和通过电阻器R2和R4施加的偏置电压NBIAS使得晶体管Q10、Q11、Q16和Q17的栅极电压在操作期间接近或高于它们相应的阈值电压。这意味着施加到晶体管Q10、Q11、Q16和Q17的栅极的较小电压可以促使锁存器202-1和202-2进行切换。通常,偏置电压PBIAS和NBIAS可以通过使用可调电流源208和210(例如,电流数模转换器或DAC)和二极管连接的晶体管Q19和Q20来产生。如该示例所示,PMOS晶体管Q19可以是PMOS晶体管Q10和Q16的按比例缩放版本,并且NMOS晶体管Q20可以是NMOS晶体管Q11和Q17的按比例缩放版本。可替代地,每个锁存器202-1和202-2可以都包括偏置网络206,而不是如图所示共享偏置网络206。同样,作为另一替代示例,电流源208和210可以是固定的或通常恒定的电流源。偏置电压PBIAS和NBIAS可以替代地从电源轨之间的可编程的/固定的电阻分频器产生。 [0022] 由于采用这种配置,可以实现若干优点。第一,分频器200可以比传统的分频器(例如,分频器110)具有更低的电流消耗。第二,偏置网络206可以被配置为提供自适应偏置,从而避免与过程和温度变化有关的失配。第三,动态范围可以通过直流(DC)偏置设定值来改善。 |