锁相环电路和该锁相环电路中的方法 |
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| 申请号 | CN201310170137.7 | 申请日 | 2013-05-08 | 公开(公告)号 | CN104143974B | 公开(公告)日 | 2017-09-05 |
| 申请人 | 博通集成电路(上海)有限公司; | 发明人 | 赵云峰; 郭大为; 孔荣辉; | ||||
| 摘要 | 本 发明 涉及静电 电路 技术领域，公开一种 锁 相环电路。该 锁相环 路包括鉴频鉴相器，电荷 泵 ，低通 滤波器 ，压控 振荡器 ， 分频器 ，以及复位模 块 。该鉴频鉴相器接收第一和第二输入 信号 并依据该第一和该第二 输入信号 之间的 相位 和 频率 的差值而输出第一和第二调整参数。该 电荷泵 依据该第一和该第二调整参数产生 电流 。该 低通滤波器 依据该电流产生 电压 。该压控振荡器依据该电压产生振荡频率。该分频器接收和将该振荡频率分频，并产生该第二输入信号。该复位模块产生复位信号以提供给该分频器，其中该复位模块接收该第一信号。本发明的锁相环路使用 负反馈 环，能有效消除该第一输入信号和该第二输入信号之间的相位误差。 | ||||||
| 权利要求 | 1.一种锁相环电路，其特征在于，包括： |
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| 说明书全文 | 锁相环电路和该锁相环电路中的方法技术领域[0001] 本申请涉及电路，特别涉及但不限于一种锁相环电路和该锁相环电路中的方法。 背景技术[0003] 锁相环路上电后，F_ref时钟与F_N时钟具有初始相位误差，其范围从0到2π。该锁相环路只能在该相位误差已被消除后才开始锁定操作。发明内容 [0004] 在一实施例中，提供了一种锁相环(PLL)电路，一锁相环电路包括鉴频鉴相器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)、分频器(FD)、以及复位模块。该鉴频鉴相器(PFD)接收第一和第二输入信号，并依据上述第一和第二输入信号的相位和频率的差值而输出第一和第二调整参数。该电荷泵(CP)与该鉴频鉴相器(PFD)连接，依据该第一和第二调整参数产生电流。该低通滤波器(LPF)与该电荷泵(CP)连接，并依据上述电流产生电压。该压控振荡器与该低通滤波器连接，并依据上述电压产生振荡频率。该分频器接收和将该振荡频率分频，并产生该第二输入信号。该复位模块产生复位信号以提供给该分频器，其中该复位模块接收该第一输入信号。 [0005] 在另一实施例中，提供了该锁相环(PLL)电路中的一种方法，包括：通过鉴频鉴相器接收第一输入信号和第二输入信号，并依据上述第一输入信号和第二输入信号的相位和频率的差值而输出第一调整参数和第二调整参数；通过电荷泵，依据上述第一调整参数和第二调整参数产生电流；通过低通滤波器依据上述电流产生电压；通过压控振荡器(VCO)，依据上述电压产生振荡频率；通过分频器接收该振荡频率，将该振荡频率分频，使用该被分频的振荡频率产生该第二输入信号；以及通过复位模块，产生复位信号以提供给该分频器。附图说明 [0006] 本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考数字标记除详细说明外在各种示图中指示类似部件。 [0007] 图1是根据本发明一实施例的锁相环电路的原理图。 [0008] 图2示出了输入压控振荡器的控制电压V_ctrl和该压控振荡器的输出频率Fvco之间的关系。 [0009] 图3A说明第二输入信号F_N的相位落后于第一输入信号F_ref的相位的情形。 [0010] 图3B说明第二输入信号F_N的相位超前于第一输入信号F_ref的相位的情形。 [0011] 图4是根据本发明一实施例的复位模块的电路图。 [0012] 图4A是根据本发明另一实施例的复位模块100A。 [0013] 图4B是根据本发明另一实施例的复位模块100B。 [0014] 图5是根据本发明一实施例的部分锁相环电路50的结构图。 [0015] 图6示出了根据本发明一实施例的说明复位信号和第二输入信号F_N的顺序的简略图。 [0016] 图7是根据本发明另一实施例的说明复位信号、第二输入信号F_N、以及第五D型触发器的Q输出的顺序的简略图。 [0017] 图8是根据本发明一实施例的锁相环电路中的方法的流程图。 具体实施方式[0018] 现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多的这些细节，也可以实施本发明。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模糊相关说明。 [0019] 图1示出了根据本发明一实施例的锁相环路的原理图。 [0020] 如图1所示，该锁相环(PLL)电路10包含复位模块(100)、鉴频鉴相器(PFD)105、电荷泵(CP)110、低通滤波器(LPF)115、压控振荡器(VCO)120、以及分频器(FD)125。 [0021] 上述鉴频鉴相器105被配置成接收第一输入信号F_ref和第二输入信号F_N，并依据上述第一输入信号F_ref和第二输入信号F_N的相位和频率的差值而输出图1中被标记为UP(up)的第一调整参数和图1中被标记为DN(down)的第二调整参数。该第一输入信号包括上述F_ref时钟信号(在图1中被标记为F_ref)，而该第二输入信号包括上述F_N时钟信号(在图1中被标记为F_N)。该第一调整参数UP和该第二调整参数DN之间的差值与该第一输入信号F_ref和该第二输入信号F_N的相位和频率的差值成比例。 [0022] 该电荷泵110与该鉴频鉴相器105连接，并被配置成依据该第一调整参数UP和该第二调整参数DN产生电流。 [0023] 该低通滤波器115与该电荷泵110连接。该低通滤波器115被配置成依据上述电流产生电压。 [0024] 该压控振荡器120与该低通滤波器115连接。该压控振荡器120被配置成依据上述电压产生振荡频率。该压控振荡器120可以包括LC振荡器。 [0025] 该分频器125被配置成接收该振荡频率，将该振荡频率N分频，并使用被分频的振荡频率产生该第二输入信号F_N，因此该第二输入信号F_N等于该压控振荡器120的输出频率除以N。 [0026] 该锁相环PLL电路10使用负反馈环。假设最初该第二输入信号F_N与该第一输入信号F_ref的频率几乎相同。进一步假设该压控振荡器120的输出频率反比于输入该电压控制振荡器120的控制电压，如图2所示。如果上述第二输入信号F_N的相位落后于上述第一输入信号F_ref的相位，如图3A所示，该鉴频鉴相器105改变该压控振荡器120的控制电压，例如输出脉冲宽度小于该第二调整参数DN的该第一调整参数UP，从而该压控振荡器120加速，而该第二输入信号F_N相应地加速，并且该第二输入信号F_N接近该第一输入信号F_ref。同样的，如果该第二输入信号F_N的相位超前于该第一输入信号F_ref的相位，如图3B所示，该鉴频鉴相器105改变该压控振荡器120的控制电压，例如输出脉冲宽度大于该第二调整参数的该第一调整参数，从而该第二输入信号F_N相应地减速，并且该第二输入信号F_N接近该第一输入信号F_ref。 [0027] 该复位模块100被配置成产生复位信号以提供给该分频器125，其中该复位模块100被配置成接收该第一输入信号F_ref。 [0028] 复位模块100的更详细的讨论将参照图4、图4A、以及图4B在下面给出。 [0029] 图4示出了根据本发明一实施例的复位模块的电路图。 [0030] 在图4中，该复位模块100包括第一反相器400、第一D型触发器405、第二D型触发器410、第三D型触发器415、以及一个异或(XOR)门420。该第一反相器400接收第三信号PLLpwd(PLL掉电)。该第一D型触发器405的D端口与该第一反相器400的输出端口连接，而该第一D型触发器405的Q端口与该第二D型触发器410的D端口连接。该第二D型触发器410的Q端口与该异或XOR门420的第一输入端口和该第三D型触发器415的D端口连接。该第三D型触发器 415的Q端口与该异或门420的第二输入端口连接。该第一D型触发器405、第二D型触发器410及第三D型触发器415的时钟端口都接收该第一输入信号F_ref，从而该异或门420输出一复位脉冲。 [0031] 本领域的技术人员可以理解，该异或门420的两个输入端口分别接收来自该第二D型触发器410和来自该第三D型触发器415的输出。当该第二D型触发器410的输出为“1”并且该第三D型触发器415的输出为“0”时，或者当该第二D型触发器410的输出为“0”并且该第三D型触发器415的输出为“1”时，该异或门420输出“1”。当该第二D型触发器410和该第三D型触发器415的输出相同时，该异或门420输出“0”。由于该第三D型触发器415的输出是该第二D型触发器410的延迟版，也就是说，一脉冲在该第二D型触发器410的输出为“1”和该第三D型触发器415的输出为“0”时产生。因此，该异或门420产生的脉冲的持续时间与一个D型触发器的延迟时间相同。这里，“0”代表逻辑低电压，例如地电位，而“1”代表高电压，例如Vcc。 [0032] 图4A示出了复位模块100A的另一实施例。图4A中，相同的参考数字指示与图4中相同的电路元件。图4A中，该复位模块100A还包括一与门425。该与门425的第一输入端口与该第二D型触发器410的Q端口和该异或门420的第一输入端口连接，该与门425的第二输入端口与该异或门420的输出端口连接，而该与门425输出该复位信号。 [0033] 图4B示出了复位模块100B的另一实施例。图4B中，相同的参考数字指示与图4中相同的电路元件。图4B中，该复位模块100B还包括至少一个第四D型触发器430，其串联连接于该第一D型触发器405的Q端口和该第二D型触发器410的D端口之间。图4B示出了在该第一D型触发器405和该第二D型触发器410之间的一个第四D型触发器430。本领域的技术人员可以理解，多个附加的D型触发器能够被串联安排于该第一D型触发器405和该第二D型触发器410之间。 [0034] 图5示出了部分锁相环电路50的结构图，显示了该分频器、该复位信号和该压控振荡器之间的连接关系。 [0035] 如图5所示，该分频器125还包括2-模块预定标器500和计数模块505。该计数模块505还包括计数器A(505A)和计数器B(505B)。该锁相环电路50还包括第五D型触发器510，第六D型触发器515，第二反相器520以及第三反相器525。 [0036] 该2-模块预定标器500与该计数模块505的第一输入端口连接。该2-模块预定标器500被配置成依据提供给该2-模块预定标器的控制端的控制信号，以1/K或l/(K+1)的分频比率将输入信号的频率分频。也就是说，从该压控振荡器120发送的信号的频率Fvco被该预定标器500以相应于控制信号的内容的比率分频。在这种情况下，该预定标器500的控制端被提供一高电平信号，则该预定标器按照1/(K+1)的比率将输入信号的频率分频，比如1/9。 而该预定标器500的控制端接收一低电平信号，则该预定标器500按照1/K的比率将输入信号的频率分频，比如l/8。优选地，该2-模块预定标器包括4/5分频器，或者该2-模块预定标器包括2/3分频器。 [0037] 该计数模块505用于控制上述预定标器500。该计数模块505包括计数器A(505A)和计数器B(505B)。计数器A能够按照预设的数值A将输入频率分频，而计数器B能够按照预设的数值B将输入频率分频。该分频器125的信号的输出频率等于 例如，该输入频率Fvco等于2.4GHz，该预定标器具有等于8的K。A等于300，并且B等于0。因此，该输出频率等于1MHz。 [0038] 第五D型触发器510的时钟端口接收该复位信号(rst)。该第五D型触发器510的D端口被配置成接收负电源电压(Vss)。该第五D型触发器510的Q端口与第六D型触发器515的负设置端口(SN)连接。该第六D型触发器515的Q端口与该第二反相器520的输入端口连接。该第二反相器520的输出端口与该第三反相器525和该第五D型触发器510的负设置端口(SN)连接。该第三反相器525与该计数模块505的第二输入端口连接。该计数模块505的第一输出端口与该第六D型触发器515的D端口连接。该计数模块505的第二输出端口被反馈给该2-模块预定标器500。该2-模块预定标器500还与该第六D型触发器515的时钟端口连接。 [0039] 当该第五D型触发器510的负设置端口(SN)被设置为“0”时，其意味着无论该第五D型触发器510的D端口的值是什么，该第五D型触发器510的Q端口总是输出“1”。当该第五D型触发器510的负设置端口(SN)被设置为“1”时，接着该第五D型触发器510在时钟周期的确定部位(比如时钟的上升边)处捕捉该第五D型触发器510的D端口的值，而被捕捉的值成为该第五D型触发器510的Q输出。 [0040] 图6示出了根据本发明一实施例的说明复位信号和第二输入信号F_N的顺序的简略图。 [0041] 注意由于该复位信号是由该第一输入信号F_ref产生，该复位信号的高电压始终与该第一输入信号F_ref一致。如果该复位信号在该第二输入信号F_N位于高电平“1”时产生，如图6所示，则第五D型触发器510的负设置端口(SN)的值为“0”，这意味着该复位信号不起作用，并且该电路将不被复位。该信号F_N的占空比是小的。例如F_N的高电平电压的宽度为8/Fvco。如果Fvco等于2400MHz，则F_N的高电平电压的宽度为3.33ns，F_ref＝1M。因此，该第一输入信号F_N与该第二输入信号F_ref之间的最大相位误差为： [0042] 如果压控振荡器(VCO)的初始频率为Fvco+ΔF，或者Fvco-ΔF，其中Fvco代表锁定频率，并且Fvco＝N×F_ref，则F_N的频率为 或者 [0043] 当压控振荡器(VCO)的初始频率等于Fvco+ΔF时，为了补偿2π的相位延续时间，有k个F_N的周期和k-1个F_ref的周期，即： [0044] [0045] 因此， 为了补偿2π的相位误差，需要以下时间： [0046] [0047] 当压控振荡器(VCO)的初始频率为Fvco-ΔF时，为了补偿2π的相位延续时间，有k-1个F_N的周期和k个F_ref的周期，即 [0048] [0049] 因此， 为了补偿2π的相位误差，需要以下时间： [0050] [0051] 因此，用于补偿2π的相位误差所需的时间等于 假设N＝2400，F_ref＝1M，Fvco＝2400M，ΔF＝30M，则抵消2π的相位误差所需的时间为80μs。 [0052] 为了抵消该第一输入信号F_ref和该第二输入信号F_N之间的最大相位误差需要 的时间。 [0053] 图7示出了根据本发明另一实施例的说明复位信号、第二输入信号F_N、以及第五D型触发器510的Q输出Q1的顺序的简略图。 [0054] 如果该复位信号在该第二输入信号F_N位于低电平“0”时产生，如图7所示，则第五D型触发器510的负设置端口(SN)为“1”，这意味着该复位信号起作用。该第五D型触发器510的Q端口(Q1)输出一个低电压，其将设置该第二输入信号F_N至高电压，并且F_N的该高电压将设置该第五D型触发器的SN，即F_N的该高电压提供“0”给该第五D型触发器的SN，从而该第五D型触发器的SN被设置为“0”。当该第五D型触发器的SN被设置为“0”时，该第五D型触发器510的Q端口(Q1)被设置为“1”。因此，一狭窄的低电压脉冲在由该第五D型触发器的Q端口(Q1)输出的信号中发生。该第二输入信号F_N将重置该计数模块505，并触发该计数模块505以重新开始计数，因此，该分频模块505重新取得分母AK+B。在这种情况下，该第一输入信号F_ref和该第二输入信号F_N的相位差等于门延迟，其是可以被忽略的。 [0055] 图8示出了根据本发明一实施例的锁相环电路中的一种方法。该方法80包括通过鉴频鉴相器接收第一输入信号和第二输入信号(800)。该方法80还包括依据该第一输入信号和该第二输入信号之间的相位和频率的差值而输出第一调整参数和第二调整参数(805)。该方法80接着通过电荷泵，依据上述第一调整参数和第二调整参数产生电流(810)。该方法80接着通过低通滤波器，根据上述电流产生电压(815)。该方法80接着通过压控振荡器(VCO)，根据上述电压产生振荡频率(820)。该方法80接着接收该振荡频率和将该振荡频率分频(825)。该方法80然后通过分频器，使用已经被分频的振荡频率产生第二输入信号(830)。接着，该方法80通过复位模块，产生(835)复位信号以提供给该分频器。最后，该方法 80保持锁定上述配置信号并关闭该数字电路(818)。 [0056] 优选地，该第一输入信号包含基准信号。 [0057] 优选地，该第三信号包含锁相环路掉电信号。 |
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