1.一种半导体器件，包括：
主驱动单元，所述主驱动单元被配置成接收包括连续施加的第一输出数据至第三输出数据的输出数据且将所接收的输出数据驱动至数据输出焊盘；
预加重数据发生单元，所述预加重数据发生单元被配置成对将所述输出数据延迟一个数据周期而获得的延迟的数据与所述输出数据进行比较，将比较结果延迟一个数据周期，以及输出所延迟的比较结果作为预加重数据；以及
预加重驱动单元，所述预加重驱动单元被配置成接收所述预加重数据且将所接收的预加重数据驱动至所述数据输出焊盘，
其中，所述预加重驱动单元包括：
上拉加重驱动单元，所述上拉加重驱动单元被配置成如果第一输出数据与第二输出数据都处于逻辑低电平，则在从第三输出数据被驱动至所述数据输出焊盘的时间点开始的预设时间期间，将所述数据输出焊盘朝向逻辑高电平上拉驱动；以及
下拉加重驱动单元，所述下拉加重驱动单元被配置成如果第一输出数据与第二输出数据都处于逻辑高电平，则在从第三输出数据被驱动至所述数据输出焊盘的时间点开始的预设时间期间，将所述数据输出焊盘朝向逻辑低电平下拉驱动。
2.如权利要求1所述的半导体器件，其中，所述预加重数据发生单元包括：
上拉预加重数据发生器，所述上拉预加重数据发生器被配置成产生上拉预加重数据，其中，如果所述延迟的数据与所述输出数据都处于逻辑低电平，则所述上拉预加重数据被激活为逻辑低电平；以及
下拉预加重数据发生器，所述下拉预加重数据发生器被配置成产生下拉预加重数据，其中，如果所述延迟的数据与所述输出数据都处于逻辑高电平，则所述下拉预加重数据被激活为逻辑高电平。
3.如权利要求1所述的半导体器件，其中，所述主驱动单元包括：
前置主驱动器，所述前置主驱动器被配置成将所述输出数据反相并驱动；
上拉主驱动器，所述上拉主驱动器被配置成如果从所述前置主驱动器输出的数据处于逻辑低电平，则将所述数据输出焊盘上拉驱动至逻辑高电平；以及
下拉主驱动器，所述下拉主驱动器被配置成如果从所述前置主驱动器输出的数据处于逻辑高电平，则将所述数据输出焊盘下拉驱动至逻辑低电平。
4.如权利要求2所述的半导体器件，其中，所述上拉预加重数据发生器包括：
第一延迟部，所述第一延迟部被配置成将所述输出数据延迟一个数据周期且输出延迟的数据；
第一逻辑运算部，所述第一逻辑运算部被配置成接收所述延迟的数据和所述输出数据且对所接收的数据执行“或”运算；
第二数据延迟部，所述第二数据延迟部被配置成将所述第一逻辑运算部的输出信号延迟一个数据周期；以及
上拉预加重输出部，所述上拉预加重输出部被配置成输出所述第二数据延迟部的输出信号作为所述上拉预加重数据，其中，在预设时间期间，如果所述第二数据延迟部的输出信号被激活为逻辑低电平，则所述上拉预加重数据触发为逻辑低电平。
5.如权利要求2所述的半导体器件，其中，所述下拉预加重数据发生器包括：
第三数据延迟部，所述第三数据延迟部被配置成将所述输出数据延迟一个数据周期且输出延迟的数据；
第二逻辑部，所述第二逻辑部被配置成接收所述延迟的数据和所述输出数据且对所接收的数据执行“与”运算；
第四数据延迟部，所述第四数据延迟部被配置成将所述第二逻辑部的输出信号延迟一个数据周期；以及
下拉预加重输出部，所述下拉预加重输出部被配置成输出所述第四数据延迟部的输出信号作为所述下拉预加重数据，其中，在预设时间期间，如果所述第四数据延迟部的输出信号被激活为逻辑高电平，则所述下拉预加重数据触发为逻辑高电平。
6.根据权利要求1所述的半导体器件，其中，所述预加重驱动单元在输出数据维持相同逻辑电平的数据时段被维持在两个或更多个数据周期期间时工作。
7.一种半导体器件，包括：
主驱动单元，所述主驱动单元被配置成将连续施加的第一至第三输出数据驱动至数据输出焊盘；以及
预加重驱动单元，所述预加重驱动单元被配置成如果所述第一输出数据与所述第二输出数据具有相同逻辑电平，则响应于所述第三输出数据被驱动至所述数据输出焊盘的操作，在与所述第一输出数据和所述第二输出数据的逻辑电平相反的驱动方向上驱动所述数据输出焊盘，
其中，所述预加重驱动单元包括：
上拉加重驱动单元，所述上拉加重驱动单元被配置成如果所述第一输出数据与所述第二输出数据都处于逻辑低电平，则在从所述第三输出数据被驱动至所述数据输出焊盘的时间点开始的预设时间期间，将所述数据输出焊盘朝向逻辑高电平上拉驱动；以及下拉加重驱动单元，所述下拉加重驱动单元被配置成如果所述第一输出数据与所述第二输出数据都处于逻辑高电平，则在从所述第三输出数据被驱动至所述数据输出焊盘的时间点开始的预设时间期间，将所述数据输出焊盘朝向逻辑低电平下拉驱动。
8.如权利要求7所述的半导体器件，其中，所述主驱动单元的驱动能力是所述预加重驱动单元的驱动能力的N倍，其中N为大于2的整数。
9.如权利要求7所述的半导体器件，其中，所述主驱动单元包括：
前置主驱动器，所述前置主驱动器被配置成将所述第一输出数据至所述第三输出数据反相并驱动；
上拉主驱动器，所述上拉主驱动器被配置成如果从所述前置主驱动器输出的数据处于逻辑低电平，则将所述数据输出焊盘上拉驱动至逻辑高电平；以及
下拉主驱动器，所述下拉主驱动器被配置成如果从所述前置主驱动器输出的数据处于逻辑高电平，则将所述数据输出焊盘下拉驱动至逻辑低电平。
10.如权利要求7所述的半导体器件，其中，所述上拉加重驱动单元包括：
第一逻辑电平检测器，所述第一逻辑电平检测器被配置成检测所述第一输出数据和所述第二输出数据的逻辑电平变为逻辑低电平；
上拉预加重数据发生器，所述上拉预加重数据发生器被配置成在所述第三输出数据被驱动至所述数据输出焊盘的时间点，产生上拉预加重数据，其中，所述上拉预加重数据的激活是响应于所述第一逻辑电平检测器的输出信号而确定的；以及
上拉加重驱动器，所述上拉加重驱动器被配置成在所述上拉预加重数据被激活的时段中将所述数据输出焊盘朝向逻辑高电平上拉驱动。
11.如权利要求10所述的半导体器件，其中，所述第一逻辑电平检测器包括：
第一数据延迟部，所述第一数据延迟部被配置成将所述第一输出数据延迟至所述第二输出数据被驱动至所述数据输出焊盘的时间点；以及
第一逻辑电平比较部，所述第一逻辑电平比较部被配置成比较从所述第一数据延迟部输出的延迟的第一输出数据与所述第二输出数据的逻辑电平，且产生在所述第一输出数据和所述第二输出数据的逻辑电平处于逻辑低电平的时段中具有逻辑低电平的输出信号。
12.如权利要求11所述的半导体器件，其中，所述上拉预加重数据发生器包括：
第二数据延迟部，所述第二数据延迟部被配置成将所述第一逻辑电平比较部的输出信号延迟至所述第三输出数据被驱动至所述数据输出焊盘的时间点；以及
上拉预加重输出部，所述上拉预加重输出部被配置成输出所述上拉预加重数据，其中，在预设时间期间，如果从所述第二数据延迟部输出的信号处于逻辑低电平，则所述上拉预加重数据被激活为逻辑低电平。
13.如权利要求12所述的半导体器件，其中，所述上拉加重驱动器包括PMOS晶体管，所述PMOS晶体管的源极耦接至外部电源电压端子且漏极耦接至所述数据输出焊盘，且所述PMOS晶体管被配置成在施加至栅极的所述上拉预加重数据被激活为逻辑低电平的时段中将所述数据输出焊盘驱动至外部电源电压，以便将所述数据输出焊盘朝向逻辑高电平驱动。
14.如权利要求10所述的半导体器件，其中，所述下拉加重驱动单元包括：
第二逻辑电平检测器，所述第二逻辑电平检测器被配置成检测所述第一输出数据和所述第二输出数据的逻辑电平变为逻辑高电平；
下拉预加重数据发生器，所述下拉预加重数据发生器被配置成在所述第三输出数据被驱动至所述数据输出焊盘的时间点，产生下拉预加重数据，所述下拉预加重数据的激活是响应于所述第二逻辑电平检测器的输出信号而确定的；以及
下拉加重驱动器，所述下拉加重驱动器被配置成在所述下拉预加重数据被激活的时段中将所述数据输出焊盘朝向逻辑低电平下拉驱动。
15.如权利要求14所述的半导体器件，其中，所述第二逻辑电平检测器包括：
第三数据延迟部，所述第三数据延迟部被配置成将所述第一输出数据延迟至所述第二输出数据被驱动至所述数据输出焊盘的时间点；以及
第二逻辑电平比较部，所述第二逻辑电平比较部被配置成比较从所述第三数据延迟部输出的延迟的第一输出数据与所述第二输出数据的逻辑电平，且产生在所述第一输出数据和所述第二输出数据的逻辑电平处于逻辑高电平的时段中具有逻辑高电平的输出信号。
16.如权利要求15所述的半导体器件，其中，所述下拉预加重数据发生器包括：
第四数据延迟部，所述第四数据延迟部被配置成将所述第二逻辑电平比较部的输出信号延迟至所述第三输出数据被驱动至所述数据输出焊盘的时间点；以及
下拉预加重输出部，所述下拉预加重输出部被配置成输出所述下拉预加重数据，其中，在预设时间期间，如果从所述第四数据延迟部输出的信号处于逻辑高电平，则所述下拉预加重数据被激活为逻辑高电平。
17.如权利要求16所述的半导体器件，其中，所述下拉加重驱动器包括NMOS晶体管，所述NMOS晶体管的漏极耦接至所述数据输出焊盘且源极耦接至外部接地电压端子，且所述NMOS晶体管被配置成在施加至栅极的所述下拉预加重数据被激活为逻辑高电平的时段中将所述数据输出焊盘驱动至外部接地电压，以便将所述数据输出焊盘朝向逻辑低电平驱动。