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一种底层埋入式微米级三维薄膜电感器及其制造方法
申请号	CN201510906003.6	申请日	2015-12-09	公开(公告)号	CN105428034A	公开(公告)日	2016-03-23
申请人	浙江师范大学;			发明人	何兴伟; 方允樟; 李文忠; 马云; 金林枫;
摘要	本发明涉及一种底层埋入式微米级三维薄膜电感器及其制造方法，本发明提出了底层埋入式的概念，即在底导线层光刻实现后不直接镀膜，而是采用刻蚀的方法使衬底下凹，再镀膜，将底导线层斜纹埋入凹槽，并通过控制厚度，让底导线层斜纹的顶部与衬底基本持平。然后在该平面上依次镀绝缘层、磁芯层、绝缘层、顶条纹导线层。通过纯光刻法，实现结构优良的三维薄膜电感器。并将尺寸减小到微米级。同时又保证生长的底导线层上平面与衬底面持平，使得其后的膜层生长在水平面上。成功的避免了磁性层的弯曲及各层在垂直平面方向部分交叠的情况，结构上达到了膜层在垂直方向上是完全分离且均是平整的效果,而且达到了较大的占空比和电感值。
权利要求	1.一种底层埋入式微米级三维薄膜电感器，包括衬底、导线底层、导线顶层和包裹有绝缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所述导线顶层和所述所述导线底层之间，其特征在于：所述导线底层埋入衬底内，所述导线底层的上表面与衬底平面持平。 2.根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述导线底层和导线顶层均为Cr膜、Cu膜和Cr膜叠加组成的，所述磁性层为Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜叠加组成的。 3.根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述磁性层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和导线顶层通过触点对接缠绕包裹。 4.根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述导线底层和导线顶层为薄膜斜纹层。 5.根据权利要求1至4任一项所述的底层埋入式微米级三维薄膜电感器，其特征在于：所述磁性层是环型跑道形状。 6.根据权利要求1至4任一项所述的底层埋入式微米级三维薄膜电感器，其特征在于：所述磁性层的厚度为2到10μm。 7.一种底层埋入式微米级三维薄膜电感器制造方法，其特征在于，包括以下步骤： (1)在衬底上采用PECVD的方法镀上SiO2层； (2)采用负胶光刻，在衬底上暴露出导线底层图案； (3)采用HF水溶液腐蚀掉暴露的SiO2，正好露出衬底； (4)利用磁控溅射生长导线底层，导线底层厚度为步骤(1)中SiO2层的厚度； (5)通过去胶工艺，在衬底上得到导线底层； (6)在导线底层上用PECVD的方法生长绝缘底层； (7)采用负胶光刻，在绝缘底层上暴露出磁性层图案； (8)利用磁控溅射生长磁性层； (9)通过去胶工艺，在衬底上得到导线底层、未腐蚀的绝缘层底层和磁性层； (10)用PECVD的方法生长绝缘顶层； (11)采用正胶光刻，在衬底上覆盖绝缘层图案； (12)采用HF水溶液腐蚀暴露的绝缘顶层，在衬底上得到导线底层、已腐蚀的绝缘层底层、磁性层和已腐蚀绝缘层顶层； (13)采用负胶光刻，在衬底上暴露出导线顶层图案； (14)通过去胶工艺，在衬底上得到导线底层、已腐蚀的绝缘层底层、磁性层、已腐蚀的绝缘层顶层和导线顶层，即得到所述底层埋入式微米级三维薄膜电感。 8.根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于，所述步骤(4)和步骤(14)生长导线底层和导线顶层的过程为依次生长Cr膜、Cu膜和Cr膜；所述步骤(8)生长磁性层的过程为依次生长Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜。 9.根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于，所述步骤(3)和步骤(12)中的HF水溶液还添加了NH4F。 10.根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于，所述HF水溶液中添加的NH4F后，HF：NH4F：H2O的质量比为1：2：3.3。
说明书全文	一种底层埋入式微米级三维薄膜电感器及其制造方法技术领域 [0001] 本发明涉及一种微电子技术领域的器件及其制作方法，具体为一种底层埋入式微米级三维薄膜电感器及其制造方法。背景技术 [0002] 随着集成电路的普及，电子元器件的微型化成为一种趋势。而目前电感是制约微型化进程的一个重要环节。国内外有很多关于微型电感的报道，多数是二维平面型的薄膜电感，这些微型电感的电感值仍较低，不能满足多数场合的要求。因而我们仍经常看到一块集成电路板上放置着漆包线绕指在磁环外的大电感。这种场景体现了应用上对大电感值的微型电感的迫切需求。 [0003] 三维薄膜电感，通电后产生的磁通量会大于二维平面行的薄膜电感。尤其是薄膜导线缠绕磁性膜性层(类似于漆包线外绕磁体)的三维薄膜电感，内置的高磁导率磁芯能放大磁通量，更容易获得大的电感值。 [0004] 根据文献调研，薄膜导线缠绕磁性膜性层(类似于漆包线外绕磁体)的三维薄膜电感主要有以下两种制备方法：(1)采用光刻镀膜的方法。根据光刻套刻技术，在衬底上制备多层膜(底条纹导线层、磁芯层、顶条纹导线层)，使他们在垂直于衬底平面的方向上有叠层式的分布，两条纹导线层通过触点在磁芯层的两侧相互连接，缠绕式包裹着磁性层，形成三维薄膜电感。这种方法比较简单，是制备微电路较常用而成熟的方法。但存在一个明显的缺陷，由于底导线层的条形栏栅型起伏形状，导致其上的膜层也是蜿蜒起伏的。膜层在垂直方向的不能完全分离开(见图1)。约1/3的磁性层区与底导线层为同一平面，约1/3的磁性层区与顶导线层为同一平面，部分底导线层与顶导线层在同一平面。这极大的减小了薄膜线圈所夹的截面面积和磁芯层的占空比。同时蜿蜒起伏的结构使得磁性层中存在应力，会很大程度影响其软磁性能。(2)光刻镀膜结合微加工的方法。该方法在生长出底条纹导线层后，甩一种绝缘有机胶体，固化后用微加工的方法抛光平表面，使得后面的磁性层生在在平整的表面。然后在甩该绝缘有机胶体，固化后用微加工的方法抛光平表面在生长顶条纹导线层，两导线层通过电镀出电极柱的方式连接。该方法得到的膜层在垂直方向上是完全分离且均是平整的，达到了类似于漆包线外绕磁体的效果(见图2)。然而，该方法也同样存在缺陷。结合微加工的方法会是工艺变得更加复杂，多了抛光、电镀等步骤，不是目前微电路的主流加工工艺。更致命的是，微加工的抛光法在水平上对其他器件会有毁灭性的破坏，也不适合大规模集成电路的制备。发明内容 [0005] 本发明提供了一种可以解决磁性层的弯曲及各层在垂直平面方向部分交叠的问题的底层埋入式微米级三维薄膜电感器及其制作方法。 [0006] 本发明解决上述技术问题的技术方案如下：一种底层埋入式微米级三维薄膜电感器，包括衬底、导线底层、导线顶层和包裹有绝缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所述导线顶层和所述所述导线底层之间，所述导线底层和导线顶层均为Cr膜、Cu膜和Cr膜叠加组成的，所述磁性层为Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜叠加组成的，所述导线底层埋入衬底内，所述导线底层的上表面与衬底平面持平。 [0007] 本发明的有益效果为：本发明提出了底层埋入式的概念，即在底导线层光刻实现后不直接镀膜，而是采用刻蚀的方法使衬底下凹，再镀膜，将底导线层斜纹埋入凹槽，并通过控制厚度，让底导线层斜纹的顶部与衬底基本持平。然后在该平面上依次镀绝缘层、磁芯层、绝缘层、顶条纹导线层。通过纯光刻法，实现结构优良的三维薄膜电感器。并通过改善工艺，将尺寸减小到微米级,成功避免了磁性层的弯曲及各层在垂直平面方向部分交叠的情形。 [0008] 进一步的，所述磁性层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和导线顶层通过触点对接缠绕包裹。 [0009] 进一步的，所述导线底层和导线顶层为薄膜斜纹层。 [0010] 进一步的，所述磁性层是环型跑道形状。 [0011] 采用上述进一步方案的有益效果为：采用闭环会达到更高的磁导率。进一步的，所述磁性层的厚度为2到10μm。 [0012] 本发明还涉及了一种底层埋入式微米级三维薄膜电感器制造方法，包括以下步骤： [0013] (1)在衬底(本发明可采用本征硅衬底)上采用PECVD的方法镀上SiO2层； [0014] (2)采用负胶光刻，在衬底上暴露出导线底层图案； [0015] (3)采用HF水溶液腐蚀掉暴露的SiO2，正好露出衬底； [0016] (4)利用磁控溅射依次生长Cr膜、Cu膜和Cr膜作为导线底层，多层膜总厚度为步骤(1)中SiO2层的厚度； [0017] (5)通过去胶工艺，得到导线底层； [0018] (6)将基片用PECVD的方法生长绝缘底层； [0019] (7)采用负胶光刻，在绝缘底层上暴露出磁性层图案； [0020] (8)利用磁控溅射依次生长Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜作为磁性层。 [0021] (9)通过去胶工艺，得到导线底层、未腐蚀的绝缘层底层和磁性层。 [0022] (10)用PECVD的方法生长绝缘顶层。 [0023] (11)采用正胶光刻，在衬底上覆盖绝缘层图案。 [0024] (12)采用HF水溶液腐蚀暴露的绝缘顶层，在衬底上得到导线底层、已腐蚀的绝缘层底层、磁性层和已腐蚀绝缘层顶层。 [0025] (13)采用负胶光刻，在衬底上暴露出导线顶层图案。 [0026] (14)然后依次生长Cr膜、Cu膜和Cr膜作为导线顶层。 [0027] (15)通过去胶工艺，得到导线底层、已腐蚀的绝缘层底层、磁性层、已腐蚀的绝缘层顶层和导线顶层。 [0028] 进一步的，所述步骤(3)和步骤(12)中的HF水溶液还添加了NH4F。 [0029] 进一步的，所述的底层埋入式微米级三维薄膜电感器制造方法，所述HF水溶液中添加的NH4F后，HF：NH4F：H2O的质量比为1：2：3.3。 [0030] 采用上述进一步方案的有益效果为：NH4F可减慢腐蚀的速度，保证线条的平整度，以达到更好的腐蚀效果。附图说明 [0031] 图1是普通光刻镀膜法制造的薄膜电感器沿薄膜螺线管轴向且垂直膜面的截面示意图； [0032] 图2是光刻镀膜结合微加工的方法制造的薄膜电感器沿薄膜螺线管轴向且垂直膜面的截面示意图； [0033] 图3是本发明的薄膜电感器沿薄膜螺线管轴向且垂直膜面的截面示意图； [0034] 图4是导线底层图案； [0035] 图5是磁性层图案； [0036] 图6是绝缘层图案； [0037] 图7是导线顶层图案； [0038] 图8是导线底层、绝缘层底层(已腐蚀)、磁性层、绝缘层顶层(已腐蚀)、导线顶层的效果图。 [0039] 附图中，各标号所代表的部件列表如下： [0040] 1、衬底；2、包裹有绝缘层的磁性层；3、导线顶层；4、导线底层；5、绝缘固体胶体膜层；6、第一电极；7、第二电极；8、备用电极。具体实施方式 [0041] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。 [0042] 本发明涉及一种底层埋入式微米级三维薄膜电感器制造方法，包括以下步骤： [0043] (1)在本征硅衬底上采用PECVD的方法镀上2μm厚的SiO2层； [0044] (2)采用负胶光刻，在衬底上暴露出如图4的导线底层图案； [0045] (3)采用HF：NH4F：H2O(质量比为1：2：3.3)溶液腐蚀掉暴露的SiO2，刚好露出硅衬底； [0046] (4)然后利用磁控溅射生长Cr/Cu/Cr膜作为导线底层； [0047] (5)通过去胶工艺，得到薄膜斜纹底层； [0048] (6)将基片用PECVD的方法生长绝缘底层； [0049] (7)采用负胶光刻，在绝缘底层上暴露出如图5的磁性层图案； [0050] (8)然后磁控溅射生长Cr/Cu/FeCuNbSiB/Cu/Cr膜作为磁性层； [0051] (9)通过去胶工艺，得到导线底层+绝缘层底层(未腐蚀)+磁性层； [0052] (10)将基片用PECVD的方法生长绝缘顶层； [0053] (11)采用正胶光刻，在衬底上覆盖着如图6的绝缘层图案； [0054] (12)采用HF：NH4F：H2O(质量比为1：2：3.3)溶液腐蚀暴露的SiO2，在衬底上得到导线底层+绝缘层底层(已腐蚀)+磁性层+绝缘层顶层(已腐蚀)。 [0055] (13)采用负胶光刻，在衬底上暴露出如图7的导线顶层； [0056] (14)然后生长Cr/Cu/Cr膜作为导线顶层。 [0057] (15)通过去胶工艺，得到如图8的导线底层+绝缘层底层(已腐蚀)+磁性层+绝缘层顶层(已腐蚀)+导线顶层的效果； [0058] 本发明还涉及一种底层埋入式微米级三维薄膜电感器，包括衬底、导线底层、导线顶层和包裹有绝缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所述导线顶层和所述所述导线底层之间，所述导线底层埋入衬底内，所述导线底层的上表面与衬底平面持平。 [0059] 所述导线底层和导线顶层均为Cr膜、Cu膜和Cr膜叠加组成的， [0060] 所述磁性层为Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜叠加组成的。 [0061] 所述磁性层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和导线顶层通过触点对接缠绕包裹。 [0062] 如图1、图2所示为现有技术的两种制备方法制备的薄膜电感器截面图，图3为本发明的薄膜电感器沿薄膜螺线管轴向且垂直膜面的截面示意图，由图可知，本发明实现了结构优良的三维薄膜电感器。并将尺寸减小到微米级。同时又保证生长的底导线层上平面与衬底面持平，使得其后的膜层生长在水平面上。成功的避免了磁性层的弯曲及各层在垂直平面方向部分交叠的情况，结构上达到了膜层在垂直方向上是完全分离且均是平整的效果； [0063] 如图4为导线底层图案，导线底层为逆时针方向的薄膜斜纹底层，导线线宽24μm，单条导线长度为228μm，每条导线之间的间距为24μm； [0064] 如图5为磁性层图案，磁性层是环型跑道形状，磁性层内圆弧半径R1为146μm，外圆弧半径R2为310μm，中间直线部分长度L1为975.42μm，所述磁性层的厚度为2到10μm,其中Cr膜厚度为50nm，Cu膜厚度为100nm。 [0065] 如图6为绝缘层图案，绝缘层内圆弧半径R3为178μm，外圆弧半径R4为278μm，中间直线部分长度L2为975.42μm。 [0066] 如图7为导线顶层，导线底层为顺时针方向的薄膜斜纹底层，导线线宽24μm，单条导线长度为228μm，每条导线之间的间距为24μm。 [0067] 如图8为导线底层+绝缘层底层(已腐蚀)+磁性层+绝缘层顶层(已腐蚀)+导线顶层的效果。 [0068] 实验过程中，将不采用本发明的方法制造的薄膜电感器对照例，和分别改变SiO2厚度、导线底/顶层厚度、磁性层中的FeCuNbSiB膜厚度和绝缘底/顶层厚度的实施例进行对比，并分别测量直流电阻和在高频(1MHz-10MHz)下测得的电感量值进行对比，对比结果见下表所示： [0069] [0070] 各实施例中三维薄膜电感器的尺寸均为1580μm×684μm×7μm，绝缘层材料使用SiO2，各实施例的占空比均约为64.7％，而不使用本发明的方法制造的薄膜电感器占空比只有20％。 [0071] 由实验可知，本发明与现有技术相比，具有以下优势：本发明的方法制造的薄膜电感器占空比明显增大，获得的电感值是同等参数但斜纹底层不埋入对照例的两倍；工艺上进行了简化，并实现了和光刻镀膜结合微加工的方法制造的薄膜电感器相同的结构特征。 [0072] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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