Chip component

この発明は、ディスクリート部品としてのチップ抵抗器やチップコンデンサ等のチップ部品に関する。

たとえば、チップ抵抗器は、従来、セラミック等の絶縁基板と、その表面に材料ペーストをスクリーン印刷して形成された抵抗膜と、抵抗膜に接続された電極とを含む構成をしている。 そして、チップ抵抗器の抵抗値を目標値に合わせるために、抵抗膜に対してレーザー光線を照射してトリミング溝を刻設するレーザートリミングが行われていた（特許文献１参照）。

また、特許文献２は、チップ部品の他の例として、ベース基板の表面に内部電極を介して誘電体層を形成し、この誘電体層上にレーザによりトリミング可能な上部電極を前記内部電極と対向して形成したレーザトリマブルコンデンサを開示している。 上部電極の一部がレーザによって除去され、それによって、電極間の静電容量が所望の値に追い込まれる。

従来のチップ抵抗器は、レーザートリミングによって抵抗値が目標値になるように合わせ込まれるため、幅広い抵抗値に対応することができない。
また、チップ抵抗器は、年々小型化が進行しているので、高抵抗品を開発しようとしても、抵抗膜の配置面積の制約から、高抵抗化が困難であった。
さらに、チップ抵抗器は形状寸法精度を向上させなければ、基板実装時の搬送エラー等のトラブルを招き易いため、形状寸法精度の向上および微細加工精度の向上がチップ抵抗器の製造上における重要な課題であった。

また、上記の構造のチップコンデンサでは、複数種類の容量値のコンデンサが必要な場合に、その複数の容量値対応した複数種類の個別にコンデンサを設計する必要がある。 そのため、設計のための長い期間が必要となり、かつ、そのための多大な労力が必要となる。 しかも、コンデンサが搭載される機器の仕様変更のために新たな容量値のコンデンサが必要となったときに、速やかに対応することができない。

この発明の目的は、上述の背景のもとになされたもので、共通の基本設計で複数種類の要求値に対応することができ、しかも形状寸法精度および微細加工精度の向上したチップ部品であって、実装性に優れたチップ部品を提供することを主たる目的とする。

請求項１記載の発明は、基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための外部接続電極と、前記基板上に形成され、前記複数の素子要素と前記外部接続電極とを切り離し可能にそれぞれ接続する複数のヒューズと、前記外部接続電極の外部接続端に形成されたはんだ層とを含むことを特徴とする、チップ部品である。

請求項２記載の発明は、前記素子回路網が、前記基板上に形成された複数の抵抗体を含む抵抗回路網を含み、前記チップ部品がチップ抵抗器であることを特徴とする、請求項１記載のチップ部品である。
請求項３記載の発明は、前記抵抗体が、前記基板上に形成された抵抗体膜および前記抵抗体膜に積層された配線膜を含むことを特徴とする、請求項２に記載のチップ部品である。

請求項４記載の発明は、前記配線膜およびヒューズは、同一レイヤーに形成された導体膜であり、前記外部接続電極が設けられる基板上にも、前記導体膜が設けられていることを特徴とする、請求項３記載のチップ部品である。
請求項５記載の発明は、前記素子回路網が、前記基板上に形成された複数のキャパシタ要素を含むキャパシタ回路網を含み、前記チップ部品がチップコンデンサであることを特徴とする、請求項１に記載のチップ部品である。

請求項６記載の発明は、前記キャパシタ要素が、前記基板上に形成された容量膜と、前記容量膜を挟んで対向する下部電極および上部電極とを含み、前記下部電極および前記上部電極が、分離された複数の電極膜部分を含み、前記複数の電極膜部分が前記複数のヒューズにそれぞれ接続されていることを特徴とする、請求項５に記載のチップ部品である。
請求項７記載の発明は、前記下部電極または前記上部電極の一部は、前記外部電極が設けられる基板領域にも導体膜として設けられていることを特徴とする、請求項６に記載のチップ部品である。

請求項８記載の発明は、前記素子回路網が、前記基板上に形成されたインダクタ（コイル）およびそれに関連する配線を含み、前記チップ部品がチップインダクタであることを特徴とする、請求項１記載のチップ部品。
請求項９記載の発明は、前記素子回路網が、前記基板上に形成された接合構造を有する複数のダイオードを含むダイオード回路網を含み、前記チップ部品がチップダイオードであることを特徴とする、請求項１記載のチップ部品である。

請求項１０記載の発明は、前記複数のダイオードが、ＬＥＤを含むＬＥＤ回路網であり、前記チップ部品がチップＬＥＤであることを特徴とする、請求項９記載のチップ部品である。
請求項１１記載の発明は、前記外部接続電極は、前記素子回路網の一部を形成する導体膜上に積層された導体材料により構成されていることを特徴とする、請求項４〜１０のいずれか一項に記載のチップ部品である。

請求項１２記載の発明は、前記導体材料は多層構造の導体材料膜を含むことを特徴とする、請求項１１に記載のチップ部品である。
請求項１３記載の発明は、前記外部接続電極は、ニッケル層、パラジウム層、金層およびはんだ層を含むことを特徴とする、請求項４〜１２のいずれか一項に記載のチップ部品である。

請求項１４記載の発明は、前記外部接続電極は、銅層およびはんだ層を含むことを特徴とする、請求項４〜１２のいずれか一項に記載のチップ部品である。

請求項１記載の発明によれば、チップ部品に備えられた外部接続電極は、その外部接続端にはんだ層を含んでいるため、チップ部品の実装時に、はんだ印刷を不要にして、容易に実装のできるチップ部品とすることきができる。
また、実装のためのはんだ量が減少し、はんだのはみ出し等が生じず、高密度実装が可能なチップ部品とすることができる。

請求項２または３記載の発明によれば、実装が容易で、かつ高密度実装が可能なチップ抵抗器を提供することができる。
請求項４記載の発明によれば、チップ部品がチップ抵抗器の場合に、外部接続電極を抵抗回路網と確実に接続でき、かつ外部接続電極の基板への組み込みが容易になる。
請求項５または６記載の発明によれば、実装が容易なチップ部品としてのチップコンデンサを提供することができる。

請求項７記載の発明によれば、チップコンデンサにおいて外部接続電極を設け易く、かつ電気的に確実に外部接続電極を組み込むことができる。
請求項８記載の発明によれば、チップインダクタにおいて外部接続電極を設け易く、かつ電気的に確実に外部接続電極を組み込むことができる。
請求項９記載の発明によれば、チップダイオードにおいて外部接続電極を設け易く、かつ電気的に確実に外部接続電極を組み込むことができる。

請求項１０記載の発明によれば、チップＬＥＤにおいて外部接続電極を設け易く、かつ電気的に確実に外部接続電極を組み込むことができる。
請求項１１記載の発明によれば、チップ部品に外部接続電極が良好に組み込まれた構造を提供することができる。
請求項１２記載の発明によれば、導電性能に優れ、しかも実装のし易いチップ部品とすることができる。

請求項１３記載の発明によれば、実装時のはんだ印刷を不要にし、実装が容易なチップ部品とすることができる。
請求項１４記載の発明においても、請求項１３記載の発明と同様、実装時のはんだ印刷を不要にして、容易に実装できるチップ部品とすることができる。

図１（Ａ）は、この発明の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。

図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。

図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図である。

図３Ｂは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。

図３Ｃは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。

図４は、抵抗膜ライン２０および導体膜２１の電気的特徴を回路記号および電気回路図で示した図である。

図５（Ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図６は、図２に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図７は、抵抗回路網１４の電気回路図である。

図８は、チップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。

図９は、図８に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図１０は、抵抗回路網１４の電気回路図である。

図１１は、この発明の一実施形態に係るチップコンデンサの平面図である。

図１２は、図１１の切断面線ＸII−ＸIIから見た断面図である。

図１３は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

図１４は、前記チップコンデンサの内部の電気的構成を示す回路図である。

図１５は、この発明の他の実施形態に係るチップコンデンサの構成を説明するための平面図である。

図１６は、この発明のさらに他の実施形態に係るチップコンデンサの構成を説明するための分解斜視図である。

図１７は、この発明の特徴である外部接続電極の構成の一例を示す図解的な断面図である。

図１８は、チップ抵抗器１０に適用された他の外部接続電極構造を示す図解的な部分断面図である。

図１９は、この発明の一実施形態に係る外部接続電極がチップコンデンサ１に適用された場合の構成を説明する図解的な部分断面図である。

図２０は、チップコンデンサ１に適用した他の外部接続電極の構成例を示す部分縦断面図である。

図２１は、半導体ウエハ(シリコンウエハ)からチップ抵抗器が切り出されることを説明する図解図である。

図２２（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器ａ１０の外観構成を示す図解的な斜視図であり、図２２（Ｂ）は、チップ抵抗器ａ１０が基板上に実装された状態を示す側面図である。

図２３は、チップ抵抗器ａ１０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成を示す図である。

図２４Ａは、図２３に示す抵抗回路網ａ１４の一部分を拡大して描いた平面図である。

図２４Ｂは、抵抗回路網ａ１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。

図２４Ｃは、抵抗回路網ａ１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。

図２５は、抵抗膜ラインａ２０および導体膜ａ２１の電気的特徴を回路記号および電気回路図で示した図である。

図２６（Ａ）は、図２３に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２６（Ｂ）は、図２６（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図２７は、図２３に示す抵抗回路網ａ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図２８は、抵抗回路網ａ１４の電気回路図である。

図２９は、チップ抵抗器ａ３０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成を示す図である。

図３０は、図２９に示す抵抗回路網ａ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図３１は、抵抗回路網ａ１４の電気回路図である。

図３２は、第１参考例の一実施形態に係るチップコンデンサの平面図である。

図３３は、図３２の切断面線ＸＸＸIII−ＸＸＸIIIから見た断面図である。

図３４は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

図３５は、前記チップコンデンサの内部の電気的構成を示す回路図である。

図３６は、第１参考例の他の実施形態に係るチップコンデンサの構成を説明するための平面図である。

図３７は、第１参考例のさらに他の実施形態に係るチップコンデンサの構成を説明するための分解斜視図である。

図３８は、第１参考例の特徴である外部接続電極の構成の一例を説明するための図であり、（Ａ）はチップ抵抗器ａ１０の部分平面図で、切断箇所Ｂ−Ｂを示す図、（Ｂ）は（Ａ）におけるＢ−Ｂに沿う切断部分の図解的な部分縦断面図である。

図３９は、第１参考例の一実施形態に係る外部接続電極がチップコンデンサａ１に適用された場合の構成を説明する図解的な部分断面図である。

図４０は、半導体ウエハ(シリコンウエハ)からチップ抵抗器が切り出されることを説明する図解図である。

図４１は、第２参考例の一実施形態に係るチップ抵抗器ｂ１の斜視図である。

図４２は、第２参考例の一実施形態に係るチップ抵抗器ｂ１の平面図である。

図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩに沿う、チップ抵抗器ｂ１の縦断面図である。

図４４は、チップ抵抗器ｂ１の製造工程の一例を示すフロー図である。

図４５は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図４６は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図４７は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図４８は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図４９は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５０は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５１は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５２は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５３は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５４は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５５は、チップ抵抗器ｂ１の製造工程の一工程を示す縦断面図である。

図５６は、基板から個々のチップ抵抗器に分離する処理工程の一例を示す図解図である。

図５７は、基板から個々のチップ抵抗器に分離する処理工程の一例を示す図解図である。

図５８は、基板から個々のチップ抵抗器に分離する処理工程の一例を示す図解図である。

図５９は、基板から個々のチップ抵抗器に分離する処理工程の一例を示す図解図である。

図６０は、第２参考例の他の実施形態にかかるチップ抵抗器の縦断面図である。

図６１は、第２参考例のさらに他の実施形態にかかるチップ抵抗器の縦断面図である。

図６２は、第２参考例のさらに他の実施形態にかかるチップ抵抗器の平面図である。

図６３は、第２参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図６４は、筐体ｂ２０２の内部に収容された電子回路アセンブリｂ２１０の構成を示す図解的な平面図である。

図６５（Ａ）は、第３参考例の一実施形態に係るチップ抵抗器ｃ１０の外観構成を示す図解的な斜視図であり、図６５（Ｂ）は、チップ抵抗器ｃ１０が基板上に実装された状態を示す側面図である。

図６６は、チップ抵抗器ｃ１０の平面図であり、第１接続電極ｃ１２、第２接続電極ｃ１３および抵抗回路網ｃ１４の配置関係ならびに抵抗回路網ｃ１４の平面視の構成を示す図である。

図６７Ａは、図６６に示す抵抗回路網ｃ１４の一部分を拡大して描いた平面図である。

図６７Ｂは、抵抗回路網ｃ１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。

図６７Ｃは、抵抗回路網ｃ１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。

図６８は、抵抗膜ラインｃ２０および導体膜ｃ２１の電気的特徴を回路記号および電気回路図で示した図である。

図６９（Ａ）は、図６６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図６９（Ｂ）は、図６９（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図７０は、図６６に示す抵抗回路網ｃ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図７１は、抵抗回路網ｃ１４の電気回路図である。

図７２は、チップ抵抗器ｃ３０の平面図であり、第１接続電極ｃ１２、第２接続電極ｃ１３および抵抗回路網ｃ１４の配置関係ならびに抵抗回路網ｃ１４の平面視の構成を示す図である。

図７３は、図７２に示す抵抗回路網ｃ１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図７４は、抵抗回路網ｃ１４の電気回路図である。

図７５（Ａ）（Ｂ）は、図７４に示す電気回路の変形例を示す電気回路図である。

図７６は、第３参考例のさらに他の実施形態に係る抵抗回路網ｃ１４の電気回路図である。

図７７は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。

図７８は、第３参考例のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。

図７９は、チップ抵抗器ｃ１０の製造工程の一例を示すフロー図である。

図８０は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜ｃ２２および樹脂膜ｃ２３を示す図解的な断面図である。

図８１は、基板から個々のチップ抵抗器に分離する処理工程を示す図解図である。

図８２は、基板からチップ抵抗器が切り出されることを説明する図解図である。

図８３は、第３参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図８４は、筐体ｃ２０２の内部に収容された電子回路アセンブリｃ２１０の構成を示す図解的な平面図である。

図８５Ａは、第４参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。

図８５Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。

図８５Ｃは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の短手方向に沿って切断したときの模式的な断面図である。

図８５Ｄは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。

図８５Ｅは、チップ抵抗器が多層基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。

図８６は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。

図８７Ａは、図８６に示す素子の一部分を拡大して描いた平面図である。

図８７Ｂは、素子における抵抗体の構成を説明するために描いた図８７ＡのＢ−Ｂに沿う長さ方向の縦断面図である。

図８７Ｃは、素子における抵抗体の構成を説明するために描いた図８７ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図８８は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。

図８９（ａ）は、図８６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図８９（ｂ）は、図８９（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図９０は、第４参考例の実施形態に係る素子の電気回路図である。

図９１は、第４参考例の他の実施形態に係る素子の電気回路図である。

図９２は、第４参考例のさらに他の実施形態に係る素子の電気回路図である。

図９３は、チップ抵抗器の模式的な断面図である。

図９４Ａは、図９３に示すチップ抵抗器の製造方法を示す図解的な断面図である。

図９４Ｂは、図９４Ａの次の工程を示す図解的な断面図である。

図９４Ｃは、図９４Ｂの次の工程を示す図解的な断面図である。

図９４Ｄは、図９４Ｃの次の工程を示す図解的な断面図である。

図９４Ｅは、図９４Ｄの次の工程を示す図解的な断面図である。

図９４Ｆは、図９４Ｅの次の工程を示す図解的な断面図である。

図９４Ｇは、図９４Ｆの次の工程を示す図解的な断面図である。

図９５は、図９４Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図９６は、第１接続電極および第２接続電極の製造工程を説明するための図である。

図９７は、第４参考例の他の実施形態に係るチップコンデンサの平面図である。

図９８は、図９７の切断面線ＸＣＶＩＩＩ−ＸＣＶＩＩＩから見た断面図である。

図９９は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

図１００は、前記チップコンデンサの内部の電気的構成を示す回路図である。

図１０１は、第４参考例のさらに他の実施形態に係るチップダイオードの平面図である。

図１０２は、図１０１の切断面線ＣＩＩ−ＣＩＩから見た断面図である。

図１０３は、図１０１の切断面線ＣＩＩＩ−ＣＩＩＩから見た断面図である。

図１０４は、チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の素子形成面の構造を示す平面図である。

図１０５は、第４参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図１０６は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。

図１０７（ａ）は、第５参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１０７（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。

図１０８は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。

図１０９Ａは、図１０８に示す素子の一部分を拡大して描いた平面図である。

図１０９Ｂは、素子における抵抗体の構成を説明するために描いた図１０９ＡのＢ−Ｂに沿う長さ方向の縦断面図である。

図１０９Ｃは、素子における抵抗体の構成を説明するために描いた図１０９ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図１１０は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。

図１１１（ａ）は、図１０８に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１１１（ｂ）は、図１１１（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１１２は、第５参考例の実施形態に係る素子の電気回路図である。

図１１３は、第５参考例の他の実施形態に係る素子の電気回路図である。

図１１４は、第５参考例のさらに他の実施形態に係る素子の電気回路図である。

図１１５は、チップ抵抗器の模式的な断面図である。

図１１６Ａは、図１１５に示すチップ抵抗器の製造方法を示す図解的な断面図である。

図１１６Ｂは、図１１６Ａの次の工程を示す図解的な断面図である。

図１１６Ｃは、図１１６Ｂの次の工程を示す図解的な断面図である。

図１１６Ｄは、図１１６Ｃの次の工程を示す図解的な断面図である。

図１１６Ｅは、図１１６Ｄの次の工程を示す図解的な断面図である。

図１１６Ｆは、図１１６Ｅの次の工程を示す図解的な断面図である。

図１１６Ｇは、図１１６Ｆの次の工程を示す図解的な断面図である。

図１１６Ｈは、図１１６Ｇの次の工程を示す図解的な断面図である。

図１１７は、図１１６Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図１１８は、第１接続電極および第２接続電極の製造工程を説明するための図である。

図１１９は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。

図１２０は、第５参考例における第１変形例に係るチップ抵抗器の模式的な断面図である。

図１２１は、第５参考例における第２変形例に係るチップ抵抗器の模式的な断面図である。

図１２２は、第５参考例における第３変形例に係るチップ抵抗器の模式的な断面図である。

図１２３は、第５参考例における第４変形例に係るチップ抵抗器の模式的な断面図である。

図１２４は、第５参考例における第５変形例に係るチップ抵抗器の模式的な断面図である。

図１２５は、第５参考例の他の実施形態に係るチップコンデンサの平面図である。

図１２６は、図１２５の切断面線ＣＸＸＶＩ−ＣＸＸＶＩから見た断面図である。

図１２７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

図１２８は、前記チップコンデンサの内部の電気的構成を示す回路図である。

図１２９は、第５参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図１３０は、スマートフォンの筐体の内部に収容された電子回路アセンブリの構成を示す図解的な平面図である。

図１３１（ａ）は、第６参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１３１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。

図１３２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。

図１３３Ａは、図１３２に示す素子の一部分を拡大して描いた平面図である。

図１３３Ｂは、素子における抵抗体の構成を説明するために描いた図１３３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。

図１３３Ｃは、素子における抵抗体の構成を説明するために描いた図１３３ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図１３４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。

図１３５（ａ）は、図１３２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１３５（ｂ）は、図１３５（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１３６は、第６参考例の実施形態に係る素子の電気回路図である。

図１３７は、第６参考例の他の実施形態に係る素子の電気回路図である。

図１３８は、第６参考例のさらに他の実施形態に係る素子の電気回路図である。

図１３９は、チップ抵抗器の模式的な断面図である。

図１４０Ａは、図１３９に示すチップ抵抗器の製造方法を示す図解的な断面図である。

図１４０Ｂは、図１４０Ａの次の工程を示す図解的な断面図である。

図１４０Ｃは、図１４０Ｂの次の工程を示す図解的な断面図である。

図１４０Ｄは、図１４０Ｃの次の工程を示す図解的な断面図である。

図１４０Ｅは、図１４０Ｄの次の工程を示す図解的な断面図である。

図１４０Ｆは、図１４０Ｅの次の工程を示す図解的な断面図である。

図１４０Ｇは、図１４０Ｆの次の工程を示す図解的な断面図である。

図１４０Ｈは、図１４０Ｇの次の工程を示す図解的な断面図である。

図１４１は、図１４０Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図１４２は、第１接続電極および第２接続電極の製造工程を説明するための図である。

図１４３は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。

図１４４は、第６参考例における第１変形例に係るチップ抵抗器の模式的な断面図である。

図１４５は、第６参考例における第２変形例に係るチップ抵抗器の模式的な断面図である。

図１４６は、第６参考例における第３変形例に係るチップ抵抗器の模式的な断面図である。

図１４７は、第６参考例における第４変形例に係るチップ抵抗器の模式的な断面図である。

図１４８は、第６参考例における第５変形例に係るチップ抵抗器の模式的な断面図である。

図１４９は、第６参考例の他の実施形態に係るチップコンデンサの平面図である。

図１５０は、図１４９の切断面線ＣＬ−ＣＬから見た断面図である。

図１５１は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

図１５２は、前記チップコンデンサの内部の電気的構成を示す回路図である。

図１５３は、第６参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図１５４は、スマートフォンの筐体の内部に収容された電子回路アセンブリの構成を示す図解的な平面図である。

図１５５（Ａ）は、第７参考例の一実施形態に係るチップ抵抗器ｇ１０の外観構成を示す図解的な斜視図であり、図１５５（Ｂ）は、チップ抵抗器ｇ１０が基板上に実装された状態を示す側面図である。

図１５６は、チップ抵抗器ｇ１０の平面図であり、第１接続電極ｇ１２、第２接続電極ｇ１３および抵抗回路網ｇ１４の配置関係ならびに抵抗回路網ｇ１４の平面視の構成を示す図である。

図１５７Ａは、図１５６に示す抵抗回路網ｇ１４の一部分を拡大して描いた平面図である。

図１５７Ｂは、抵抗回路網ｇ１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。

図１５７Ｃは、抵抗回路網ｇ１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。

図１５８は、抵抗膜ラインｇ２０および導体膜ｇ２１の電気的特徴を回路記号および電気回路図で示した図である。

図１５９（Ａ）は、図１５６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図１５９（Ｂ）は、図１５９（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１６０は、図１５６に示す抵抗回路網ｇ１４における複数種類の抵抗単位体を接続する接続用導体膜ＣおよびヒューズＦの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図１６１は、抵抗回路網ｇ１４の電気回路図である。

図１６２は、チップ抵抗器ｇ３０の平面図であり、第１接続電極ｇ１２、第２接続電極ｇ１３および抵抗回路網ｇ１４の配置関係ならびに抵抗回路網ｇ１４の平面視の構成を示す図である。

図１６３は、図１６２に示す抵抗回路網ｇ１４における複数種類の抵抗単位体を接続する接続用導体膜ＣおよびヒューズＦの配置関係と、その接続用導体膜ＣおよびヒューズＦに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。

図１６４は、抵抗回路網ｇ１４の電気回路図である。

図１６５（Ａ）（Ｂ）は、図１６４に示す電気回路の変形例を示す電気回路図である。

図１６６は、第７参考例のさらに他の実施形態に係る抵抗回路網ｇ１４の電気回路図である。

図１６７は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。

図１６８は、第７参考例のさらに他の実施形態に係るチップ抵抗器ｇ９０の要部構造を説明するための図解的な平面図である。

図１６９は、第７参考例の他の実施形態に係るチップ抵抗器の電極の配置構成（レイアウト）を表わす平面図である。

図１７０は、チップ抵抗器ｇ１０の製造工程の一例を示すフロー図である。

図１７１は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜ｇ２２および樹脂膜ｇ２３を示す図解的な断面図である。

図１７２は、基板から個々のチップ抵抗器に分離する処理工程を示す図解図である。

図１７３は、第７参考例の他の実施形態に係るチップコンデンサｇ３０１の平面図である。

図１７４は、チップコンデンサｇ３０１の断面図であって、図１７３の切断面線ＣＬＸＸＩＶ−ＣＬＸＸＩＶから見た切断面図である。

図１７５は、チップコンデンサｇ３０１の内部の電気的構成を示す回路図である。

図１７６は、チップコンデンサｇ３０１の製造工程の一例を説明するための流れ図である。

図１７７Ａは、チップコンデンサｇ３０１の製造工程の一工程を示す図である。

図１７７Ｂは、チップコンデンサｇ３０１の製造工程の一工程を示す図である。

図１７７Ｃは、チップコンデンサｇ３０１の製造工程の一工程を示す図である。 第７参考例のさらに他の実施形態に係るチップ抵抗器ｇ９０の要部構造を説明するための図解的な平面図である。

図１７８は、第７参考例の他の一実施形態に係るチップダイオードｇ４０１の斜視図である。

図１７９は、第７参考例の他の一実施形態に係るチップダイオードｇ４０１の平面図である。

図１８０は、図１７９のＣＬＸＸＸ−ＣＬＸＸＸ線でとった断面図である。

図１８１は、図１７９のＣＬＸＸＸＩ−ＣＬＸＸＸＩでとった断面図である。

図１８２は、カソード電極ｇ４０３およびアノード電極ｇ４０４ならびにその上に形成された構成を取り除いて、半導体基板ｇ４０２の表面（素子形成面ｇ４０２ａ）の構造を示す平面図である。

図１８３は、チップダイオードｇ４０１の内部の電気的構造を示す電気回路図である。

図１８４は、チップダイオードｇ４０１の製造工程の一例を説明するための工程図である。

図１８５Ａは、図１８４の製造工程途中の構成を示す断面図であり、図１８０に対応する切断面を示す。

図１８５Ｂは、図１８４の製造工程途中の構成を示す断面図であり、図１８０に対応する切断面を示す。

図１８６は、第７参考例の一実施形態に係る回路アセンブリの構成例を示す図解的な斜視図である。

図１８７は、第７参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

図１８８は、筐体ｇ２０２の内部に収容された電子回路アセンブリｇ２１０の構成を示す図解的な平面図である。

以下には、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（Ａ）は、この発明の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。
図１（Ａ）を参照して、この発明の一実施形態に係るチップ抵抗器１０は、基板１１上に形成された第１接続電極１２と、第２接続電極１３と、抵抗回路網１４とを備えている。 基板１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。 基板１１は、平面視で角が面取りされた角ラウンド形状であってもよい。 基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。 以下の実施形態では、基板１１がシリコン基板の場合を例にとって説明する。

チップ抵抗器１０は、図２１に示すように、半導体ウエハ（シリコンウエハ）上に格子状に多数個のチップ抵抗器１０が形成され、半導体ウエハ（シリコンウエハ）が切断されて個々のチップ抵抗器１０に分離されることにより得られる。
シリコン基板１１上において、第１接続電極１２はシリコン基板１１の一方短辺１１１に沿って設けられた短辺１１１方向に長手の矩形電極である。 第２接続電極１３は、シリコン基板１１上の他方短辺１１２に沿って設けられた短辺１１２方向に長手の矩形電極である。 抵抗回路網１４は、シリコン基板１１上の第１接続電極１２と第２接続電極１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。 そして、抵抗回路網１４の一端側は第１接続電極１２に電気的に接続されており、抵抗回路網１４の他端側は第２接続電極１３に電気的に接続されている。 これら第１接続電極１２、第２接続電極１３および抵抗回路網１４は、たとえば一例として、シリコン基板１１上に半導体製造プロセスを用いて設けることができる。 換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器１０を製造することができる。 特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網１４を形成することができる。

第１接続電極１２および第２接続電極１３は、それぞれ、外部接続電極として機能する。 チップ抵抗器１０が回路基板１５に実装された状態においては、図１（Ｂ）に示すように、第１接続電極１２および第２接続電極１３が、それぞれ、回路基板１５の回路（図示せず）と半田により電気的かつ機械的に接続される。 この実施形態では、外部接続電極として機能する第1接続電極１２および第２接続電極１３は、金（Ａｕ）または銅（Ｃｕ）で形成されており、その接続端である表面には、予め半田層が設けられている。 このため、実装時に半田印刷の必要がなく、実装の容易なチップ抵抗器となっている。

図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成（レイアウトパターン）が示されている。
図２を参照して、チップ抵抗器１０は、シリコン基板上面の一方短辺１１１に長辺が沿うように配置された平面視略矩形をした第１接続電極１２と、シリコン基板上面の他方短辺１１２に長辺が沿うように配置された平面視略矩形をした第２接続電極１３と、第１接続電極１２および第２接続電極１３間の平面視矩形の領域に設けられた抵抗回路網１４とを含んでいる。

抵抗回路網１４には、シリコン基板１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２の例では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が（導体で形成された配線膜で）電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は導体膜Ｃ（導体で形成された配線膜）で所定の態様に接続されている。

さらに、抵抗回路を抵抗回路網１４に電気的に組み込んだり、または、抵抗回路網１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（導体で形成された配線膜）が設けられている。 複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図であり、図３Ｂおよび図３Ｃは、それぞれ、抵抗回路網１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図３Ａ、図３Ｂおよび図３Ｃを参照して、単位抵抗体Ｒの構成について説明をする。 基板としてのシリコン基板１１の上面には絶縁層（ＳｉＯ _２ ）１９が形成され、絶縁層１９上に抵抗体膜２０が配置されている。 抵抗体膜２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成される。 この抵抗体膜２０は、第１接続電極１２と第２接続電極１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ライン２０は、ライン方向に所定の位置で切断されている場合がある。 抵抗体膜ライン２０上には、導体膜片２１としてのアルミニウム膜が積層されている。 各導体膜片２１は、抵抗体膜ライン２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ライン２０および導体膜片２１の電気的特徴を回路記号で示すと、図４の通りである。 すなわち、図４（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 導体膜片２１が積層された領域は、当該導体膜片２１で抵抗体膜ライン２０が短絡されている。 よって、図４（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン２０同士は抵抗体膜ライン２０および導体膜片２１で接続されているから、図３Ａに示す抵抗回路網は、図４（Ｃ）に示す抵抗回路を構成している。
図３Ｂおよび図３Ｃに示す図解的な断面図において、参照番号１１はシリコン基板、１９は絶縁層としての二酸化シリコンＳｉＯ２層、２０は絶縁層１９上に形成されたＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜、２１はアルミニウム（Ａｌ）の配線膜、２２は保護膜としてのＳｉＮ膜、２３は保護層としてのポリイミド層を示している。

なお、かかる構成の抵抗回路網１４の製造プロセスについては、後に詳述する。
この実施形態では、シリコン基板上１１に形成された抵抗回路網１４に含まれる単位抵抗体Ｒは、抵抗体膜ライン２０と、抵抗体膜ライン２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片２１とを含み、導体膜片２１が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２０が、１個の単位抵抗体Ｒを構成している。 単位抵抗体Ｒを構成している抵抗体膜ライン２０は、その形状および大きさが全て等しい。 よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ライン２０上に積層された導体膜片２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図５（Ａ）は、図２に示すチップ抵抗器１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図５（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜２０上に積層された配線膜２１により形成されている。 すなわち、単位抵抗体Ｒを形成する抵抗体膜ライン２０上に積層された導体膜片２１と同じレイヤーに、導体膜片２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。 なお、導体膜片２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網１４を第１接続電極１２および第２接続電極１３に接続するための配線膜が、同一の金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。 これにより、このチップ抵抗器１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。 さらに、抵抗体膜２０とのアライメント性も向上する。

図６は、図２に示す抵抗回路網１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図６を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。 基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。

ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。 各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図７の通りである。 すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１２および第２接続電極１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。 たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極１２および第２接続電極１３が接続されたチップ抵抗器１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断する。 それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網１４に組み込まれることになる。 よって、抵抗回路網１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図８は、この発明の他の実施形態に係るチップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網４の配置関係ならびに抵抗回路網１４の平面視の構成が示されている。
チップ抵抗器３０が、前述したチップ抵抗器１０と異なるところは、抵抗回路網１４における単位抵抗体Ｒの接続態様である。

すなわち、チップ抵抗器３０の抵抗回路網１４には、シリコン基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図８の構成では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。 複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網１４から電気的に分離される構成である。

なお、抵抗回路網１４を構成する多数個の単位抵抗体Ｒの構造や、接続用導体膜、ヒューズ膜Ｆの構造は、先に説明したチップ抵抗器１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図９は、図８に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図９を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。 基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。 ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網１４から電気的に切り離される。

図９の構成、すなわちチップ抵抗器３０に備えられた抵抗回路網１４の構成を、電気回路図で示すと図１０の通りである。 全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１４および第２接続電極１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。 よって、この抵抗回路網１４を有するチップ抵抗器３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網１４から電気的に分離され、チップ抵抗器１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

図１１は、この発明の他の実施形態としてのチップコンデンサの平面図であり、図１２はその断面図であって、図１１の切断面線ＸII−ＸIIから見た切断面が示されている。 さらに、図１３は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
チップコンデンサ１は、基板２と、基板２上に配置された第１外部電極３と、同じく基板２上に配置された第２外部電極４とを備えている。 基板２は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。 矩形形状は、例えば、０．３ｍｍ×０．１５ｍｍ程度の寸法である。 基板２の長手方向両端部に第１外部電極３および第２外部電極４がそれぞれ配置されている。 第１外部電極３および第２外部電極４は、この実施形態では、基板２の短手方向に延びたほぼ矩形の平面形状を有し、基板２の角に対応する各２箇所に面取り部を有している。 基板２上には、第１外部電極３および第２外部電極４の間のキャパシタ配置領域５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が配置されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット７を介してそれぞれ第１外部電極３に電気的に接続されている。

図１２および図１３に示されているように、基板２の表面には絶縁膜８が形成されていて、絶縁膜８の表面に下部電極膜５１が形成されている。 下部電極膜５１は、キャパシタ配置領域５のほぼ全域にわたっているとともに、第２外部電極４の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜５１は、キャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域５１Ａと、外部電極引き出しのためのパッド領域５１Ｂとを有している。 キャパシタ電極領域５１Ａがキャパシタ配置領域５に位置していて、パッド領域５１Ｂが第２外部電極４の直下に位置している。

キャパシタ配置領域５において下部電極膜５１（キャパシタ電極領域５１Ａ）を覆うように容量膜（誘電体膜）５２が形成されている。 容量膜５２は、キャパシタ電極領域５１Ａの全域にわたって連続しており、この実施形態では、さらに第１外部電極３の直下の領域にまで延び、キャパシタ配置領域５外の絶縁膜８を覆っている。
容量膜５２の上には、上部電極膜５３が形成されている。 図１では、明瞭化のために、上部電極膜５３に細ドットを付して示してある。 上部電極膜５３は、キャパシタ配置領域５に位置するキャパシタ電極領域５３Ａと、第１外部電極３の直下に位置するパッド領域５３Ｂと、パッド領域５３Ｂとキャパシタ電極領域５３Ａとの間に配置されたヒューズ領域５３Ｃとを有している。

キャパシタ電極領域５３Ａにおいて、上部電極膜５３は、複数の電極膜部分１３１〜１３９に分割されている。 この実施形態では、各電極膜部分１３１〜１３９は、いずれも矩形形状に形成されていて、ヒューズ領域５３Ｃから第２外部電極４に向かって帯状に延びている。 複数の電極膜部分１３１〜１３９は、複数種類の対向面積で、容量膜５２を挟んで下部電極膜５１に対向している。 より具体的には、電極膜部分１３１〜１３９の下部電極膜５１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分１３１〜１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１〜１３８（または１３１〜１３７，１３９）を含む。 これによって、各電極膜部分１３１〜１３９と容量膜１２を挟んで対向する下部電極膜５１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分１３１〜１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分１３５，１３６，１３７，１３８，１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分１３５〜１３９は、キャパシタ配置領域５の第１外部電極３側の端縁から第２外部電極４側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１〜１３４は、それよりも短く形成されている。

パッド領域５３Ｂは、第１外部電極３とほぼ相似形に形成されており、基板２の角部に対応する２つの面取り部を有するほぼ矩形の平面形状を有している。 このパッド領域５３Ｂの一つの長辺（基板２の周縁に対して内方側の長辺）に沿ってヒューズ領域５３Ｃが配置されている。 ヒューズ領域５３Ｃは、パッド領域５３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニット７を含む。 ヒューズユニット７は、上部電極膜５３のパッド領域５３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分１３１〜１３９は、１つまたは複数個のヒューズユニット７と一体的に形成されていて、それらのヒューズユニット７を介してパッド領域５３Ｂに接続され、このパッド領域５３Ｂを介して第１外部電極３に電気的に接続されている。 面積の比較的小さな電極膜部分１３１〜１３６は、一つのヒューズユニット７によってパッド領域５３Ｂに接続されており、面積の比較的大きな電極膜部分１３７〜１３９は複数個のヒューズユニット７を介してパッド領域５３Ｂに接続されている。 全てのヒューズユニット７が用いられる必要はなく、この実施形態では、一部のヒューズユニット７は未使用である。

ヒューズユニット７は、パッド領域５３Ｂとの接続のための第１幅広部７Ａと電極膜部分１３１〜１３９との接続のための第２幅広部７Ｂと、第１および第２幅広部７Ａ，７Ｂの間を接続する幅狭部７Ｃとを含む。 幅狭部７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分１３１〜１３９のうち不要な電極膜部分をヒューズユニット７の切断によって第１および第２外部電極３，４から電気的に切り離すことができる。

図１１および図１３では図示を省略したが、図１２に表れている通り、上部電極膜５３の表面を含むチップコンデンサ１の表面はパッシベーション膜９によって覆われている。 パッシベーション膜９は、たとえば窒化膜からなっていて、チップコンデンサ１の上面のみならず、基板２の側面まで延びて、この側面をも覆うように形成されている。 さらに、パッシベーション膜９の上には、ポリイミド樹脂等からなる樹脂膜５０が形成されている。 樹脂膜５０は、チップコンデンサ１の上面を覆い、さらに基板２の側面に至って、当該側面上のパッシベーション膜９を覆うように形成されている。

パッシベーション膜９および樹脂膜５０は、チップコンデンサ１の表面を保護する保護膜である。 これらには、第１外部電極３および第２外部電極４に対応する領域にパッド開口２６，２７がそれぞれ形成されている。 パッド開口２６，２７はそれぞれ上部電極膜５３のパッド領域５３Ｂの一部の領域、下部電極膜５１のパッド領域５１Ｂの一部の領域を露出させるようにパッシベーション膜９および樹脂膜５０を貫通している。 さらに、この実施形態では、第２外部電極４に対応したパッド開口２７は、容量膜５２をも貫通している。

パッド開口２６，２７には、第１外部電極３および第２外部電極４がそれぞれ埋め込まれている。 これにより、第１外部電極３は上部電極膜５３のパッド領域５３Ｂに接合しており、第２外部電極４は下部電極膜５１のパッド領域５１Ｂに接合している。 第１および第２外部電極３，４は、樹脂膜５０の表面から突出するように形成されている。 これにより、実装基板に対してチップコンデンサ１をフリップチップ接合することができる。

図１４は、チップコンデンサ１の内部の電気的構成を示す回路図である。 第１外部電極３と第２外部電極４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第１外部電極３との間には、一つまたは複数のヒューズユニット７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。
ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサ１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ１の容量値が減少する。

そこで、パッド領域５１Ｂ，５３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサ１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、０．１ｐＦ〜１０ｐＦの間の任意の容量値のチップコンデンサ１を提供することができる。

以上のように、この実施形態によれば、第１外部電極３および第２外部電極４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサ１を提供できる。

チップコンデンサ１の各部の詳細について以下に説明を加える。
基板２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍ、または０．２ｍｍ×０．１ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域５は、概ね、基板２の短辺の長さに相当する一辺を有する正方形領域となる。 基板２の厚さは、１５０μｍ程度であってもよい。 基板２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁膜８は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜５１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜５１は、スパッタ法によって形成することができる。 上部電極膜５３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜５３は、スパッタ法によって形成することができる。 上部電極膜５３のキャパシタ電極領域５３Ａを電極膜部分１３１〜１３９に分割し、かつヒューズ領域５３Ｃを複数のヒューズユニット７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜５２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜５２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜９は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜５０は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

図１５は、この発明のさらに他の実施形態に係るチップコンデンサ３１の構成を説明するための平面図である。 図１５において、前述の図１１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の実施形態に係るチップコンデンサ１では、上部電極膜５３のキャパシタ電極領域５３Ａがそれぞれ帯状の電極膜部分１３１〜１３９に分割されている。 この場合、図１１に示すように、キャパシタ配置領域５内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板２上の限られた領域を有効に活用することができない。

そこで、図１５に示す実施形態では、複数の電極膜部分１３１〜１３９がＬ字形の電極膜部分１４１〜１４９に分割されている。 これによって、たとえば、図１５の構成における電極膜部分１４９は、図１１の構成の電極膜部分１３９の１．５倍の面積で下部電極膜５１に対向することができる。 よって、図１１の第１の実施形態において電極膜部分１３９に対応したキャパシタ要素Ｃ９が４ｐＦの容量を有しているとすれば、この実施形態における電極膜部分１４９を用いることで、キャパシタ要素Ｃ９は６ｐＦの容量を有することができる。 これにより、キャパシタ配置領域５内を有効に活用して、より広い範囲でチップコンデンサ１の容量値を設定することが可能となる。

なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板２は、１００Ω・ｃｍ以上の比抵抗を有する半導体により形成されている。
図１６は、この発明のさらに他の実施形態に係るチップコンデンサ４１の構成を説明するための分解斜視図であり、前述の実施形態の説明において用いた図１３と同様にチップコンデンサ４１の各部が表されている。

この実施形態では、上部電極膜５３のキャパシタ電極領域５３Ａがキャパシタ配置領域５のほぼ全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜５１のキャパシタ電極領域５１Ａが複数の電極膜部分１５１〜１５９に分割されている。 電極膜部分１５１〜１５９は、図１１に示す実施形態における電極膜部分１３１〜１３９と同様の形状および面積比に形成されてもよいし、図１５に示す実施形態における電極膜部分１４１〜１４９と同様の形状および面積比に形成されてもよい。 このようにして、電極膜部分１５１〜１５９と、容量膜５２と、上部電極膜５３とによって、複数のキャパシタ要素が構成されている。 この複数のキャパシタ要素の少なくとも一部は、容量値の異なる（たとえば等比数列をなすように各容量値が設定された）キャパシタ要素群を構成している。

下部電極膜５１は、さらに、キャパシタ電極領域５１Ａとパッド領域５１Ｂとの間にヒューズ領域５１Ｃを有している。 ヒューズ領域５１Ｃには、先の実施形態のヒューズユニット７と同様の複数のヒューズユニット４７がパッド領域５１Ｂに沿って一列に配列されている。 各電極膜部分１５１〜１５９は、一つまたは複数のヒューズユニット４７を介してパッド領域５１Ｂに接続されている。

このような構成によっても、電極膜部分１５１〜１５９が互いに異なる対向面積で上部電極膜５３に対向しており、これらはヒューズユニット４７を切断することによって個別に切り離すことができる。 したがって、先の実施形態の場合と同様の効果が得られる。 とくに、複数の電極膜部分１５１〜１５９の少なくとも一部が公比２の等比数列をなすように設定した対向面積で上部電極膜５３に対向するように形成しておくことで、先の実施形態の場合と同様に、所要の容量値に高精度で合わせ込んだチップコンデンサを提供できる。

なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板２は、１００Ω・ｃｍ以上の比抵抗を有する半導体により形成されている。
図１７は、この発明の特徴である外部接続電極の構成の一例を示す図解的な断面図であり、たとえば図１〜５を参照して説明したチップ抵抗器１０に適用された外部接続電極の構成が、図解的な部分縦断面図によって示されている。

図１７を参照して、シリコン基板１１上には絶縁層（ＳｉＯ _２ ）１９が形成され、絶縁層１９上に抵抗体膜２０が配置されている。 抵抗体膜２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。 そして抵抗体膜２０上におけるパッド領域１１Ａには、アルミニウム系金属、たとえばアルミニウムで形成された配線膜２１が積層されている。 抵抗体膜２０および配線膜２１が形成された基板１１の上面は、たとえば窒化シリコン（ＳｉＮ）で形成されたパッシベーション膜２２で覆われており、さらにその上部は、たとえばポリイミドにより形成された保護層としての樹脂膜２３で覆われている。 樹脂膜２３は、パッシベーション膜２２の上面のみならず、基板１１の側方にまで回り込むように上面および側面を覆っている。

外部接続電極としてのたとえば第１接続電極１２は、次のようにして形成される。
まず、樹脂膜２３に対して、第１接続電極１２の開口に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜２３のパターニングが行われる。 これにより、樹脂膜２３の第１接続電極１２のためのパッド開口１２Ａが形成される。 その後、樹脂膜２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜（樹脂膜）２３が安定化される。 次に、第１接続電極１２を形成すべき位置に貫通孔１２Ａを有するポリイミド膜２３をマスクとして、パッシベーション膜２２のエッチングが行われる。 これにより、配線膜２１を第１接続電極１２のパッド領域１１Ａにおいて露出させるパッド開口１２Ｂが形成される。 パッシベーション膜２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。

次に、パッド開口１２Ｂ、１２Ａ内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極１２を成長させる。 パッド開口１２Ｂ、１２Ａ内での外部接続電極１２の形成は、まず、パッド領域１１Ａにおいて露出している配線膜２１上にニッケル層１２１が形成され、ニッケル層１２１上にパラジウム層１２２が形成され、さらにその上に金層が形成されるようにして、多層積層構造膜とするのが好ましい。 ニッケル層１２１はアルミニウム系金属で形成された配線膜２１との密着性の向上に寄与し、パラジウム層１２２はその上部に積層される金層１２３とアルミニウム系金属膜で形成された配線膜２１との相互拡散を抑制する拡散防止層として機能する。 第１接続電極１２をこのようにＮｉ、Ｐｄ、Ａｕの３層構造または多層構造とすることにより、良好な接続電極とすることができる。

この発明に係る外部接続電極の特徴は、さらに、金層１２３の上面（外部接続電極の外部接続端）にはんだ層１２４が設けられていることである。 はんだ層１２４は、たとえば素子表面部をはんだ槽にディップ（浸漬）することにより積層することができる。 はんだ層１２４は、金層１２３の表面にのみ積層されるように、たとえば金層１２３の上面が、樹脂層（ポリイミド層）２３の上面とほぼ面一としてもよい。 あるいは、金層１２３の上面が、樹脂層（ポリイミド層）２３の上面よりもやや窪んでいる状態であってもよい。 また、金層１２３が樹脂層（ポリイミド層）２３の上面からわずかに突出する状態（図１７に示す状態）であっても構わない。

いずれにしろ、外部接続電極（第１接続電極）１２の接続端面にはんだ層１２４を設けることにより、チップ抵抗器１０を実装する際に、実装のためのはんだ印刷が不要になり、チップ抵抗器１０を容易に実装できるという利点がある。
また、実装時にはんだ印刷を施す場合に比べて、はんだの使用量が少なく、はんだの節約ができる。 さらには、はんだ印刷により付着するはんだフィレット（はんだ層の拡がり）を減らすことができ、微小なチップ抵抗器１０を良好に実装することができる。

図１８は、チップ抵抗器１０に適用された他の外部接続電極構造を示す図解的な部分断面図である。
図１８において、図１７と同一または対応する部分には、同一の符号が付されている。 図１８に示す外部接続電極の特徴は、パッド開口１２Ｂ、１２Ａ内に露出した配線膜２１上に銅（Ｃｕ）を材料とした電極層１２５が形成されていることである。 銅層１２５は、パッド開口１２Ｂ、１２Ａ中に、たとえば無電解めっきにより形成される。 そしてこの銅層１２５の上にはんだ層１２４が積層されている。

銅層１２５は、この実施形態では、パッド開口１２Ｂ、１２Ａの途中まで設けられており、パッド開口１２Ｂ、１２Ａ内を全て埋め尽くしてはいない。 銅層１２５の上面にはんだ層１２４が積層され、はんだ層１２４は、樹脂層（ポリイミド層）２３の上面からやや突出する状態に盛り上がっている。
かかる構成であっても、チップ抵抗器１０の回路を良好に外部回路と接続するための外部接続電極構造を得ることができる。 しかも、実装時にはんだ印刷工程を省略して、チップ抵抗器を容易に実装することのできる構造とすることきができる。

図１９は、この発明の一実施形態に係る外部接続電極がチップコンデンサ１に適用された場合の構成を説明する図解的な部分断面図である。 図１９において、基板２の上には絶縁膜８が形成されており、その上にはたとえば下部電極膜５１が形成されている。 そして基板２の上面はパッシベーション膜９により覆われるとともに、その上はさらに樹脂膜５０で覆われている。

かかる構成において、外部接続電極としての第２外部電極４は、次のように形成される。 第２外部電極４を形成すべき位置に貫通孔を有するレジストパターンが、パッシベーション膜９上に形成される。 このレジストパターンをマスクとしてパッシベーション膜９のエッチングが行われる。 それによって、下部電極膜５１をパッド領域５１Ｂにおいて露出させるパッド開口２７が形成される。 パッシベーション膜９のエッチングは、反応性イオンエッチングによって行われてもよい。

次いで、全面に樹脂膜５０が塗布される。 樹脂膜５０としては、感光性のポリイミドが用いられる。 樹脂膜５０に対して、パッド開口２７に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜５０のパターニングを行うことができる。 これにより、樹脂膜５０およびパッシベーション膜９を貫通したパッド開口２７が形成される。 その後、樹脂膜５０を硬化するための熱処理（キュア処理）が行われる。 そして、パッド開口２７内に、たとえば無電解めっき法によって、第２外部電極４が成長される。

第２外部電極４は、図１７で説明したチップ抵抗器１０における外部接続電極と同様、たとえば下部電極膜５１に接するニッケル層１２１と、ニッケル層１２１上に積層したパラジウム層１２２と、パラジウム層１２２上に積層した金層１２３とを有する多層積層構造膜であることが好ましい。
第２外部電極４には、さらに、金層１２３の上（接続端面）に、はんだ層１２４が設けられている。 はんだ層１２４は、たとえば素子表面部をはんだ槽にディップ（浸漬）することにより積層される。

このように、チップコンデンサ１においても、外部接続電極である第２外部電極４の接続端面にはんだ層１２４を積層することにより、チップコンデンサ１の実装時にはんだ印刷を不要にし、実装工程を容易に行えるチップコンデンサとすることができる。
また、実装時にはんだ印刷を施す場合に比べて、はんだの使用量が少なく、はんだの節約ができる。 さらには、はんだ印刷により付着するはんだフィレット（はんだ層の拡がり）を減らすことができ、微小なチップコンデンサ１を良好に実装することができる。

なお、以上の説明は、チップコンデンサ１の第２外部電極４を取り上げて説明したが、第１外部電極３の構造も同様で、第２外部電極４と同時に作られる。
図２０は、チップコンデンサ１に適用した他の外部接続電極の構成例を示す部分縦断面図である。 図２０において、図１９と同一部分には同一番号が付されている。
図２０に示す外部接続電極（第２外部電極４）の特徴は、図１８で説明した構造と同様である。 すなわち、パッド開口２７に露出した下部電極膜５１上に、たとえば無電解めっきにより銅（Ｃｕ）からなる銅層１２５が形成されている。 銅層１２５は、パッド開口２７の途中部まで充填するように形成されている。 そしてその上面にはんだ層１２４が積層されている。

この構成によっても、前述した図１８に示す実施形態と同様、実装のし易い外部接続電極構造とすることができる。
以上、この発明の実施形態として、チップ抵抗器およびチップコンデンサについて説明したが、この発明は、チップ抵抗器およびチップコンデンサ以外のチップ部品に対しても適用することが可能である。

たとえば、他のチップ部品の例として、チップインダクタを例示することができる。 チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 かかるチップインダクタにおいても、この発明による外部接続電極の構造を採用することにより、実装が容易で、取り扱い易いチップインダクタ（チップ部品）とすることができる。

さらに他のチップ部品の例として、チップダイオードを例示することもできる。 チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。 また、チップダイオードの電圧降下特性(抵抗値)を設定できる。 さらに、ダイオードがＬＥＤ(ライトエミッティングダイオード)であるチップＬＥＤの場合、回路に組み込むＬＥＤを選択し、発光色を選べるチップＬＥＤとすることができる。 このようなチップダイオード、チップＬＥＤに対しても、この発明の外部接続電極の構造を採用することができ、それによって、実装が容易で、取り扱い易いチップダイオード、チップＬＥＤといったチップ部品とすることができる。

その他、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことが可能である。
＜第１参考例に係る発明＞
（１）第１参考例に係る発明の特徴 たとえば、第１参考例に係る発明の特徴は、以下のＡ１〜Ａ２０である。
（Ａ１）チップ部品本体と、前記チップ部品本体の表面に形成された電極パッドと、前記チップ部品本体の表面を覆い、前記電極パッドを底面で露出させるコンタクト孔を有する保護膜と、前記コンタクト孔を介して前記電極パッドに電気的に接続され、電極パッドの表面に垂直な方向から見た平面視で前記コンタクト孔の縁部全周において前記保護膜の表面に延びて前記電極パッドとの接触領域よりも外方に張り出した張出し部を有する外部接続電極とを含むことを特徴とする、チップ部品。

この構成によれば、チップ部品において、外部接続電極の構造を工夫することにより、チップ部品の信頼性の向上を図ることができる。 特に、外部接続電極が保護膜表面にオーバラップされるように形成されており、チップ部品の耐湿性を向上させ、かつ、チップ部品の表面から露出する外部接続電極の表面積が増加して、チップ部品の実装強度が向上する。 さらに、外部接続電極は、外圧に対する強度も向上している。 その結果、チップ部品、特に片面に一対の電極が設けられたフリップチップに対して良好な構造とすることができる。
（Ａ２）前記保護膜が、前記コンタクト孔の縁部に、前記接触領域から外方へと拡がる傾斜面を有しており、前記電極の張出し部が前記傾斜面に接していることを特徴とする、Ａ１に記載のチップ部品。

この構成によれば、保護膜の傾斜面と外部接続電極の張出部とが接しており、保護膜に沿って強固に支持された外部接続電極とするこことができる。
（Ａ３）前記保護膜が、パッシベーション膜と、前記パッシベーション膜上に積層された樹脂膜とを含み、前記コンタクト孔が、前記パッシベーション膜および前記樹脂膜を貫通して形成されており、前記樹脂膜が、前記パッシベーション膜の前記コンタクト孔に臨む内縁よりも内方に張り出して、前記パッシベーション膜と前記樹脂膜との界面に沿う段差が形成されていることを特徴とする、Ａ１またはＡ２に記載のチップ部品。

この構成によれば、外部接続電極が設けられる保護膜のコンタクト孔は、その内周面において段差部を備えているから、コンタクト孔に設けられた外部接続電極がコンタクト孔内で強固に固定され、耐湿性の向上や外圧に対する強度アップを実現することができる。
（Ａ４）前記電極が凸湾曲面状の頂面を有していることを特徴とする、Ａ１〜Ａ３のいずれか一項に記載のチップ部品。

この構成によれば、外部接続電極の表面は張出部を有するとともに凸湾曲面状の頂面を有しているので、外部接続電極の表面積が増加して、チップ部品の実装強度を向上させることができる。
（Ａ５）前記チップ部品本体上に形成された複数の素子要素と、前記チップ部品本体上に設けられ、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズとをさらに含むことを特徴とする、Ａ１〜Ａ４のいずれか一項に記載のチップ部品。

この構成によれば、同一の基本設計で種々の値に対応でき、しかもＡ１〜Ａ４に記載の効果を有するチップ部品とすることができる。
（Ａ６）前記素子要素が、前記チップ部品本体上に形成された抵抗体膜と、前記抵抗体膜に接するように積層された配線膜とを有する抵抗体であることを特徴とする、Ａ５に記載のチップ部品。

この構成によれば、チップ部品としてチップ抵抗器を提供することができる。
（Ａ７）前記素子要素が、前記チップ部品本体上に形成された容量膜と、前記容量膜に接する電極膜とを有するキャパシタ要素であることを特徴とする、Ａ５に記載のチップ部品。
この構成によれば、チップ部品としてチップコンデンサを提供することができる。
（Ａ８）前記素子要素が、前記チップ部品本体上に形成されたインダクタ（コイル）およびそれに関連する配線を含むことを特徴とする、Ａ５記載のチップ部品。

この構成によれば、チップ部品としてチップインダクタを提供することができる。
（Ａ９）前記素子要素が、前記チップ部品本体上に形成された接合構造を有する複数のダイオードを含むことを特徴とする、Ａ５記載のチップ部品。
この構成によれば、チップ部品としてチップダイオードを提供することができる。
（Ａ１０）前記複数のダイオードが、ＬＥＤを含むことを特徴とする、Ａ９記載のチップ部品。

この構成によれば、チップ部品としてチップＬＥＤを提供することができる。
（Ａ１１）チップ部品本体の表面に電極パッドを形成する工程と、前記チップ部品本体の表面を覆う保護膜を形成する工程と、前記電極パッドを底面で露出させるコンタクト孔を前記保護膜に形成する工程と、前記コンタクト孔を介して前記電極パッドに電気的に接続され、前記コンタクト孔の縁部全周において前記保護膜の表面に延びて前記電極パッドとの接触領域よりも外方に張り出した張出し部を有する電極を形成する工程とを含むことを特徴とする、チップ部品の製造方法。

この構成によれば、Ａ１記載の構成および効果を備えたチップ部品を製造することができる。
（Ａ１２）前記保護膜を熱処理することによって、前記コンタクト孔の縁部に、前記接触領域から外方へと拡がる傾斜面を形成する工程をさらに含み、前記張出し部が前記傾斜面に接するように前記電極が形成されることを特徴とする、Ａ１１に記載のチップ部品の製造方法。

この構成によれば、Ａ２記載の構成および効果を有するチップ部品を製造することができる。
（Ａ１３）前記保護膜を形成する工程が、パッシベーション膜を形成する工程と、前記パッシベーション膜上に樹脂膜を積層する工程とを含み、前記コンタクト孔を形成する工程が、前記パッシベーション膜および前記樹脂膜を貫通するように前記コンタクト孔を形成する工程であり、前記パッシベーション膜の前記コンタクト孔に臨む内縁が、前記樹脂膜の下でサイドエッチングされることにより、前記樹脂膜の前記コンタクト孔に臨む内縁よりも外方に後退して、前記パッシベーション膜と前記樹脂膜との界面に沿う段差が形成されることを特徴とする、Ａ１１またはＡ１２に記載のチップ部品の製造方法。

この構成によれば、Ａ３記載の構成および効果を有するチップ部品を製造することができる。
（Ａ１４）前記電極が、凸湾曲面状の頂面を有するように形成されることを特徴とする、Ａ１１〜Ａ１３のいずれか一項に記載のチップ部品の製造方法である。
この構成によれば、Ａ４記載の構成および効果を有するチップ部品を製造することができる。
（Ａ１５）前記チップ部品本体上に複数の素子要素を形成する工程と、前記チップ部品本体上に、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズを形成する工程とをさらに含むことを特徴とする、Ａ１１〜Ａ１４のいずれか一項に記載のチップ部品の製造方法。

この構成によれば、Ａ６記載の構成および効果を有するチップ部品を製造することができる。
（Ａ１６）前記素子要素を形成する工程が、前記チップ部品本体上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように積層された配線膜を形成する工程とを含み、前記素子要素が、前記抵抗体膜および前記配線膜を含む抵抗体であることを特徴とする、Ａ１５に記載のチップ部品の製造方法。

この構成によれば、Ａ６記載の構成および効果を有するチップ部品としてのチップ抵抗器を製造することができる。
（Ａ１７）前記素子要素を形成する工程が、前記チップ部品本体上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程とを含み、前記素子要素がキャパシタ要素であることを特徴とする、Ａ１５に記載のチップ部品の製造方法。

この構成によれば、Ａ７記載の構成および効果を有するチップ部品としてのチップコンデンサを製造することができる。
（Ａ１８）前記素子要素を形成する工程が、前記チップ部品本体上にインダクタおよびそれに関連する配線膜を形成する工程とを含み、前記素子要素が、コイル要素であることを特徴とする、Ａ１５に記載のチップ部品の製造方法。
この構成によれば、Ａ８記載の構成および効果を有するチップ部品としてのチップインダクタを製造することができる。
（Ａ１９）前記素子要素を形成する工程が、前記チップ部品本体上に接合構造を形成する工程を含み、前記素子要素がダイオード要素であることを特徴とする、Ａ１５に記載のチップ部品の製造方法。

この構成によれば、Ａ９記載の構成および効果を有するチップ部品としてのチップダイオードを製造することができる。
（Ａ２０）前記素子要素を形成する工程が、前記チップ部品本体上に接合構造を形成する工程を含み、前記素子要素がＬＥＤ要素であることを特徴とする、Ａ１５に記載のチップ部品の製造方法。

この構成によれば、Ａ１０記載の構成および効果を有するチップ部品としてのチップＬＥＤを製造することができる。
（２）第１参考例に係る発明の実施形態 以下には、第１参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図２２〜図４０で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図２２（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器ａ１０の外観構成を示す図解的な斜視図であり、図２２（Ｂ）は、チップ抵抗器ａ１０が基板上に実装された状態を示す側面図である。
図２２（Ａ）を参照して、第１参考例の一実施形態に係るチップ抵抗器ａ１０は、基板ａ１１上に形成された第１接続電極ａ１２と、第２接続電極ａ１３と、抵抗回路網ａ１４とを備えている。 基板ａ１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。 基板ａ１１は、平面視で角が面取りされた角ラウンド形状であってもよい。 基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。 以下の実施形態では、基板ａ１１がシリコン基板の場合を例にとって説明する。

チップ抵抗器ａ１０は、図４０に示すように、半導体ウエハ（シリコンウエハ）上に格子状に多数個のチップ抵抗器ａ１０が形成され、半導体ウエハ（シリコンウエハ）が切断されて個々のチップ抵抗器ａ１０に分離されることにより得られる。
シリコン基板ａ１１上において、第１接続電極ａ１２はシリコン基板ａ１１の一方短辺ａ１１１に沿って設けられた短辺ａ１１１方向に長手の矩形電極である。 第２接続電極ａ１３は、シリコン基板ａ１１上の他方短辺ａ１１２に沿って設けられた短辺ａ１１２方向に長手の矩形電極である。 抵抗回路網ａ１４は、シリコン基板ａ１１上の第１接続電極ａ１２と第２接続電極ａ１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。 そして、抵抗回路網ａ１４の一端側は第１接続電極ａ１２に電気的に接続されており、抵抗回路網ａ１４の他端側は第２接続電極ａ１３に電気的に接続されている。 これら第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４は、たとえば一例として、シリコン基板ａ１１上に半導体製造プロセスを用いて設けることができる。 換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器ａ１０を製造することができる。 特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網ａ１４を形成することができる。

第１接続電極ａ１２および第２接続電極ａ１３は、それぞれ、外部接続電極として機能する。 チップ抵抗器ａ１０が回路基板ａ１５に実装された状態においては、図２２（Ｂ）に示すように、第１接続電極ａ１２および第２接続電極ａ１３が、それぞれ、回路基板ａ１５の回路（図示せず）と半田により電気的かつ機械的に接続される。 この実施形態では、外部接続電極として機能する第1接続電極ａ１２および第２接続電極ａ１３は、金（Ａｕ）または銅（Ｃｕ）で形成されている。

図２３は、チップ抵抗器ａ１０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網ａ１４の配置関係ならびに抵抗回路網ａ１４の平面視の構成（レイアウトパターン）が示されている。
図２３を参照して、チップ抵抗器ａ１０は、シリコン基板上面の一方短辺ａ１１１に長辺が沿うように配置された平面視略矩形をした第１接続電極ａ１２と、シリコン基板上面の他方短辺ａ１１２に長辺が沿うように配置された平面視略矩形をした第２接続電極ａ１３と、第１接続電極ａ１２および第２接続電極ａ１３間の平面視矩形の領域に設けられた抵抗回路網ａ１４とを含んでいる。

抵抗回路網ａ１４には、シリコン基板ａ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２３の例では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が（導体で形成された配線膜で）電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は導体膜Ｃ（導体で形成された配線膜）で所定の態様に接続されている。

さらに、抵抗回路を抵抗回路網ａ１４に電気的に組み込んだり、または、抵抗回路網ａ１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（導体で形成された配線膜）が設けられている。 複数のヒューズ膜Ｆは、第２接続電極ａ１３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図２４Ａは、図２３に示す抵抗回路網ａ１４の一部分を拡大して描いた平面図であり、図２４Ｂおよび図２４Ｃは、それぞれ、抵抗回路網ａ１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図２４Ａ、図２４Ｂおよび図２４Ｃを参照して、単位抵抗体Ｒの構成について説明をする。

基板としてのシリコン基板ａ１１の上面には絶縁層（ＳｉＯ _２ ）ａ１９が形成され、絶縁層ａ１９上に抵抗体膜ａ２０が配置されている。 抵抗体膜ａ２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成される。 この抵抗体膜ａ２０は、第１接続電極ａ１２と第２接続電極ａ１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ラインａ２０は、ライン方向に所定の位置で切断されている場合がある。 抵抗体膜ラインａ２０上には、導体膜片ａ２１としてのアルミニウム膜が積層されている。 各導体膜片ａ２１は、抵抗体膜ラインａ２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ラインａ２０および導体膜片ａ２１の電気的特徴を回路記号で示すと、図２５の通りである。 すなわち、図２５（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインａ２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 導体膜片ａ２１が積層された領域は、当該導体膜片ａ２１で抵抗体膜ラインａ２０が短絡されている。 よって、図２５（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインａ２０同士は抵抗体膜ラインａ２０および導体膜片ａ２１で接続されているから、図２４Ａに示す抵抗回路網は、図２５（Ｃ）に示す抵抗回路を構成している。
図２４Ｂおよび図２４Ｃに示す図解的な断面図において、参照番号ａ１１はシリコン基板、ａ１９は絶縁層としての二酸化シリコンＳｉＯ _２層、ａ２０は絶縁層ａ１９上に形成されたＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜、ａ２１はアルミニウム（Ａｌ）の配線膜、ａ２２は保護膜としてのＳｉＮ膜、ａ２３は保護層としてのポリイミド層を示している。

なお、かかる構成の抵抗回路網ａ１４の製造プロセスについては、後に詳述する。
この実施形態では、シリコン基板上１１に形成された抵抗回路網ａ１４に含まれる単位抵抗体Ｒは、抵抗体膜ラインａ２０と、抵抗体膜ラインａ２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片ａ２１とを含み、導体膜片ａ２１が積層されていない一定間隔Ｒ部分の抵抗体膜ラインａ２０が、１個の単位抵抗体Ｒを構成している。 単位抵抗体Ｒを構成している抵抗体膜ラインａ２０は、その形状および大きさが全て等しい。 よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板ａ１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ラインａ２０上に積層された導体膜片ａ２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図２６（Ａ）は、図２３に示すチップ抵抗器ａ１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２６（Ｂ）は、図２６（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図２６（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜ａ２０上に積層された配線膜ａ２１により形成されている。 すなわち、単位抵抗体Ｒを形成する抵抗体膜ラインａ２０上に積層された導体膜片ａ２１と同じレイヤーに、導体膜片ａ２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。 なお、導体膜片ａ２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜ａ２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網ａ１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網ａ１４を第１接続電極ａ１２および第２接続電極ａ１３に接続するための配線膜が、同一の金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。 これにより、このチップ抵抗器ａ１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。 さらに、抵抗体膜ａ２０とのアライメント性も向上する。

図２７は、図２３に示す抵抗回路網ａ１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図２７を参照して、第１接続電極ａ１２には、抵抗回路網ａ１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。 基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。

ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。 各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図２８の通りである。 すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ａ１４は、第１接続電極ａ１２および第２接続電極ａ１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。 たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極ａ１２および第２接続電極ａ１３が接続されたチップ抵抗器ａ１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網ａ１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器ａ１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断する。 それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網ａ１４に組み込まれることになる。 よって、抵抗回路網ａ１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器ａ１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ａ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ａ１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ａ１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図２９は、第１参考例の他の実施形態に係るチップ抵抗器ａ３０の平面図であり、第１接続電極ａ１２、第２接続電極ａ１３および抵抗回路網４の配置関係ならびに抵抗回路網ａ１４の平面視の構成が示されている。
チップ抵抗器ａ３０が、前述したチップ抵抗器ａ１０と異なるところは、抵抗回路網ａ１４における単位抵抗体Ｒの接続態様である。

すなわち、チップ抵抗器ａ３０の抵抗回路網ａ１４には、シリコン基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２９の構成では、行方向（シリコン基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（シリコン基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。 複数のヒューズ膜Ｆは、第２接続電極ａ１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網ａ１４から電気的に分離される構成である。

なお、抵抗回路網ａ１４を構成する多数個の単位抵抗体Ｒの構造や、接続用導体膜、ヒューズ膜Ｆの構造は、先に説明したチップ抵抗器ａ１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図３０は、図２９に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図３０を参照して、第１接続電極ａ１２には、抵抗回路網ａ１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。 基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。 ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極ａ１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網ａ１４から電気的に切り離される。

図３０の構成、すなわちチップ抵抗器ａ３０に備えられた抵抗回路網ａ１４の構成を、電気回路図で示すと図３１の通りである。 全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ａ１４は、第１接続電極ａ１４および第２接続電極ａ１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。 よって、この抵抗回路網ａ１４を有するチップ抵抗器ａ３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網ａ１４から電気的に分離され、チップ抵抗器ａ１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器ａ３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ａ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ａ３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ａ１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

図３２は、第１参考例の他の実施形態としてのチップコンデンサの平面図であり、図３３はその断面図であって、図３２の切断面線ＸＸＸIII−ＸＸＸIIIから見た切断面が示されている。 さらに、図３４は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
チップコンデンサａ１は、基板ａ２と、基板ａ２上に配置された第１外部電極ａ３と、同じく基板ａ２上に配置された第２外部電極ａ４とを備えている。 基板ａ２は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。 矩形形状は、例えば、０．３ｍｍ×０．１５ｍｍ程度の寸法である。 基板ａ２の長手方向両端部に第１外部電極ａ３および第２外部電極ａ４がそれぞれ配置されている。 第１外部電極ａ３および第２外部電極ａ４は、この実施形態では、基板ａ２の短手方向に延びたほぼ矩形の平面形状を有し、基板ａ２の角に対応する各２箇所に面取り部を有している。 基板ａ２上には、第１外部電極ａ３および第２外部電極ａ４の間のキャパシタ配置領域ａ５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が配置されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニットａ７を介してそれぞれ第１外部電極ａ３に電気的に接続されている。

図３３および図３４に示されているように、基板ａ２の表面には絶縁膜ａ８が形成されていて、絶縁膜ａ８の表面に下部電極膜ａ５１が形成されている。 下部電極膜ａ５１は、キャパシタ配置領域ａ５のほぼ全域にわたっているとともに、第２外部電極ａ４の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜ａ５１は、キャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域ａ５１Ａと、外部電極引き出しのためのパッド領域ａ５１Ｂとを有している。 キャパシタ電極領域ａ５１Ａがキャパシタ配置領域ａ５に位置していて、パッド領域ａ５１Ｂが第２外部電極ａ４の直下に位置している。

キャパシタ配置領域ａ５において下部電極膜ａ５１（キャパシタ電極領域ａ５１Ａ）を覆うように容量膜（誘電体膜）ａ５２が形成されている。 容量膜ａ５２は、キャパシタ電極領域ａ５１Ａの全域にわたって連続しており、この実施形態では、さらに第１外部電極ａ３の直下の領域にまで延び、キャパシタ配置領域ａ５外の絶縁膜ａ８を覆っている。
容量膜ａ５２の上には、上部電極膜ａ５３が形成されている。 図２２では、明瞭化のために、上部電極膜ａ５３に細ドットを付して示してある。 上部電極膜ａ５３は、キャパシタ配置領域ａ５に位置するキャパシタ電極領域ａ５３Ａと、第１外部電極ａ３の直下に位置するパッド領域ａ５３Ｂと、パッド領域ａ５３Ｂとキャパシタ電極領域ａ５３Ａとの間に配置されたヒューズ領域ａ５３Ｃとを有している。

キャパシタ電極領域ａ５３Ａにおいて、上部電極膜ａ５３は、複数の電極膜部分ａ１３１〜ａ１３９に分割されている。 この実施形態では、各電極膜部分ａ１３１〜ａ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ａ５３Ｃから第２外部電極ａ４に向かって帯状に延びている。 複数の電極膜部分ａ１３１〜ａ１３９は、複数種類の対向面積で、容量膜ａ５２を挟んで下部電極膜ａ５１に対向している。 より具体的には、電極膜部分ａ１３１〜ａ１３９の下部電極膜ａ５１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分ａ１３１〜ａ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ａ１３１〜ａ１３８（またはａ１３１〜ａ１３７，ａ１３９）を含む。 これによって、各電極膜部分ａ１３１〜ａ１３９と容量膜１２を挟んで対向する下部電極膜ａ５１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分ａ１３１〜ａ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分ａ１３１〜ａ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分ａ１３５，ａ１３６，ａ１３７，ａ１３８，ａ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分ａ１３５〜ａ１３９は、キャパシタ配置領域ａ５の第１外部電極ａ３側の端縁から第２外部電極ａ４側の端縁までの範囲に渡って延びて形成されており、電極膜部分ａ１３１〜ａ１３４は、それよりも短く形成されている。

パッド領域ａ５３Ｂは、第１外部電極ａ３とほぼ相似形に形成されており、基板ａ２の角部に対応する２つの面取り部を有するほぼ矩形の平面形状を有している。 このパッド領域ａ５３Ｂの一つの長辺（基板ａ２の周縁に対して内方側の長辺）に沿ってヒューズ領域ａ５３Ｃが配置されている。 ヒューズ領域ａ５３Ｃは、パッド領域ａ５３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットａ７を含む。 ヒューズユニットａ７は、上部電極膜ａ５３のパッド領域ａ５３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分ａ１３１〜ａ１３９は、１つまたは複数個のヒューズユニットａ７と一体的に形成されていて、それらのヒューズユニットａ７を介してパッド領域ａ５３Ｂに接続され、このパッド領域ａ５３Ｂを介して第１外部電極ａ３に電気的に接続されている。 面積の比較的小さな電極膜部分ａ１３１〜ａ１３６は、一つのヒューズユニットａ７によってパッド領域ａ５３Ｂに接続されており、面積の比較的大きな電極膜部分１３７〜ａ１３９は複数個のヒューズユニットａ７を介してパッド領域ａ５３Ｂに接続されている。 全てのヒューズユニットａ７が用いられる必要はなく、この実施形態では、一部のヒューズユニットａ７は未使用である。

ヒューズユニットａ７は、パッド領域ａ５３Ｂとの接続のための第１幅広部ａ７Ａと電極膜部分ａ１３１〜ａ１３９との接続のための第２幅広部ａ７Ｂと、第１および第２幅広部ａ７Ａ，ａ７Ｂの間を接続する幅狭部ａ７Ｃとを含む。 幅狭部ａ７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分ａ１３１〜ａ１３９のうち不要な電極膜部分をヒューズユニットａ７の切断によって第１および第２外部電極ａ３，ａ４から電気的に切り離すことができる。

図３２および図３４では図示を省略したが、図３３に表れている通り、上部電極膜ａ５３の表面を含むチップコンデンサａ１の表面はパッシベーション膜ａ９によって覆われている。 パッシベーション膜ａ９は、たとえば窒化膜からなっていて、チップコンデンサａ１の上面のみならず、基板ａ２の側面まで延びて、この側面をも覆うように形成されている。 さらに、パッシベーション膜ａ９の上には、ポリイミド樹脂等からなる樹脂膜ａ５０が形成されている。 樹脂膜ａ５０は、チップコンデンサａ１の上面を覆い、さらに基板ａ２の側面に至って、当該側面上のパッシベーション膜ａ９を覆うように形成されている。

パッシベーション膜ａ９および樹脂膜ａ５０は、チップコンデンサａ１の表面を保護する保護膜である。 これらには、第１外部電極ａ３および第２外部電極ａ４に対応する領域にパッド開口ａ２６，ａ２７がそれぞれ形成されている。 パッド開口ａ２６，ａ２７はそれぞれ上部電極膜ａ５３のパッド領域ａ５３Ｂの一部の領域、下部電極膜ａ５１のパッド領域ａ５１Ｂの一部の領域を露出させるようにパッシベーション膜ａ９および樹脂膜ａ５０を貫通している。 さらに、この実施形態では、第２外部電極ａ４に対応したパッド開口ａ２７は、容量膜ａ５２をも貫通している。

パッド開口ａ２６，ａ２７には、第１外部電極ａ３および第２外部電極ａ４がそれぞれ埋め込まれている。 これにより、第１外部電極ａ３は上部電極膜ａ５３のパッド領域ａ５３Ｂに接合しており、第２外部電極ａ４は下部電極膜ａ５１のパッド領域ａ５１Ｂに接合している。 第１および第２外部電極ａ３，ａ４は、樹脂膜ａ５０の表面から突出するように形成されている。 これにより、実装基板に対してチップコンデンサａ１をフリップチップ接合することができる。

図３５は、チップコンデンサａ１の内部の電気的構成を示す回路図である。 第１外部電極ａ３と第２外部電極ａ４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第１外部電極ａ３との間には、一つまたは複数のヒューズユニットａ７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。
ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサａ１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサａ１の容量値が減少する。

そこで、パッド領域ａ５１Ｂ，ａ５３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサａ１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、０．１ｐＦ〜１０ｐＦの間の任意の容量値のチップコンデンサａ１を提供することができる。

以上のように、この実施形態によれば、第１外部電極ａ３および第２外部電極ａ４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサａ１を提供できる。

チップコンデンサａ１の各部の詳細について以下に説明を加える。
基板ａ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍ、または０．２ｍｍ×０．１ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域ａ５は、概ね、基板ａ２の短辺の長さに相当する一辺を有する正方形領域となる。 基板ａ２の厚さは、１５０μｍ程度であってもよい。 基板ａ２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板ａ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁膜ａ８は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜ａ５１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜ａ５１は、スパッタ法によって形成することができる。 上部電極膜ａ５３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜ａ５３は、スパッタ法によって形成することができる。 上部電極膜ａ５３のキャパシタ電極領域ａ５３Ａを電極膜部分ａ１３１〜ａ１３９に分割し、かつヒューズ領域ａ５３Ｃを複数のヒューズユニットａ７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜ａ５２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜ａ５２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜ａ９は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜ａ５０は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

図３６は、第１参考例のさらに他の実施形態に係るチップコンデンサａ３１の構成を説明するための平面図である。 図３６において、前述の図３２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の実施形態に係るチップコンデンサａ１では、上部電極膜ａ５３のキャパシタ電極領域ａ５３Ａがそれぞれ帯状の電極膜部分ａ１３１〜ａ１３９に分割されている。 この場合、図３２に示すように、キャパシタ配置領域ａ５内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板ａ２上の限られた領域を有効に活用することができない。

そこで、図３６に示す実施形態では、複数の電極膜部分ａ１３１〜ａ１３９がＬ字形の電極膜部分ａ１４１〜ａ１４９に分割されている。 これによって、たとえば、図３６の構成における電極膜部分ａ１４９は、図３２の構成の電極膜部分ａ１３９の１．５倍の面積で下部電極膜ａ５１に対向することができる。 よって、図３２の第１の実施形態において電極膜部分ａ１３９に対応したキャパシタ要素Ｃ９が４ｐＦの容量を有しているとすれば、この実施形態における電極膜部分ａ１４９を用いることで、キャパシタ要素Ｃ９は６ｐＦの容量を有することができる。 これにより、キャパシタ配置領域ａ５内を有効に活用して、より広い範囲でチップコンデンサａ１の容量値を設定することが可能となる。

なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板ａ２は、１００Ω・ｃｍ以上の比抵抗を有する半導体により形成されている。
図３７は、第１参考例のさらに他の実施形態に係るチップコンデンサａ４１の構成を説明するための分解斜視図であり、前述の実施形態の説明において用いた図３４と同様にチップコンデンサａ４１の各部が表されている。

この実施形態では、上部電極膜ａ５３のキャパシタ電極領域ａ５３Ａがキャパシタ配置領域ａ５のほぼ全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜ａ５１のキャパシタ電極領域ａ５１Ａが複数の電極膜部分ａ１５１〜ａ１５９に分割されている。 電極膜部分ａ１５１〜ａ１５９は、図３２に示す実施形態における電極膜部分ａ１３１〜ａ１３９と同様の形状および面積比に形成されてもよいし、図３６に示す実施形態における電極膜部分ａ１４１〜ａ１４９と同様の形状および面積比に形成されてもよい。 このようにして、電極膜部分ａ１５１〜ａ１５９と、容量膜ａ５２と、上部電極膜ａ５３とによって、複数のキャパシタ要素が構成されている。 この複数のキャパシタ要素の少なくとも一部は、容量値の異なる（たとえば等比数列をなすように各容量値が設定された）キャパシタ要素群を構成している。

下部電極膜ａ５１は、さらに、キャパシタ電極領域ａ５１Ａとパッド領域ａ５１Ｂとの間にヒューズ領域ａ５１Ｃを有している。 ヒューズ領域ａ５１Ｃには、先の実施形態のヒューズユニットａ７と同様の複数のヒューズユニット４７がパッド領域ａ５１Ｂに沿って一列に配列されている。 各電極膜部分ａ１５１〜ａ１５９は、一つまたは複数のヒューズユニット４７を介してパッド領域ａ５１Ｂに接続されている。

このような構成によっても、電極膜部分ａ１５１〜ａ１５９が互いに異なる対向面積で上部電極膜ａ５３に対向しており、これらはヒューズユニットａ４７を切断することによって個別に切り離すことができる。 したがって、先の実施形態の場合と同様の効果が得られる。 とくに、複数の電極膜部分１５１〜１５９の少なくとも一部が公比２の等比数列をなすように設定した対向面積で上部電極膜ａ５３に対向するように形成しておくことで、先の実施形態の場合と同様に、所要の容量値に高精度で合わせ込んだチップコンデンサを提供できる。

なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板ａ２は、１００Ω・ｃｍ以上の比抵抗を有する半導体により形成されている。
図３８は、第１参考例の特徴である外部接続電極の構成の一例を説明するための図であり、（Ａ）はチップ抵抗器ａ１０の部分平面図で、切断箇所Ｂ−Ｂを示す図、（Ｂ）は（Ａ）におけるＢ−Ｂに沿う切断部分の図解的な部分縦断面図である。

たとえば図２２〜５を参照して説明したチップ抵抗器ａ１０は、半導体ウエハ（シリコンウエハ）上に格子状に多数個のチップ抵抗器ａ１０が形成され、スクライブライン１００に沿って切断されて個々のチップ抵抗器ａ１０に分離される。 チップ抵抗器ａ１０におけるＢ−Ｂに沿う第１接続電極ａ１２部分の部分縦断面図は、図３８（Ｂ）に示す構成である。

図３８（Ｂ）を参照して、シリコン基板ａ１１上には絶縁層（ＳｉＯ _２ ）ａ１９が形成され、絶縁層ａ１９上に抵抗体膜ａ２０が配置されている。 抵抗体膜ａ２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。 そして抵抗体膜ａ２０上におけるパッド領域ａ１１Ａには、アルミニウム系金属、たとえばアルミニウム（Ａｌ）で形成された配線膜ａ２１が積層されている。 抵抗体膜ａ２０および配線膜ａ２１が形成された基板ａ１１の上面は、たとえば窒化シリコン（ＳｉＮ）で形成されたパッシベーション膜ａ２２で覆われており、さらにその上部は、たとえばポリイミドにより形成された保護層としての樹脂膜ａ２３で覆われている。

外部接続電極としての第１接続電極ａ１２は、次のようにして形成される。
まず、樹脂層ａ２３に対して、第１接続電極の開口(コンタクト孔）に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜ａ２３のパターニングが行われる。 これにより、樹脂膜ａ２３の第１接続電極ａ１２のためのコンタクト孔としてのパッド開口ａ１２Ａが形成される。 その後、樹脂膜ａ２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜（樹脂膜）ａ２３が安定化される。 また、この熱処理により、樹脂膜ａ２３はその上部が縮み、パッド開口ａ１２Ａは、上方に向かって開口径が広がるように、上方に向かって斜めに傾斜した開口となる。

次に、第１接続電極ａ１２を形成すべき位置にコンタクト孔（パッド開口）ａ１２Ａを有するポリイミド膜ａ２３をマスクとして、パッシベーション膜ａ２２のエッチングが行われる。 これにより、配線膜ａ２１を第１接続電極ａ１２のパッド領域ａ１１Ａにおいて露出させるコンタクト孔としてのパッド開口ａ１２Ｂが形成される。 パッド開口ａ１２Ｂはコンタクト孔の一部を構成するものであり、当該パッド開口ａ１２Ｂを形成するためのエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。 ポリイミド膜ａ２３をマスクとして、パッシベーション膜ａ２２のエッチングが行われ、パッド開口ａ１２Ｂが形成される結果、樹脂膜ａ２３とパッシベーション膜ａ２２との界面に沿う段差が形成される。 すなわち、パッシベーション膜ａ２２は、樹脂膜ａ２３との界面において、樹脂膜ａ２３の内径よりも内径が広がるようにエッチングされる。 その結果、樹脂膜ａ２３は、その内周面下方部において、パッシベーション膜ａ２２の内周面２２ａよりも内方に張り出した段差部ａ２３ａを有することになる。

次に、コンタクト孔としてのパッド開口ａ１２Ｂ、ａ１２Ａ内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極ａ１２を成長させる。 パッド開口ａ１２Ｂ、ａ１２Ａ内での外部接続電極ａ１２の形成は、まず、パッド領域ａ１１Ａにおいて露出している配線膜ａ２１上にニッケル層ａ１２１が形成され、ニッケル層ａ１２１上にパラジウム層ａ１２２が形成され、さらにその上に金層が形成されるようにして、多層積層構造膜とするのが好ましい。 ニッケル層ａ１２１はアルミニウム系金属で形成された配線膜ａ２１との密着性の向上に寄与し、パラジウム層ａ１２２はその上部に積層される金層ａ１２３とアルミニウム系金属膜で形成された配線膜ａ２１との相互拡散を抑制する拡散防止層として機能する。 第１接続電極ａ１２をこのようにＮｉ、Ｐｄ、Ａｕの３層構造または多層構造とすることにより、より良好な外部接続電極とすることができる。

第１参考例に係る外部接続電極（第１接続電極ａ１２）の特徴は、パッド開口ａ１２Ｂ、ａ１２Ａ内に外部接続電極を構成する金属層が充満されており、上方に向かって内径が広がったコンタクト孔としてのパッド開口ａ１２Ａに沿って金層ａ１２３の外周側面が密着していることである。 パッド領域ａ１１Ａを配線膜ａ２１の表面に垂直な方向から見た平面視において、パッド開口ａ１２Ａの縁部全周において、保護膜ａ２３の表面に延びてパッド領域ａ１１Ａにおける配線膜ａ２１の上面露出領域よりも外方へ張り出した張出部ａ１２３ａを有している。 張出部ａ１２３ａは、コンタクト孔であるパッド開口ａ１２Ａの縁部全周において外方へ張り出している。

この結果、第１接続電極ａ１２の金層ａ１２３は、パッド開口ａ１２Ａの傾斜面と密着しており、パッド開口ａ１２Ａと金層ａ１２３との密着面積が増加している。
このため、外部接続電極としての第１接続電極ａ１２は、保護膜ａ２３との密着性に優れ、金層ａ１２３とパッド開口ａ１２Ａとの隙間を通じて水分がパッド領域ａ１１Ａ内へ侵入しにくく、チップ抵抗器ａ１０の耐湿性が向上する。 また、チップ抵抗器ａ１０の樹脂層２３表面から露出する第１接続電極ａ１２の表面積が増加するので、第１接続電極ａ１２は外圧に対する強度が向上する。 これにより、チップ抵抗器ａ１０をフリップチップとして良好な構造とすることができる。

さらに、第１接続電極ａ１２の上面（金層ａ１２３の上面）は凸湾曲形状に膨らんでおり、実装時の接触面積の増加が図られている。
また、コンタクト孔としてのパッド開口ａ１２Ｂ、ａ１２Ａ内には、段差ａ２３ａが形成されており、この段差ａ２３ａにより第１接続電極ａ１２を構成する金属層とパッド開口ａ１２Ｂ、ａ１２Ａとの結合性が向上されている。

図３９は、第１参考例の一実施形態に係る外部接続電極がチップコンデンサａ１に適用された場合の構成を説明する図解的な部分断面図である。 図３９において、基板ａ２の上には絶縁膜ａ８が形成されており、その上にはたとえば下部電極膜ａ５１が形成されている。 そして基板ａ２の上面はパッシベーション膜ａ９により覆われるとともに、その上はさらに樹脂膜ａ５０で覆われている。

かかる構成において、外部接続電極としての第２外部電極ａ４は、次のように、チップ抵抗器ａ１０に開口(コンタクト孔)を形成する場合と同様の工程で形成される。
まず、樹脂膜ａ５０に対して、第２外部電極ａ４の開口(コンタクト孔）に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜ａ５０のパターニングが行われる。 これにより、樹脂膜ａ５０の第２外部電極ａ４のためのコンタクト孔としてのパッド開口ａ２７Ａが形成される。 その後、樹脂膜ａ５０を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜（樹脂膜）５０が安定化される。 また、この熱処理により、樹脂膜ａ５０はその上部が縮み、パッド開口ａ２７Ａは、上方に向かって開口径が広がるように、上方に向かって斜めに傾斜した開口となる。

次に、第２外部電極ａ４を形成すべき位置にコンタクト孔（パッド開口）ａ２７Ａを有するポリイミド膜ａ５０をマスクとして、パッシベーション膜ａ９のエッチングが行われる。 これにより、下部電極膜ａ５１を第２外部電極ａ４のパッド領域ａ５１Ａにおいて露出させるコンタクト孔としてのパッド開口ａ２７Ｂが形成される。 パッド開口ａ２７Ｂはコンタクト孔の一部を構成するものであり、当該パッド開口ａ２７Ｂを形成するためのエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。 ポリイミド膜ａ５０をマスクとして、パッシベーション膜ａ９のエッチングが行われ、パッド開口ａ２７Ｂが形成される結果、樹脂膜ａ５０とパッシベーション膜ａ９との界面に沿う段差が形成される。 すなわち、パッシベーション膜ａ９は、樹脂膜ａ５０との界面において、樹脂膜ａ５０の内径よりも内径が広がるようにエッチングされる。 その結果、樹脂膜ａ５０は、その内周面下方部において、パッシベーション膜ａ９の内周面ａ２７Ｂよりも内方に張り出した段差部ａ２３ａを有することになる。

そして、コンタクト孔としてのパッド開口ａ２７Ｂ、ａ２７Ａ内に、たとえば無電解めっき法によって、第２外部電極ａ４が成長される。
第２外部電極ａ４は、図３８（Ｂ）で説明したチップ抵抗器ａ１０における外部電極と同様、たとえば下部電極膜ａ５１に接するニッケル層ａ１２１と、ニッケル層ａ１２１上に積層したパラジウム層ａ１２２と、パラジウム層ａ１２２上に積層した金層とを有する多層積層構造膜であることが好ましい。

第２外部電極ａ４も、上方に向かって内径が大きくなるように形成されたコンタクト孔としてのパッド開口ａ２７Ｂ、ａ２７Ａ内に充満され、樹脂層５０の傾斜面に密着し、平面視において下部電極膜ａ５１の露出領域よりも外方へ張り出した張出部ａ１２３ａを有する外部接続電極となっている。 また、第２外部電極ａ４は上方へ凸湾曲した上面を有している。 これにより、外部接続電極としての第２外部電極の耐湿性の向上、外圧に対する強度の向上等を実現できる。

以上、第１参考例の実施形態として、チップ抵抗器およびチップコンデンサについて説明したが、第１参考例は、チップ抵抗器およびチップコンデンサ以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。 チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 かかるチップインダクタにおいても、第１参考例による外部接続電極の構造を採用することにより、耐湿性に優れ、外圧に対する強度アップが図れ、取り扱い易いチップインダクタ（チップ部品）とすることができる。

さらに他のチップ部品の例として、チップダイオードを例示することもできる。 チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。 また、チップダイオードの電圧降下特性(抵抗値)を設定できる。 さらに、ダイオードがＬＥＤ(ライトエミッティングダイオード)であるチップＬＥＤの場合、回路に組み込むＬＥＤを選択し、発光色を選べるチップＬＥＤとすることができる。 このようなチップダイオード、チップＬＥＤに対しても、第１参考例の外部接続電極の構造を採用することができ、それによって、耐湿性に優れ、外圧に対する強度アップが図れ、取り扱い易いチップダイオード、チップＬＥＤといったチップ部品とすることができる。
＜第２参考例に係る発明＞
（１）第２参考例に係る発明の特徴 たとえば、第２参考例に係る発明の特徴は、以下のＢ１〜Ｂ１３である。
（Ｂ１）基板と、前記基板上に形成されたアルミニウム系金属からなる抵抗体膜と、前記基板上に間隔を開けて設けられ、前記抵抗体膜に異なる位置で接続された一対の電極と、前記一対の電極を露出させた状態で前記抵抗体膜を覆う保護膜と、を含むことを特徴とする、チップ抵抗器。

この構成によれば、アルミニウム系金属からなる抵抗体膜は、フォトリソグラフィを適用して微細パターンに形成することができる。 従って、元基板上に設定した複数の微細なチップ抵抗器領域内に抵抗体膜を形成し、チップ抵抗器領域の境界で元基板を切断することによって、微小サイズのチップ抵抗器を量産することができる。 ただし、アルミニウム系金属は、耐水性が低いので、第２参考例では、抵抗体膜を保護膜で覆っている。 これにより、小型で信頼性の高いチップ抵抗器を実現でき、電子機器等の小型化に寄与できる。
（Ｂ２）前記アルミニウム系金属が、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、およびＡｌＣｕから選択した一種以上を含む、Ｂ１に記載のチップ抵抗器。

この構成によれば、アルミニウム系金属が、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、およびＡｌＣｕから選択した１種以上の金属であるから、保護膜形成の際の熱処理（３５０℃〜４５０℃）に耐えられ、信頼性の高いチップ抵抗器を実現できる。
また、上述のアルミニウム系金属は、既存の装置を利用して加工することができ、新規な製造設備を用いることなく、第２参考例のチップ抵抗器を作製することができる。
（Ｂ３）前記保護膜が、前記抵抗体膜に接する窒化膜と、前記窒化膜に積層された樹脂膜とを含むことを特徴とする、Ｂ１またはＢ２に記載のチップ抵抗器。

この構成によれば、保護膜が、少なくとも窒化膜および樹脂膜の２層構造であるから、耐水性、耐傷性、耐応力強度の向上したチップ抵抗器とすることができる。
なお、保護膜は、上記構成以外に、窒化膜／酸化膜／樹脂膜の３層構造とすることもできる。
（Ｂ４）前記樹脂膜が、ポリイミド膜を含むことを特徴とする、Ｂ３に記載のチップ抵抗器。

この構成によれば、樹脂膜はポリイミド膜を含むため、耐傷性および耐応力強度の向上を確実に実現することができる。
（Ｂ５）前記一対の電極の間の抵抗値が５０ｍΩ以下であることを特徴とする、Ｂ１〜Ｂ４のいずれか一項に記載のチップ抵抗器。
この構成によれば、一対の電極間の抵抗体膜の抵抗値が５０ｍΩ以下であるから、いわゆるジャンパー抵抗として利用できるチップ抵抗器を実現できる。
（Ｂ６）平面視における外形が、直交する２辺がそれぞれ０．４mm以下および０．２mm以下の長方形である、Ｂ１〜Ｂ５のいずれか一項に記載のチップ抵抗器。

この構成によれば、微小サイズで、ある程度の電流に耐え得るチップ抵抗器、特にジャンパー抵抗を提供することができる。
（Ｂ７）前記抵抗体膜の膜厚は０．５〜３．０μｍの厚みを含むことを特徴とする、Ｂ１〜Ｂ６のいずれか一項に記載のチップ抵抗器。
この構成によれば、微小サイズの基板上において、所望の抵抗値の抵抗体膜を得ることができる。
（Ｂ８）前記抵抗体膜は、前記基板の一表面ほぼ全面に亘って形成された一枚の膜体を含み、かつ、その外周縁部は前記基板の表面の外周縁部よりも内側になるように、前記基板の表面の外周縁部と一定の間隔を開けて前記一表面上に形成されていることを特徴とする、Ｂ１〜Ｂ７のいずれか一項に記載のチップ抵抗器。

この構成によれば、抵抗体膜の側面を保護膜で覆って耐水性および耐腐食性を向上させることができ、かつ、元基板から個々のチップ抵抗器に分離する際に、その分離のためのエッチングマージンを確保することができる。
（Ｂ９）前記基板は、シリコン、ガラス、セラミックのいずれかを含むことを特徴とする、Ｂ１〜Ｂ８のいずれか一項に記載のチップ抵抗器。

この構成によれば、種々の絶縁基板を利用して微小なチップ抵抗器を提供することができる。
（Ｂ１０）前記基板の表面に形成された絶縁膜としての酸化膜をさらに含み、前記抵抗体膜が前記酸化膜上に形成されていることを特徴とする、Ｂ１〜Ｂ９のいずれか一項に記載のチップ抵抗器。

この構成によれば、基板の種類にかかわらず、酸化膜によって基板から抵抗体膜が絶縁されていて、かつ抵抗体膜パターニングのためのエッチングを酸化膜で停止でき、所望の特性のチップ抵抗器を得ることができる。
（Ｂ１１）実装基板と、前記実装基板に実装されたＢ１〜Ｂ１０のいずれか一項に記載のチップ抵抗器と、を含むことを特徴とする、回路アッセンブリ。

この構成によれば、小型の回路アッセンブリとすることができる。
（Ｂ１２）前記実装基板に、前記チップ抵抗器がジャンパー抵抗として実装されていることを特徴とする、Ｂ１１に記載の回路アッセンブリ。
この構成によれば、小型の回路アッセンブリとすることができる。
（Ｂ１３）筐体と、前記筐体に収容されたＢ１１または１２に記載の回路アッセンブリと、を含むことを特徴とする、電子機器。

この構成によれば、小型で高性能な電子機器を提供できる。
（２）第２参考例に係る発明の実施形態 以下には、第２参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図４１〜図６４で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図４１は、第２参考例の一実施形態に係るチップ抵抗器ｂ１の斜視図である。 図４２は、第２参考例の一実施形態に係るチップ抵抗器ｂ１の平面図である。 図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩに沿う、チップ抵抗器ｂ１の縦断面図である。
図４１〜図４３を参照して、第２参考例の一実施形態に係るチップ抵抗器ｂ１は、基板ｂ２と、基板ｂ２上に形成されたアルミニウム系金属からなる抵抗体膜ｂ３と、基板ｂ２上に間隔をあけて、かつ抵抗体膜と電気的に接続して設けられた一対の電極ｂ４、ｂ５と、一対の電極ｂ４、ｂ５を露出させた状態で抵抗体膜ｂ３を覆う保護膜ｂ６とを含んでいる。

基板１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．４ｍｍ、短辺方向の幅Ｗ＝０．２ｍｍ、厚みＴ＝０．１〜０．１５ｍｍ程度の大きさの微小なチップである。 基板ｂ２の長さＬおよび幅Ｗは、上記の寸法以下であってもよい。 例えば、より好ましくは、基板ｂ２は、Ｌ＝０．３ｍｍ、幅Ｗ＝０．１５ｍｍ程度の微小寸法であってもよい。

基板ｂ２は、平面視で四隅の角が面取りされた角ラウンド形状となっていてもよい。 基板ｂ２は、たとえばシリコン、ガラス、セラミック等で形成することができる。 以下の実施形態では、基板ｂ２がシリコンの場合を例にとって説明する。
基板ｂ２は、その厚みを８０〜１５０μｍとすることができ、基板ｂ２の表面には基板ｂ２をその上層領域と絶縁するための絶縁膜としての酸化膜（ＳｉＯ _２膜）７が形成されている。 酸化膜ｂ７は、厚みが０．３〜２．５μｍであってもよい。

酸化膜ｂ７の上には、抵抗体膜ｂ３が積層されている。 抵抗体膜ｂ３は、アルミニウム系金属によって形成されており、その厚みは０．５〜３．０μｍであってもよい。 また、抵抗体膜ｂ３の比抵抗Ｒｓは、Ｒｓ＝８ｍΩ／□〜４０ｍΩ／□であってもよい。 抵抗体膜ｂ３は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、およびＡｌＣｕから選択した１種以上の金属により形成されているのが望ましい。

抵抗体膜ｂ３は、この実施形態では、基板ｂ２の上面に、酸化膜ｂ７を介して全面にわたって形成されており、１枚の膜体となっている。 また、抵抗体膜ｂ３は、その外周縁部が、基板ｂ２（酸化膜ｂ７）の外周縁部に対して一定寸法内方へ入り込んでいる。 言い換えれば、平面視において、抵抗体膜ｂ３の輪郭は、基板ｂ２（酸化膜ｂ７）の輪郭に比べて一回り小さくされており、抵抗体膜ｂ３の外周縁部の外側に酸化膜ｂ７が存在している。 このようにしたのは、後述するように、抵抗体膜ｂ３の周囲を保護膜ｂ６ですっぽりと覆ってしまうためである。

抵抗体膜ｂ３の上には、第１電極ｂ４および第２電極ｂ５という一対の電極が、抵抗体膜ｂ３に異なる位置で接続するように設けられている。 より具体的には、第１電極ｂ４は、基板ｂ２の一方短辺に沿って設けられ、一方短辺方向に長手の平面視略矩形の電極である。 第２電極ｂ５は、基板ｂ２の他方短辺に沿って設けられ、短辺方向に長手の平面視略矩形の電極である。 第１電極ｂ４と第２電極ｂ５とは、平面視においてその間隔Ｌ１が、Ｌ１＝１００〜２２０μｍであってもよい。

なお、図６２に示すように、電極ｂ４、ｂ５の配置位置および形状を変更することもできる。 すなわち、図６２に示すチップ抵抗器ｂ１０は、上記の構成に変えて、第１電極ｂ４を基板ｂ２の一方長辺に沿って設け、一方長辺方向に長手の平面視略矩形の長手電極ｂ４とし、第２電極ｂ５を、基板ｂ２の他方長辺に沿って設け、長辺方向に長手の平面視略矩形の長手電極ｂ５としている。 この場合、第１電極ｂ４と第２電極ｂ５とは、平面視においてその間隔が短くなり、第１電極ｂ４と第２電極ｂ５との間をつなぐ抵抗体膜ｂ３の抵抗値を下げることができる。 また、電極ｂ４、ｂ５の表面接触面積が大きくなり、チップ抵抗器の実装強度が向上するという利点も生じる。

第１電極ｂ４、第２電極ｂ５は、いずれも、抵抗体膜ｂ３側から上方へ向かって、ニッケル（Ｎｉ）層ｂ１１−パラジウム（Ｐｄ）層ｂ１２−金（Ａｕ）層ｂ１３が順に積層された３種の金属の積層構造であってもよく、この場合において、たとえばＮｉ層ｂ１１は３〜１５μｍ、Ｐｄ層ｂ１２は０．２５μｍ以下、Ａｕ層ｂ１３は０．１μｍ以下の厚みであってもよい。 第１電極ｂ４、第２電極ｂ５を上述の積層構造とすることにより、チップ抵抗器ｂ１をフリップチップとして基板に実装する際に、実装基板への接合強度の向上、および、耐腐食性の向上を図れる。

抵抗体膜ｂ３の上面および外周縁は保護膜ｂ６で覆われている。 保護膜ｂ６は、電極ｂ４、５の上面を露出させた状態で、抵抗体膜ｂ３の外周縁部および上面を覆うように積層され、かつ、電極ｂ４、ｂ５の周囲を覆っている。
この実施形態では、保護膜ｂ６は、２層構造とされている。 抵抗体膜ｂ３に接する下層の保護膜ｂ６は、窒化膜ｂ６１で形成されている。 窒化膜ｂ６１は、抵抗体膜ｂ３の上面および外周縁部をすっぽりと覆っている。 窒化膜ｂ６１の厚みは、０．３〜２．５μｍであってもよい。 窒化膜ｂ６１の上にはポリイミド膜ｂ６２が積層されている。 ポリイミド膜ｂ６２の厚みは２〜５μｍであってもよい。

なお、この実施形態では、ポリイミド膜ｂ６２は、窒化膜ｂ６１の上面に積層されており、窒化膜ｂ６１の外周縁、すなわち抵抗体膜ｂ３の外周縁部を覆っていない。 しかし、この構成に変え、図６０に示すように、ポリイミド膜ｂ６２が抵抗体膜ｂ３の外周縁部を覆うように、ポリイミド膜ｂ６２を設けてもよい。
保護膜ｂ６を、窒化膜ｂ６１およびポリイミド膜ｂ６２の２層構造とすることにより、窒化膜ｂ６１は耐水性が高く、抵抗体膜ｂ３を水による劣化から良好に保護できるという利点がある。 また、ポリイミド膜ｂ６２は、耐傷性、耐応力強度に優れており、基板ｂ２の上面側からの物理的な傷に対する耐性に優れたチップ抵抗器ｂ１とすることができる。

この実施形態に係るチップ抵抗器ｂ１は、フリップチップとして基板へ実装した際に、電極ｂ４、ｂ５間の抵抗値が５０ｍΩ以下であり、いわゆるジャンパー抵抗として利用することができる。
図４４は、上述したチップ抵抗器ｂ１の製造工程の一例を示すフロー図である。 また、図４５〜図５６は、チップ抵抗器ｂ１の製造工程の一工程を表す縦断面図である。 次に、このフロー図の製造工程に従って、また、図４５〜５６を参照しつつ、チップ抵抗器ｂ１の製造方法について詳細に説明をする。

ステップＳ１：まず、基板ｂ２（より詳細には、チップ抵抗器ｂ１が個片化される前の元基板）が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、酸化膜ｂ７としての二酸化シリコン（ＳｉＯ _２ ）層が形成される（図４５）。
ステップＳ２：次に、たとえばスパッタ法によって、アルミニウム系金属、好ましくはＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、およびＡｌＣｕから選択した１種以上のアルミニウム系金属材料により、抵抗体膜ｂ３が酸化膜ｂ７の表面全域に積層形成される。 積層形成された抵抗体膜ｂ３の膜厚は、前述したように０．５〜３．０μｍ程度とされてもよい（図４６）。

ステップＳ３：次に、フォトリソグラフィプロセスを用い、抵抗体膜ｂ３の表面にレジストパターンＲ１が形成される（第１レジストパターンの形成）。 このレジストパターンＲ１は、酸化膜ｂ７の外周縁部上に積層された抵抗体膜ｂ３を除去すべく、抵抗体膜ｂ３の上面ほぼ全体（抵抗体膜ｂ３の外周縁部を除く全域）を覆うパターンとされる（図４７）。

ステップＳ４：そして、第１エッチング工程が行われる。 すなわち、ステップＳ３で形成された第１レジストパターンをマスクとして、抵抗体膜ｂ３の外周縁部が、たとえば反応性イオンエッチング（ＲＩＥ）により、エッチングされる。 そして、エッチング後に第１レジストパターンは剥離される。 抵抗体膜ｂ３の外周縁部のエッチングは、ＲＩＥではなく、ウェットエッチングによっても行うことができる（図４８）。

ステップＳ５：次いで、基板ｂ２の上に形成された抵抗体膜ｂ３の全表面およびその外周縁部を覆うように、たとえば窒化膜（ＳｉＮ膜）ｂ６１が形成される。 窒化膜ｂ６１の形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚０．３〜２．５μｍ程度の窒化膜が形成されてもよい（図４９）。
ステップＳ６：次いで、窒化膜ｂ６１の表面全面に樹脂膜ｂ６２が塗布される。 樹脂膜ｂ６２としては、たとえば感光性のポリイミドが用いられる（図５０）。

なお、このステップＳ６で樹脂膜ｂ６２が塗布される前に、窒化膜ｂ６１の表面を覆うように酸化膜が形成され、その酸化膜の上に樹脂膜が塗布されてもよい。
ステップＳ７：樹脂膜（ポリイミド膜）６２に対して、第１、第２電極ｂ４、ｂ５の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜ｂ６２のパターニングを行う。 これにより、樹脂膜ｂ６２に第１電極ｂ４および第２電極ｂ５のためのパッド開口ｂ４０、ｂ５０が形成される（図５１）。

ステップＳ８：その後、樹脂膜ｂ６２を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜ｂ６２が安定化される。 熱処理は、たとえば１７０℃〜７００℃程度の温度で行ってもよい。 その結果、抵抗体膜ｂ３の特性が安定するというメリットもある。
ステップＳ９：次に、第１電極ｂ４および第２電極ｂ５を形成すべき位置に貫通孔４０、５０を有するポリイミド膜ｂ６２をマスクとして窒化膜ｂ６１のエッチングが行われる。 それによって、抵抗体膜ｂ３を第１電極ｂ４の領域および第２電極ｂ５の領域において露出させるパッド開口ｂ４０、ｂ５０が完成する。 窒化膜ｂ６１のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい（図５２）。

ステップＳ１０：２つのパッド開口内に、たとえば無電解めっき法によって、一対の電極である第１電極ｂ４および第２電極ｂ５を成長させる。 第１電極ｂ４および第２電極ｂ５は、下方主要部をニッケルにより形成し、その最表面部にパラジウムおよび金を薄く表面層として積層するのが好ましい。 電極ｂ４、ｂ５をかかる構成とすることにより、チップ抵抗器ｂ１の基板への接合強度の向上および耐腐食性の向上を図ることができるからである（図５３）。

ステップＳ１１：その後、基板表面（元基板の表面）に配列形成された多数個（たとえば５０万個）の各チップ抵抗器ｂ１を個々のチップ抵抗器ｂ１に分離するために、フォトリソグラフィによって第２のレジストパターンが形成される。 レジスト膜は元基板の表面において、各チップ抵抗器ｂ１を保護すべく設けられ、各チップ抵抗器ｂ１間がエッチングされるように形成される。

ステップＳ１２：そしてプラズマダイシングが実行される。 プラズマダイシングは、第２レジストパターンＲ２をマスクとしたエッチングであり、元基板ｂ２の表面から所定深さの溝が、各チップ抵抗器ｂ１間に形成される。 その後レジスト膜が剥離される（図５４、５５）。
ステップＳ１３：そして、たとえば図５６に示すように、表面に保護テープｂ１００が貼着される。

ステップＳ１４：次いで、元基板ｂ２の裏面研削が行われて、チップ抵抗器ｂ１は個々のチップ抵抗器ｂ１に分離される（図５５、５６、５７）。
ステップＳ１５：そして、図５８に示すように、裏面側にキャリアテープ（熱発泡シート）ｂ１１０が貼られて、個々のチップ抵抗器ｂ１に分離された多数個のチップ抵抗器ｂ１は、キャリアテープｂ１１０上に配列された状態で保持される。 一方で、表面に貼着された保護テープｂ１００は取り除かれる（図５８、５９）。

ステップＳ１６：熱発泡シートｂ１１０は、加熱されることによりその内部に含まれる熱発泡粒子ｂ１０１が膨らみ、それによりキャリアテープｂ１１０表面に接着されている各チップ抵抗器ｂ１はキャリアテープｂ１１０から剥離されて個々に分離される。
図６１は、第２参考例の他の実施形態にかかるチップ抵抗器の縦断面図である。 図６１に示すチップ抵抗器ｂ１は、保護膜ｂ６が、窒化膜ｂ６１、酸化膜ｂ６３および樹脂膜（ととえばポリイミド膜）ｂ６２の三層構成となっている。 その他の構成は、先に説明したチップ抵抗器ｂ１の構成と同様である。

図６３は、第２参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
スマートフォンｂ２０１は、扁平な直方体形状の筐体ｂ２０２の内部に電子部品を収納して構成されている。 筐体ｂ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｂ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｂ２０３の表示面が露出している。 表示パネルｂ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｂ２０３は、筐体ｂ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｂ２０３の一つの短辺に沿うように、操作ボタンｂ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｂ２０４が表示パネルｂ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｂ２０４およびタッチパネルを操作することによって、スマートフォンｂ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｂ２０３の別の一つの短辺の近傍には、スピーカｂ２０５が配置されている。 スピーカｂ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｂ２０４の近くには、筐体ｂ２０２の一つの側面にマイクロフォンｂ２０６が配置されている。 マイクロフォンｂ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図６４は、筐体ｂ２０２の内部に収容された電子回路アセンブリｂ２１０の構成を示す図解的な平面図である。
電子回路アセンブリｂ２１０は、配線基板ｂ２１１と、配線基板ｂ２１１の実装面に実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｂ２１２−ｂ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｂ２１２、ワンセグＴＶ受信ＩＣｂ２１３、ＧＰＳ受信ＩＣｂ２１４、ＦＭチューナＩＣｂ２１５、電源ＩＣｂ２１６、フラッシュメモリｂ２１７、マイクロコンピュータｂ２１８、電源ＩＣｂ２１９およびベースバンドＩＣｂ２２０を含む。 複数のチップ部品は、チップインダクタｂ２２１，ｂ２２５，ｂ２３５、チップ抵抗器ｂ２２２，ｂ２２４，ｂ２３３、チップキャパシタｂ２２７，ｂ２３０，ｂ２３４、およびチップダイオードｂ２２８，ｂ２３１を含む。 これらチップ部品は、第２参考例に係る構成のものを用いることができる。

伝送処理ＩＣｂ２１２は、表示パネルｂ２０３に対する表示制御信号を生成し、かつ表示パネルｂ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｂ２０３との接続のために、伝送処理ＩＣｂ２１２には、フレキシブル配線ｂ２０９が接続されている。
ワンセグＴＶ受信ＩＣｂ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｂ２１３の近傍には、複数のチップインダクタｂ２２１と、複数のチップ抵抗器ｂ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｂ２１３、チップインダクタｂ２２１およびチップ抵抗器ｂ２２２は、ワンセグ放送受信回路２２３を構成している。 チップインダクタｂ２２１およびチップ抵抗器ｂ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｂ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｂ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｂ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｂ２１５は、その近傍において配線基板ｂ２１１に実装された複数のチップ抵抗器ｂ２２４および複数のチップインダクタｂ２２５とともに、ＦＭ放送受信回路２２６を構成している。 チップ抵抗器ｂ２２４およびチップインダクタｂ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｂ２２６に高精度な回路定数を与える。

電源ＩＣｂ２１６の近傍には、複数のチップキャパシタｂ２２７および複数のチップダイオードｂ２２８が配線基板ｂ２１１の実装面に実装されている。 電源ＩＣｂ２１６は、チップキャパシタｂ２２７およびチップダイオードｂ２２８とともに、電源回路２２９を構成している。 フラッシュメモリｂ２１７は、オペレーティングシステムプログラム、スマートフォンｂ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｂ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｂ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｂ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｂ２１９の近くには、複数のチップキャパシタｂ２３０および複数のチップダイオードｂ２３１が配線基板ｂ２１１の実装面に実装されている。 電源ＩＣｂ２１９は、チップキャパシタｂ２３０およびチップダイオードｂ２３１とともに、電源回路ｂ２３２を構成している。

ベースバンドＩＣｂ２２０の近くには、複数のチップ抵抗器ｂ２３３、複数のチップキャパシタｂ２３４、および複数のチップインダクタｂ２３５が、配線基板ｂ２１１の実装面に実装されている。 ベースバンドＩＣｂ２２０は、チップ抵抗器ｂ２３３、チップキャパシタｂ２３４およびチップインダクタｂ２３５とともに、ベースバンド通信回路ｂ２３６を構成している。 ベースバンド通信回路ｂ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｂ２２９，ｂ２３２によって適切に調整された電力が、伝送処理ＩＣｂ２１２、ＧＰＳ受信ＩＣｂ２１４、ワンセグ放送受信回路ｂ２２３、ＦＭ放送受信回路ｂ２２６、ベースバンド通信回路ｂ２３６、フラッシュメモリｂ２１７およびマイクロコンピュータｂ２１８に供給される。 マイクロコンピュータｂ２１８は、伝送処理ＩＣｂ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｂ２１２から表示パネルｂ２０３に表示制御信号を出力して表示パネルｂ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｂ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｂ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｂ２０３に出力し、受信された音声をスピーカｂ２０５から音響化させるための演算処理が、マイクロコンピュータｂ２１８によって実行される。 また、スマートフォンｂ２０１の位置情報が必要とされるときには、マイクロコンピュータｂ２１８は、ＧＰＳ受信ＩＣｂ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｂ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｂ２１８は、ＦＭ放送受信回路ｂ２２６を起動し、受信された音声をスピーカｂ２０５から出力させるための演算処理を実行する。
フラッシュメモリｂ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｂ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｂ２１８は、必要に応じて、フラッシュメモリｂ２１７に対してデータを書き込み、またフラッシュメモリｂ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｂ２３６によって実現される。 マイクロコンピュータｂ２１８は、ベースバンド通信回路ｂ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第３参考例に係る発明＞
（１）第３参考例に係る発明の特徴 たとえば、第３参考例に係る発明の特徴は、以下のＣ１〜Ｃ１５である。
（Ｃ１）互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺に沿ってそれぞれ設けられた一対の電極と、前記基板上に形成された抵抗体膜および当該抵抗体膜に接するように積層された配線膜をそれぞれ有し、前記一対の電極の間に形成された複数の抵抗体と、前記一対の電極の間に形成され、前記複数の抵抗体をそれぞれ接続する切断可能な複数のヒューズとを含むことを特徴とする、チップ抵抗器。

この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。 すなわち、小サイズでも正確な抵抗値を実現でき、かつ放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。 よって、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
従来構造では、小型化したときに、チップ抵抗器が高温になるので、過酷な温度サイクルに晒されるおそれがあり、それによって、温度サイクル耐性が悪くなるおそれがある。 さらに、チップ抵抗器が高温となることによって、実装配線基板との間の半田が溶け出すおそれがあり、半田接合信頼性が悪くなるおそれがある。 これらの問題は、いずれも、第３参考例によって解決される。
（Ｃ２）前記一対の電極は、前記一対の長辺の全長に亘って、長辺に沿ってそれぞれ形成されている事を特徴とする、Ｃ１に記載のチップ抵抗器。

この構成によれば、基板の長手方向に沿って一対の電極が形成されており、しかも、各電極は基板の長辺全長に亘って伸びており、電極面積を大きくして、放熱特性のさらなる向上を図れる。
（Ｃ３）前記長辺の長さが０．４ｍｍ以下であり、前記短辺の長さが０．２ｍｍ以下であることを特徴とする、Ｃ１またはＣ２に記載のチップ抵抗器。

この構成によれば、小型のチップ抵抗器において、大きな電極を形成でき、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
（Ｃ４）前記一対の電極の間の抵抗値が、２０ｍΩ〜１００Ωであることを特徴とする、Ｃ１〜Ｃ３のいずれか一項に記載のチップ抵抗器。
この構成によれば、特に、低抵抗のチップ抵抗器での特性向上を実現できる。
（Ｃ５）前記基板上において、前記一対の電極のうちの第１接続電極は基板の一方長辺に沿って設けられ、長辺方向に長手の矩形電極であり、第２接続電極は、基板の他方長辺に沿って設けられ、長辺方向に長手の矩形電極であることを特徴とする、Ｃ１〜Ｃ４のいずれか一項に記載のチップ抵抗器。

この構成によれば、電極面積を大きくして放熱効率を高めることができる。
（Ｃ６）前記一対の接続電極が、基板の一対の長辺に沿って形成され、基板上の第１接続電極ｃ１２と第２接続電極ｃ１３とで挟まれた中央領域に抵抗回路網が設けられていることを特徴とする、Ｃ１〜Ｃ５のいずれか一項に記載のチップ抵抗器。
この構成によれば、放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。
（Ｃ７）互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺に沿ってそれぞれ設けられた一対の電極と、前記基板上に形成された配線膜をそれぞれ有する複数の機能素子と、前記複数の機能素子の前記配線膜と一体化した配線膜を有し、前記複数の機能素子を前記電極にそれぞれ接続する切断可能な複数のヒューズとを含むことを特徴とする、チップ部品。

この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。 すなわち、小サイズでも放熱効率が良いので、機能素子の温度特性に起因する性能変動を抑制できる。 よって、正確な特性で小サイズのチップ部品を実現できる。
（Ｃ８）前記機能素子が、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層された配線膜を有する抵抗体を含み、前記チップ部品がチップ抵抗器であることを特徴とする、Ｃ７記載のチップ部品。

この構成によれば、上記の作用効果を有するチップ抵抗器とすることができる。
（Ｃ９）前記機能素子が、前記基板上に形成された容量膜および前記容量膜に接続された系配線膜を有するキャパシタ素子を含み、前記チップ部品がチップコンデンサであることを特徴とする、Ｃ７記載のチップ部品。
この構成によれば、上記の作用効果を有するチップコンデンサとすることができる。
（Ｃ１０）前記機能素子が、前記基板上に形成されたコイル形成膜および前記コイル形成膜に接続された配線膜を有するコイル素子を含み、前記チップ部品がチップインダクタであることを特徴とする、Ｃ７記載のチップ部品。

この構成によれば、上記の作用効果を有するチップインダクタとすることができる。
（Ｃ１１）前記機能素子が、前記基板上に形成された接合構造部および前記接合構造部に接続された配線膜を有する単方向導電性素子を含み、前記チップ部品がチップダイオードであることを特徴とする、Ｃ７記載のチップ部品。
この構成によれば、上記の作用効果を有するチップダイオードとすることができる。
（Ｃ１２）前記ヒューズの前記配線膜と一体化した配線膜からなる電極パッドをさらに含み、前記電極パッドに前記電極が接していることを特徴とする、Ｃ７〜Ｃ１１のいずれか一項に記載のチップ部品。

この構成によれば、電極の設置が容易にでき、微細な基板に正確に電極が配置されたチップ部品とすることができる。
（Ｃ１３）少なくとも一つの前記ヒューズが切断されており、当該ヒューズの切断部を覆うように前記基板上に形成された絶縁性の保護膜をさらに含むことを特徴とする、Ｃ７〜Ｃ１２のいずれか一項に記載のチップ部品。

この構成によれば、切断されたヒューズは絶縁性の保護膜で覆われており、耐水性の向上したチップ部品とすることができる。
（Ｃ１４）前記一対の電極は、前記一対の長辺の全長に亘って、長辺に沿ってそれぞれ形成されていることを特徴とする、Ｃ７〜Ｃ１３のいずれか一項に記載のチップ部品。
この構成によれば、機能素子配置およびヒューズ配置を極めて細かなパターンで正確に作れ、特性値が安定したチップ部品を作ることができる。 また、同一設計による多種類の特性値への対応が可能なチップ部品を製造することができる。
（Ｃ１５）前記長辺の長さが０．４ｍｍ以下であり、前記短辺の長さが０．２ｍｍ以下であることを特徴とする、Ｃ７〜Ｃ１４のいずれか一項に記載のチップ部品。

この構成によれば、電極パッドのパターニングにおいて電極の配置位置が定まり、小型でかつ電極の配置位置が正確で、実装し易いチップ部品を製造することができる。
（２）第３参考例に係る発明の実施形態 以下には、第３参考例の実施の形態を、添付図面を参照して詳細に説明する。 以下の実施形態では、チップ部品の一例としてのチップ抵抗器を用いて具体的に説明する。 なお、図６５〜図８４で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図６５（Ａ）は、第３参考例の一実施形態に係るチップ抵抗器ｃ１０の外観構成を示す図解的な斜視図であり、図６５（Ｂ）は、チップ抵抗器ｃ１０が基板上に実装された状態を示す側面図である。
図６５（Ａ）を参照して、第３参考例の一実施形態に係るチップ抵抗器ｃ１０は、基板ｃ１１上に形成された第１接続電極ｃ１２と、第２接続電極ｃ１３と、抵抗回路網ｃ１４とを備えている。 基板ｃ１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。 基板ｃ１１は、平面視で角が面取りされた角ラウンド形状であってもよい。 基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。 以下の実施形態では、基板ｃ１１がシリコン基板の場合を例にとって説明する。

チップ抵抗器ｃ１０は、図８２に示すように、基板上に格子状に多数個のチップ抵抗器ｃ１０が形成され、基板が切断されて個々のチップ抵抗器ｃ１０に分離されることにより得られる。
基板ｃ１１上において、第１接続電極ｃ１２は基板ｃ１１の一方長辺ｃ１１１に沿って設けられ、長辺ｃ１１１方向に長手の矩形電極である。 第２接続電極ｃ１３は、基板ｃ１１上の他方長辺ｃ１１２に沿って設けられ、長辺ｃ１１２方向に長手の矩形電極である。 この実施形態の特徴は、このように一対の接続電極が、基板ｃ１１の一対の長辺ｃ１１１、１１２に沿って形成されていることである。 抵抗回路網ｃ１４は、基板ｃ１１上の第１接続電極ｃ１２と第２接続電極ｃ１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。 そして、抵抗回路網ｃ１４の一端側は第１接続電極ｃ１２に電気的に接続されており、抵抗回路網ｃ１４の他端側は第２接続電極ｃ１３に電気的に接続されている。 これら第１接続電極ｃ１２、第２接続電極ｃ１３および抵抗回路網ｃ１４は、たとえば一例として、基板ｃ１１上に微細加工プロセスを用いて設けることができる。 特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網ｃ１４を形成することができる。

第１接続電極ｃ１２および第２接続電極ｃ１３は、それぞれ、外部接続電極として機能する。 チップ抵抗器ｃ１０が回路基板ｃ１５に実装された状態においては、図６５（Ｂ）に示すように、第１接続電極ｃ１２および第２接続電極ｃ１３が、それぞれ、回路基板ｃ１５の回路（図示せず）と半田により電気的かつ機械的に接続される。 なお、外部接続電極として機能する第1接続電極ｃ１２および第２接続電極ｃ１３は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図６６は、チップ抵抗器ｃ１０の平面図であり、第１接続電極ｃ１２、第２接続電極ｃ１３および抵抗回路網ｃ１４の配置関係ならびに抵抗回路網ｃ１４の平面視の構成（レイアウトパターン）が示されている。
図６６を参照して、チップ抵抗器ｃ１０は、基板ｃ１１上面の一方長辺ｃ１１１に長辺が沿うように配置された平面視が長手で略矩形をした第１接続電極ｃ１２と、基板ｃ１１上面の他方長辺ｃ１１２に長辺が沿うように配置された平面視が長手で略矩形をした第２接続電極ｃ１３と、第１接続電極ｃ１２および第２接続電極ｃ１３間の平面視矩形の領域に設けられた抵抗回路網ｃ１４とを含んでいる。

抵抗回路網ｃ１４には、基板ｃ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図６６の例では、列方向（基板ｃ１１の幅（短手）方向）に沿って８個の単位抵抗体Ｒが配列され、行方向（基板ｃ１１の長手方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が導体膜Ｃ（導体膜Ｃは、好ましくはＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属で形成された配線膜）で電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。

さらに、抵抗回路を抵抗回路網ｃ１４に電気的に組み込んだり、または、抵抗回路網ｃ１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（好ましくは、導体膜Ｃと同じ材料であるＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう）が設けられている。 複数のヒューズ膜Ｆは、第２接続電極ｃ１３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図６７Ａは、図６６に示す抵抗回路網ｃ１４の一部分を拡大して描いた平面図であり、図６７Ｂおよび図６７Ｃは、それぞれ、抵抗回路網ｃ１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図６７Ａ、図６７Ｂおよび図６７Ｃを参照して、単位抵抗体Ｒの構成について説明をする。

基板ｃ１１の上面には絶縁層（ＳｉＯ _２ ）ｃ１９が形成され、絶縁層ｃ１９上に抵抗体膜ｃ２０が配置されている。 抵抗体膜ｃ２０は、抵抗体膜ｃ２０は、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。 抵抗体膜ｃ２０をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。 また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。 この抵抗体膜ｃ２０は、第１接続電極ｃ１２と第２接続電極ｃ１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ラインｃ２０は、ライン方向に所定の位置で切断されている場合がある。 抵抗体膜ラインｃ２０上には、導体膜片ｃ２１としてのたとえばアルミニウム膜が積層されている。 各導体膜片ｃ２１は、抵抗体膜ラインｃ２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ラインｃ２０および導体膜片ｃ２１の電気的特徴を回路記号で示すと、図６８の通りである。 すなわち、図６８（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｃ２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 導体膜片ｃ２１が積層された領域は、当該導体膜片ｃ２１で抵抗体膜ラインｃ２０が短絡されている。 よって、図６８（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインｃ２０同士は抵抗体膜ラインｃ２０および導体膜片ｃ２１で接続されているから、図６７Ａに示す抵抗回路網は、図６８（Ｃ）に示す抵抗回路を構成している。
図６７Ｂおよび図６７Ｃに示す図解的な断面図において、参照番号ｃ１１はシリコン基板、ｃ１９は絶縁層としての二酸化シリコンＳｉＯ _２層、ｃ２０は絶縁層ｃ１９上に形成された抵抗体膜、ｃ２１はアルミニウム（Ａｌ）の配線膜、ｃ２２は保護膜としてのＳｉＮ膜、ｃ２３は保護層としてのポリイミド層を示している。

抵抗体膜ｃ２０の材質は、上記のとおり、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。 また、抵抗体膜ｃ２０ の膜厚は、３００Å〜１μｍであることが望ましい。 抵抗体膜ｃ２０の膜厚をこの範囲とすれば、抵抗体膜ｃ２０の温度係数を５０ｐｐｍ／℃〜２００ｐｐｍ／℃に実現でき、温度特性の影響を受けにくいチップ抵抗器となるからである。

なお、抵抗体膜ｃ２０の温度係数は、１０００ｐｐｍ／℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜ｃ２０は、１μｍ〜１．５μｍの線幅を有する線状要素を含む構造であることが望ましい。 抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜ｃ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。 配線膜ｃ２１(ヒューズ膜Ｆを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。

なお、かかる構成の抵抗回路網ｃ１４の製造プロセスについては、後に詳述する。
この実施形態では、基板上１１に形成された抵抗回路網ｃ１４に含まれる単位抵抗体Ｒは、抵抗体膜ラインｃ２０と、抵抗体膜ラインｃ２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片ｃ２１とを含み、導体膜片ｃ２１が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｃ２０が、１個の単位抵抗体Ｒを構成している。 単位抵抗体Ｒを構成している抵抗体膜ラインｃ２０は、その形状および大きさが全て等しい。 よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板ｃ１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ラインｃ２０上に積層された導体膜片ｃ２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図６９（Ａ）は、図６６に示すチップ抵抗器ｃ１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図６９（Ｂ）は、図６９（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図６９（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜ｃ２０上に積層された配線膜ｃ２１により形成されている。 すなわち、単位抵抗体Ｒを形成する抵抗体膜ラインｃ２０上に積層された導体膜片ｃ２１と同じレイヤーに、導体膜片ｃ２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。 なお、導体膜片ｃ２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜ｃ２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網ｃ１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網ｃ１４を第１接続電極ｃ１２および第２接続電極ｃ１３に接続するための配線膜が、同一のアルミニウム系金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。 これにより、このチップ抵抗器ｃ１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。 さらに、抵抗体膜ｃ２０とのアライメント性も向上する。

図７０は、図６６に示す抵抗回路網ｃ１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図７０を参照して、第１接続電極ｃ１２には、抵抗回路網ｃ１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。 基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。

ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。 各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図７１の通りである。 すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ｃ１４は、第１接続電極ｃ１２および第２接続電極ｃ１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。 たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極ｃ１２および第２接続電極ｃ１３が接続されたチップ抵抗器ｃ１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網ｃ１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器ｃ１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断する。 それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網ｃ１４に組み込まれることになる。 よって、抵抗回路網ｃ１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器ｃ１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ｃ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ｃ１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ｃ１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図７２は、第３参考例の他の実施形態に係るチップ抵抗器ｃ３０の平面図であり、第１接続電極ｃ１２、第２接続電極ｃ１３および抵抗回路網４の配置関係ならびに抵抗回路網ｃ１４の平面視の構成が示されている。
この実施形態においても、基板ｃ１１の一対の長辺沿いに、第１接続電極ｃ１２および第２接続電極ｃ１３が設けられている。

チップ抵抗器ｃ３０が、前述したチップ抵抗器ｃ１０と異なるところは、抵抗回路網ｃ１４における単位抵抗体Ｒの接続態様である。
すなわち、チップ抵抗器ｃ３０の抵抗回路網ｃ１４には、基板ｃ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図７２の構成では、列方向（基板ｃ１１の短手（幅）方向）に沿って８個の単位抵抗体Ｒが配列され、行方向（基板ｃ１１の長手方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。 複数のヒューズ膜Ｆは、第２接続電極ｃ１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網ｃ１４から電気的に分離される構成である。

なお、抵抗回路網ｃ１４を構成する多数個の単位抵抗体Ｒの材質および構造や、接続用導体膜、ヒューズ膜Ｆの材質および構造は、先に説明したチップ抵抗器ｃ１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図７３は、図７２に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図７３を参照して、第１接続電極ｃ１２には、抵抗回路網ｃ１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。 基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。
ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極ｃ１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網ｃ１４から電気的に切り離される。

図７３の構成、すなわちチップ抵抗器ｃ３０に備えられた抵抗回路網ｃ１４の構成を、電気回路図で示すと図７４の通りである。 全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網ｃ１４は、第１接続電極ｃ１４および第２接続電極ｃ１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。 よって、この抵抗回路網ｃ１４を有するチップ抵抗器ｃ３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網ｃ１４から電気的に分離され、チップ抵抗器ｃ１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器ｃ３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ｃ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ｃ３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網ｃ１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

なお、図７４に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図７４に示す電気回路を、図７５（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。 すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成ｃ１４０を含む回路に変えるのである。

図７５（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズ膜Ｆとの直列接続を複数組並列に接続した構成ｃ１４０を含む回路とされている。 これにより、流れる電流の分散を図ることができる。
図７６は、第３参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網ｃ１４の回路構成を電気回路図で示した図である。 図７６に示す抵抗回路網ｃ１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Ｆで短絡状態とされている。 従って、ヒューズ膜Ｆを溶断すると、そのヒューズ膜Ｆで短絡されていた抵抗回路が、抵抗回路網ｃ１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Ｆが接続されている。 従って、ヒューズ膜Ｆを溶断することにより、ヒューズ膜Ｆが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。 よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網ｃ１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。

図７７は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網ｃ１４の具体的な構成例を示す電気回路図である。
図７７に示す抵抗回路網ｃ１４も、ヒューズ膜Ｆで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Ｆが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。

図７７の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を、精度１％以内で設定できる。 また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を精度１％以内で設定できる。 直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Ｆを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。

なお、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。 また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。 なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。

図７８は、第３参考例のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器ｃ１０（図６５、図６６参照）や、チップ抵抗器ｃ３０（図７２参照）では、抵抗回路を構成する抵抗体膜ラインｃ２０と導体膜片ｃ２１の関係を平面視で表わすと、図７８（Ａ）に示す構成になっている。 すなわち、図７８（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｃ２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 そして単位抵抗体Ｒの両側には導体膜片ｃ２１が積層され、当該導体膜片ｃ２１で抵抗体膜ラインｃ２０が短絡されている。

ここで、前述したチップ抵抗器ｃ１０およびチップ抵抗器ｃ３０では、単位抵抗体Ｒを形成している抵抗体膜ラインｃ２０部分の長さは、たとえば１２μｍであり、抵抗体膜ラインｃ２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。 このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図６５、図６６に示すチップ抵抗器ｃ１０において、抵抗回路網ｃ１４の配置領域を拡げることなく、抵抗回路網ｃ１４の抵抗値を高めて、チップ抵抗器ｃ１０の高抵抗化を図りたいといった要望がある。

そこで、この実施形態に係るチップ抵抗器９０では、抵抗回路網ｃ１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図７８（Ｂ）に示す形状および大きさとした。
図７８（Ｂ）を参照して、抵抗体膜ラインｃ２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ラインｃ２０を含む。 そして、抵抗体膜ラインｃ２０において、所定間隔Ｒ′の抵抗体膜ラインｃ２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。 単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。 こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図７８（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。

また、抵抗体膜ラインｃ２０上に積層される導体膜片ｃ２１の長さは、図７８（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。 それゆえ、抵抗回路網ｃ１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器９０は高抵抗化が実現されたものとなる。

図７９は、図６５〜７１を参照して説明したチップ抵抗器ｃ１０の製造工程の一例を示すフロー図である。 次に、このフロー図の製造工程に従って、かつ、必要に応じて図６５〜７１を参照しつつ、チップ抵抗器ｃ１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板ｃ１１（実際には個々のチップ抵抗器ｃ１０に切り分けられる前のシリコンウエハ（図８１参照））が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層ｃ１９としての二酸化シリコン（ＳｉＯ _２ ）層が形成される。

ステップＳ２：次に、たとえばスパッタ法によって、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料、たとえばＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｃ２０が絶縁層ｃ１９の表面全域に形成される。
ステップＳ３：次に、たとえばスパッタ法によって、抵抗体膜ｃ２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜ｃ２１が積層形成される。 積層された抵抗体膜ｃ２０および配線膜ｃ２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。 配線膜ｃ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。 配線膜ｃ２１を、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。

ステップＳ４：次に、フォトリソグラフィプロセスを用い、配線膜ｃ２１の表面に、抵抗回路網ｃ１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。
ステップＳ５：そして、第１エッチング工程が行われる。 すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜ｃ２０および配線膜ｃ２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。 そして、エッチング後に第１レジストパターンは剥離される。

ステップＳ６：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。 ステップＳ６で形成される第２レジストパターンは、抵抗体膜ｃ２０上に積層された配線膜ｃ２１を選択的に除去して、単位抵抗体Ｒ（図６６で細いドットを付して示す領域）を形成するためのパターンである。
ステップＳ７：ステップＳ６で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜ｃ２１のみが選択的にエッチングされる（第２エッチング工程）。 エッチング後、第２レジストパターンが剥離される。 これにより、図６６に示した抵抗回路網ｃ１４のレイアウトパターンが得られる。

ステップＳ８：この段階で、基板表面に形成された抵抗回路網ｃ１４の抵抗値（回路網ｃ１４全体の抵抗値）が測定される。 この測定は、たとえばマルチプローブピンを図６６に示す第１接続電極ｃ１２とつながる側の抵抗回路網ｃ１４の端部と、第２接続電極ｃ１３につながる側のヒューズ膜および抵抗回路網ｃ１４の端部とに接触させて測定する。 この測定により、製造された抵抗回路網ｃ１４の初期状態における良否が判定できる。

ステップＳ９：次いで、基板ｃ１１の上に形成された抵抗回路網ｃ１４の全面を覆うように、たとえば窒化膜からなるカバー膜ｃ２２ａが形成される。 カバー膜ｃ２２ａは、窒化膜（ＳｉＮ膜)に換え、酸化膜（ＳｉＯ _２膜)であってもよい。 このカバー膜ｃ２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。 カバー膜ｃ２２ａは、パターニングされた配線膜ｃ２１、抵抗体膜ｃ２０およびヒューズ膜Ｆを覆う。

ステップＳ１０：この状態から、ヒューズ膜Ｆを選択的に溶断して、チップ抵抗器ｃ１０を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。 すなわち、図８０（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Ｆにレーザー光を当てて、そのヒューズ膜Ｆおよびその下に位置する抵抗体膜ｃ２０が溶断される。 これにより、ヒューズ膜Ｆで短絡されていた対応する抵抗回路が抵抗回路網ｃ１４中に組み込まれ、抵抗回路網ｃ１４の抵抗値を所望の抵抗値に合わせ込むことができる。 ヒューズ膜Ｆにレーザー光を当てるとき、カバー膜ｃ２２ａの働きによって、ヒューズ膜Ｆの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズ膜Ｆおよびその下層の抵抗体膜ｃ２０が溶断する。

ステップＳ１１：次に、図８０（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜ｃ２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜ｃ２２が形成される。 前述のカバー膜ｃ２２ａは、最終形態において、パッシベーション膜ｃ２２と一体化し、このパッシベーション膜ｃ２２の一部を構成する。 ヒューズ膜Ｆおよびその下層の抵抗体膜ｃ２０の切断後に形成されたパッシベーション膜ｃ２２は、ヒューズ膜Ｆおよびその下層の抵抗体膜ｃ２０の溶断の際に同時に破壊されたカバー膜ｃ２２ａの開口２２ｂ内に入り込み、ヒューズ膜Ｆおよびその下層の抵抗体膜ｃ２０の切断面を保護する。 従って、パッシベーション膜ｃ２２は、ヒューズ膜Ｆの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。 パッシベーション膜ｃ２２は、全体で、たとえば１０００〜２００００Å程度の厚みであればよく、たとえば８０００Å程度の膜厚を有するように形成されてもよい。 また、上述のように、パッシベーション膜ｃ２２はシリコン酸化膜であってもよい。

ステップＳ１２：次いで、図８０（Ｃ）に示すように、全面に樹脂膜ｃ２３が塗布される。 樹脂膜ｃ２３としては、たとえば感光性のポリイミドの塗布膜ｃ２３が用いられる。
ステップＳ１３：この樹脂膜ｃ２３に対して、前記第１接続電極ｃ１２、第２接続電極ｃ１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。 これにより、樹脂膜ｃ２３に第１接続電極ｃ１２および第２接続電極ｃ１３のためのパッド開口が形成される。

ステップＳ１４：その後、樹脂膜ｃ２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜ｃ２３が安定化される。 熱処理は、例えば１７０℃〜７００℃程度の温度で行ってもよい。 その結果、抵抗体(抵抗体膜ｃ２０およびパターニングされた配線膜ｃ２１）の特性が安定するというメリットもある。
ステップＳ１５：次に、第１接続電極ｃ１２および第２接続電極ｃ１３を形成すべき位置に貫通孔を有するポリイミド膜ｃ２３をマスクとしてパッシベーション膜ｃ２２のエッチングが行われる。 それによって、配線膜ｃ２１を第１接続電極ｃ１２の領域および第２接続電極ｃ１３の領域において露出させるパッド開口が形成される。 パッシベーション膜ｃ２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。

ステップＳ１６：２つのパッド開口から露出した配線膜ｃ２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。 このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズ膜Ｆの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器ｃ１０に対するトリミング処理能力が大幅に向上する。

ステップＳ１７：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極ｃ１２および第２接続電極ｃ１３を成長させる。
ステップＳ１８：その後、ウエハ表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器ｃ１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。 レジスト膜はウエハの表面において、たとえば図８２における各チップ抵抗器ｃ１０を保護すべく設けられ、各チップ抵抗器ｃ１０間がエッチングされるように形成される。

ステップＳ１９：そしてプラズマダイシングが実行される。 プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板であるシリコンウエハの表面から所定深さの溝が、各チップ抵抗器ｃ１０の間に形成される。 その後レジスト膜が剥離される。
ステップＳ２０：そして、たとえば図８１（Ａ）に示すように、表面に保護テープｃ１００が貼着される。

ステップＳ２１：次いで、シリコンウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器ｃ１０に分離される（図８１（Ａ）（Ｂ））。
ステップＳ２２：そして、図８１（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）ｃ２００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器ｃ１０は、キャリアテープｃ２００上に配列された状態で保持される。 一方で、表面に貼着された保護テープは取り除かれる（図８１（Ｄ））。

ステップＳ２３：熱発泡シートｃ２００は、加熱されることによりその内部に含まれる熱発泡粒子ｃ２０１が膨らみ、それによりキャリアテープｃ２００表面に接着されている各チップ抵抗器ｃ１０はキャリアテープｃ２００から剥離されて個々に分離される（図８１（Ｅ）（Ｆ））。
以上、第３参考例の実施形態として、チップ抵抗器を用いて説明したが、第３参考例は、チップ抵抗器以外のチップ部品に対しても適用することが可能である。

たとえば、他のチップ部品の例としてチップコンデンサを例示できる。 チップコンデンサは、基板と、基板上に配置された第１外部電極と、同じく基板上に配置された第２外部電極とを備えている。 そして、第１外部電極および第２外部電極の間にキャパシタ配置領域が設けられ、機能素子としての複数のキャパシタ要素が配置されている。 複数のキャパシタ要素は、複数のヒューズを介してそれぞれ第１外部電極に電気的に接続されている。

かかるチップコンデンサにおいても、第３参考例を適用し、基板表面の短手方向両側に、基板の長手方向に沿って第１外部電極および第２外部電極を配置することにより、表記の課題を解決できる。
さらに、他のチップ部品の例として、チップインダクタを例示することができる。 チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 かかるチップインダクタにおいても、第３参考例による外部接続電極の構造、すなわち、基板表面の短手方向両側に、基板の長手方向に沿って、それぞれ、外部接続電極を配置することにより、表記の課題を解決できる。

さらに他のチップ部品の例として、チップダイオードを例示することもできる。 チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。 回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。 また、チップダイオードの電圧降下特性(抵抗値)を設定できる。 さらに、ダイオードがＬＥＤ(ライトエミッティングダイオード)であるチップＬＥＤの場合、回路に組み込むＬＥＤを選択し、発光色を選べるチップＬＥＤとすることができる。 このようなチップダイオード、チップＬＥＤに対しても、第３参考例による外部接続電極の構造、すなわち、基板表面の短手方向両側に、基板の長手方向に沿って、それぞれ、外部接続電極を配置することにより、表記の課題を解決できる。 そして、それによって、小型で高性能の、取り扱い易いチップダイオード、チップＬＤＥといったチップ部品とすることができる。

図８３は、第３参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 スマートフォンｃ２０１は、扁平な直方体形状の筐体ｃ２０２の内部に電子部品を収納して構成されている。 筐体ｃ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｃ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｃ２０３の表示面が露出している。 表示パネルｃ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｃ２０３は、筐体ｃ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｃ２０３の一つの短辺に沿うように、操作ボタンｃ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｃ２０４が表示パネルｃ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｃ２０４およびタッチパネルを操作することによって、スマートフォンｃ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｃ２０３の別の一つの短辺の近傍には、スピーカｃ２０５が配置されている。 スピーカｃ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｃ２０４の近くには、筐体ｃ２０２の一つの側面にマイクロフォンｃ２０６が配置されている。 マイクロフォンｃ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図８４は、筐体ｃ２０２の内部に収容された電子回路アセンブリｃ２１０の構成を示す図解的な平面図である。 電子回路アセンブリｃ２１０は、配線基板ｃ２１１と、配線基板ｃ２１１の実装面に実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｃ２１２−ｃ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｃ２１２、ワンセグＴＶ受信ＩＣｃ２１３、ＧＰＳ受信ＩＣｃ２１４、ＦＭチューナＩＣｃ２１５、電源ＩＣｃ２１６、フラッシュメモリｃ２１７、マイクロコンピュータｃ２１８、電源ＩＣｃ２１９およびベースバンドＩＣｃ２２０を含む。 複数のチップ部品は、チップインダクタｃ２２１，ｃ２２５，ｃ２３５、チップ抵抗器ｃ２２２，ｃ２２４，ｃ２３３、チップキャパシタｃ２２７，ｃ２３０，ｃ２３４、およびチップダイオードｃ２２８，ｃ２３１を含む。 これらチップ部品は、第３参考例に係る構成のものを用いることができる。

伝送処理ＩＣｃ２１２は、表示パネルｃ２０３に対する表示制御信号を生成し、かつ表示パネルｃ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｃ２０３との接続のために、伝送処理ＩＣｃ２１２には、フレキシブル配線ｃ２０９が接続されている。
ワンセグＴＶ受信ＩＣｃ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｃ２１３の近傍には、複数のチップインダクタｃ２２１と、複数のチップ抵抗器ｃ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｃ２１３、チップインダクタｃ２２１およびチップ抵抗器ｃ２２２は、ワンセグ放送受信回路ｃ２２３を構成している。 チップインダクタｃ２２１およびチップ抵抗器ｃ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｃ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｃ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｃ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｃ２１５は、その近傍において配線基板ｃ２１１に実装された複数のチップ抵抗器ｃ２２４および複数のチップインダクタｃ２２５とともに、ＦＭ放送受信回路ｃ２２６を構成している。 チップ抵抗器ｃ２２４およびチップインダクタｃ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｃ２２６に高精度な回路定数を与える。

電源ＩＣｃ２１６の近傍には、複数のチップキャパシタｃ２２７および複数のチップダイオードｃ２２８が配線基板ｃ２１１の実装面に実装されている。 電源ＩＣｃ２１６は、チップキャパシタｃ２２７およびチップダイオードｃ２２８とともに、電源回路ｃ２２９を構成している。 フラッシュメモリｃ２１７は、オペレーティングシステムプログラム、スマートフォンｃ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｃ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｃ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｃ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｃ２１９の近くには、複数のチップキャパシタｃ２３０および複数のチップダイオードｃ２３１が配線基板ｃ２１１の実装面に実装されている。 電源ＩＣｃ２１９は、チップキャパシタｃ２３０およびチップダイオードｃ２３１とともに、電源回路ｃ２３２を構成している。

ベースバンドＩＣｃ２２０の近くには、複数のチップ抵抗器ｃ２３３、複数のチップキャパシタｃ２３４、および複数のチップインダクタｃ２３５が、配線基板ｃ２１１の実装面に実装されている。 ベースバンドＩＣｃ２２０は、チップ抵抗器ｃ２３３、チップキャパシタｃ２３４およびチップインダクタｃ２３５とともに、ベースバンド通信回路ｃ２３６を構成している。 ベースバンド通信回路ｃ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｃ２２９，ｃ２３２によって適切に調整された電力が、伝送処理ＩＣｃ２１２、ＧＰＳ受信ＩＣｃ２１４、ワンセグ放送受信回路ｃ２２３、ＦＭ放送受信回路ｃ２２６、ベースバンド通信回路ｃ２３６、フラッシュメモリｃ２１７およびマイクロコンピュータｃ２１８に供給される。 マイクロコンピュータｃ２１８は、伝送処理ＩＣｃ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｃ２１２から表示パネルｃ２０３に表示制御信号を出力して表示パネルｃ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｃ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｃ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｃ２０３に出力し、受信された音声をスピーカｃ２０５から音響化させるための演算処理が、マイクロコンピュータｃ２１８によって実行される。
また、スマートフォンｃ２０１の位置情報が必要とされるときには、マイクロコンピュータｃ２１８は、ＧＰＳ受信ＩＣｃ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｃ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｃ２１８は、ＦＭ放送受信回路ｃ２２６を起動し、受信された音声をスピーカｃ２０５から出力させるための演算処理を実行する。
フラッシュメモリｃ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｃ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｃ２１８は、必要に応じて、フラッシュメモリｃ２１７に対してデータを書き込み、またフラッシュメモリｃ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｃ２３６によって実現される。 マイクロコンピュータｃ２１８は、ベースバンド通信回路ｃ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第４参考例に係る発明＞
（１）第４参考例に係る発明の特徴 たとえば、第４参考例に係る発明の特徴は、以下のＤ１〜Ｄ１８である。
（Ｄ１）２つの電極が互いに間隔を開けて基板上に形成され、かつ前記基板の周縁部から間隔を開けて一つの表面に配置された、チップ部品。

この構成によれば、チップ部品において、各電極が基板の周縁部から内方に離れて配置されているので、チップ部品を実装基板に実装する際、各電極と実装基板のランドとを接合した半田は、基板の周縁部から内方に配置され、当該周縁部の外にはみ出さないか、はみ出したとしても、はみ出し量が少ない。 その結果、実装基板におけるチップ部品の実質的な実装面積を小さく抑えることができる。 つまり、このチップ部品は、小さな実装面積で実装基板上に実装することができる。
（Ｄ２）前記一つの表面以外の表面に電極を有していない、Ｄ１に記載のチップ部品。

この構成によれば、電極は、チップ部品の片面（前記一つの表面）だけに設けられていることから、チップ部品において当該片面以外の表面は、電極（凹凸）がない平坦面となる。 よって、たとえば自動実装機の吸着ノズルをチップ部品に吸着して移動させる場合に、当該平坦面に吸着ノズルを吸着させることができる。 これによって、吸着ノズルをチップ部品に確実に吸着させ、チップ部品を途中で吸着ノズルから脱落させることなく確実に搬送できる。
（Ｄ３）前記基板上に形成され前記２つの電極の間に接続された抵抗体を含むチップ抵抗器である、Ｄ１またはＤ２に記載のチップ部品。

この構成によれば、このチップ抵抗器は、小さな実装面積で実装基板上に実装することができる。
（Ｄ４）複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、Ｄ３に記載のチップ部品。

この構成によれば、このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
（Ｄ５）前記基板上に形成され前記２つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、Ｄ１またはＤ２に記載のチップ部品。

この構成によれば、このチップコンデンサは、小さな実装面積で実装基板上に実装することができる。
（Ｄ６）前記キャパシタ素子を構成する複数の前記キャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、Ｄ５に記載のチップ部品。

この構成によれば、このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。 換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
（Ｄ７）前記基板上に形成され前記２つの電極の間に接続されたダイオード素子を含むチップダイオードである、Ｄ１またはＤ２に記載のチップ部品。

この構成によれば、このチップオードは、小さな実装面積で実装基板上に実装することができる。
（Ｄ８）前記ダイオード素子を構成する複数のダイオード要素と、前記基板上に設けられ、前記複数のダイオード要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、Ｄ７に記載のチップ部品。

この構成によれば、このチップ部品（チップダイオード）では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
（Ｄ９）前記基板上に形成され前記２つの電極の間に接続されたインダクタ素子を含むチップインダクタである、Ｄ１またはＤ２に記載のチップ部品。

この構成によれば、このチップインダクタは、小さな実装面積で実装基板上に実装することができる。
（Ｄ１０）前記インダクタ素子を構成する複数のインダクタ要素と、前記基板上に設けられ、前記複数のインダクタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、Ｄ９に記載のチップ部品。

この構成によれば、このチップ部品（チップインダクタ）では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
（Ｄ１１）前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、Ｄ１〜Ｄ１０のいずれか一項に記載のチップ部品。

この構成によれば、電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（Ｄ１２）前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、Ｄ１１に記載のチップ部品。
この構成によれば、電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（Ｄ１３）Ｄ１〜Ｄ１２のいずれか一項に記載のチップ部品と、前記チップ部品の一つの表面に対向する実装面に、前記２つの電極に半田接合された２つのランドを有する実装基板とを含む、回路アセンブリ。

この構成によれば、この回路アセンブリでは、小さな実装面積で実装基板にチップ部品を実装することができる。
（Ｄ１４）前記実装面の法線方向から見たときに、前記半田が前記チップ部品の範囲内に収まっている、Ｄ１３に記載の回路アセンブリ。
この構成によれば、半田は、確実に基板の周縁部の外にはみ出さない。 その結果、実装基板におけるチップ部品の実質的な実装面積を確実に小さく抑えることができる。
（Ｄ１５）前記実装基板である第１実装基板と、前記第１実装基板に積層され、前記チップ部品を収容する開口を有する第２実装基板とをさらに含む、Ｄ１３またはＤ１４に記載の回路アセンブリ。

この構成によれば、この回路アセンブリでは、第１実装基板および第２実装基板によって多層基板を構成することができ、小さな実装面積で多層基板にチップ部品を実装することができる。
（Ｄ１６）前記第２実装基板に積層され、前記第２実装基板の開口を塞ぐ第３実装基板をさらに含む、Ｄ１５に記載の回路アセンブリ。

この構成によれば、この回路アセンブリでは、第１実装基板、第２実装基板および第３実装基板によって多層基板を構成することができ、小さな実装面積で多層基板にチップ部品を実装することができる。
（Ｄ１７）電子機器は、以上のチップ部品を備えていることが好ましい。
（Ｄ１８）電子機器は、以上の回路アセンブリを備えていることが好ましい。
（２）第４参考例に係る発明の実施形態 以下では、第４参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図８５〜図１０６で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図８５Ａは、第４参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器ｄ１は、微小なチップ部品であり、図８５Ａに示すように、直方体形状をなしている。 チップ抵抗器ｄ１の平面形状は、直交する二辺（長辺ｄ８１、短辺ｄ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。 好ましくは、チップ抵抗器ｄ１の寸法に関し、長さＬ（長辺ｄ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ｄ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。

このチップ抵抗器ｄ１は、基板上に多数個のチップ抵抗器ｄ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｄ１に分離することによって得られる。
チップ抵抗器ｄ１は、チップ抵抗器ｄ１の本体を構成する基板ｄ２と、外部接続電極となる第１接続電極ｄ３および第２接続電極ｄ４と、第１接続電極ｄ３および第２接続電極ｄ４によって外部接続される素子ｄ５とを主に備えている。

基板ｄ２は、略直方体のチップ形状である。 基板ｄ２において図８５Ａにおける上面をなす一つの表面は、素子形成面ｄ２Ａである。 素子形成面ｄ２Ａは、基板ｄ２において素子ｄ５が形成される表面であり、略長方形状である。 基板ｄ２の厚さ方向において素子形成面ｄ２Ａとは反対側の面は、裏面ｄ２Ｂである。 素子形成面ｄ２Ａと裏面ｄ２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。 素子形成面ｄ２Ａにおける一対の長辺ｄ８１および短辺ｄ８２によって区画された矩形状の縁を、周縁部ｄ８５ということにし、裏面ｄ２Ｂにおける一対の長辺ｄ８１および短辺ｄ８２によって区画された矩形状の縁を、周縁部ｄ９０ということにする。 素子形成面ｄ２Ａ（裏面ｄ２Ｂ）に直交する法線方向から見ると、周縁部ｄ８５と周縁部ｄ９０とは、重なっている（後述する図８５Ｄ参照）。

基板ｄ２は、素子形成面ｄ２Ａおよび裏面ｄ２Ｂ以外の表面として、複数の側面（側面ｄ２Ｃ、側面ｄ２Ｄ、側面ｄ２Ｅおよび側面ｄ２Ｆ）を有している。 当該複数の側面は、素子形成面ｄ２Ａおよび裏面ｄ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面ｄ２Ａおよび裏面ｄ２Ｂの間を繋いでいる。
側面ｄ２Ｃは、素子形成面ｄ２Ａおよび裏面ｄ２Ｂにおける長手方向一方側（図８５Ａにおける左手前側）の短辺ｄ８２間に架設されていて、側面ｄ２Ｄは、素子形成面ｄ２Ａおよび裏面ｄ２Ｂにおける長手方向他方側（図８５Ａにおける右奥側）の短辺ｄ８２間に架設されている。 側面ｄ２Ｃおよび側面ｄ２Ｄは、当該長手方向における基板ｄ２の両端面である。 側面ｄ２Ｅは、素子形成面ｄ２Ａおよび裏面ｄ２Ｂにおける短手方向一方側（図８５Ａにおける左奥側）の長辺ｄ８１間に架設されていて、側面ｄ２Ｆは、素子形成面ｄ２Ａおよび裏面ｄ２Ｂにおける短手方向他方側（図８５Ａにおける右手前側）の長辺ｄ８１間に架設されている。 側面ｄ２Ｅおよび側面ｄ２Ｆは、当該短手方向における基板ｄ２の両端面である。 側面ｄ２Ｃおよび側面ｄ２Ｄのそれぞれは、側面ｄ２Ｅおよび側面ｄ２Ｆのそれぞれと交差（詳しくは、直交）している。 そのため、素子形成面ｄ２Ａ〜側面ｄ２Ｆにおいて隣り合うもの同士が直角を成している。

基板ｄ２では、素子形成面ｄ２Ａおよび側面ｄ２Ｃ〜ｄ２Ｆのそれぞれの全域がパッシベーション膜ｄ２３で覆われている。 そのため、厳密には、図８５Ａでは、素子形成面ｄ２Ａおよび側面ｄ２Ｃ〜ｄ２Ｆのそれぞれの全域は、パッシベーション膜ｄ２３の内側（裏側）に位置していて、外部に露出されていない。 さらに、チップ抵抗器ｄ１は、樹脂膜ｄ２４を有している。 樹脂膜ｄ２４は、素子形成面ｄ２Ａ上のパッシベーション膜ｄ２３の全域（周縁部ｄ８５およびその内側領域）を覆っている。 パッシベーション膜ｄ２３および樹脂膜ｄ２４については、以降で詳説する。

第１接続電極ｄ３および第２接続電極ｄ４は、基板ｄ２の素子形成面ｄ２Ａ上において周縁部ｄ８５よりも内側の領域（周縁部ｄ８５から間隔を開けた位置）に形成されていて、素子形成面ｄ２Ａ上の樹脂膜ｄ２４から部分的に露出されている。 換言すれば、樹脂膜ｄ２４は、第１接続電極ｄ３および第２接続電極ｄ４を露出させるように素子形成面ｄ２Ａ（厳密には素子形成面ｄ２Ａ上のパッシベーション膜ｄ２３）を覆っている。 第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面ｄ２Ａ上に積層することによって構成されている。 第１接続電極ｄ３および第２接続電極ｄ４は、素子形成面ｄ２Ａの長手方向に互いに間隔を開けて配置されており、素子形成面ｄ２Ａの短手方向において長手の長方形状である。 図８５Ａでは、素子形成面ｄ２Ａにおいて、側面ｄ２Ｃ寄りの位置に第１接続電極ｄ３が設けられ、側面ｄ２Ｄ寄りの位置に第２接続電極ｄ４が設けられている。

第１接続電極ｄ３および第２接続電極ｄ４は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。 第１接続電極ｄ３は、平面視における４辺をなす１対の長辺ｄ３Ａおよび短辺ｄ３Ｂを有している。 長辺ｄ３Ａと短辺ｄ３Ｂとは平面視において直交している。 第２接続電極ｄ４は、平面視における４辺をなす１対の長辺ｄ４Ａおよび短辺ｄ４Ｂを有している。 長辺ｄ４Ａと短辺ｄ４Ｂとは平面視において直交している。 長辺ｄ３Ａおよび長辺ｄ４Ａは、基板ｄ２の短辺ｄ８２と平行に延びていて、短辺ｄ３Ｂおよび短辺ｄ４Ｂは、基板ｄ２の長辺ｄ８１と平行に延びている。 第１接続電極ｄ３の表面は、長辺ｄ３Ａ側の両端部において基板ｄ２側へ湾曲している。 第２接続電極ｄ４の表面も、長辺ｄ４Ａ側の両端部において基板ｄ２側へ湾曲している。

平面視において、第１接続電極ｄ３における１対の長辺ｄ３Ａのうち、基板ｄ２の素子形成面ｄ２Ａの周縁部ｄ８５に最も近い長辺ｄ３Ａ（図８５Ａでは左手前側の長辺ｄ３Ａ）の全域は、最寄りの周縁部ｄ８５（短辺ｄ８２）から、基板ｄ２の長手方向における距離Ｇだけ基板ｄ２の内方へ離れている。 第２接続電極ｄ４における１対の長辺ｄ４Ａのうち、基板ｄ２の素子形成面ｄ２Ａの周縁部ｄ８５に最も近い長辺ｄ４Ａ（図８５Ａでは右奥側の長辺ｄ４Ａ）の全域も、平面視において、最寄りの周縁部ｄ８５（短辺ｄ８２）から、基板ｄ２の長手方向における距離Ｇだけ基板ｄ２の内方へ離れている。 距離Ｇは、たとえば、５μｍである。

平面視において、第１接続電極ｄ３の各短辺ｄ３Ｂの全域は、最寄りの周縁部ｄ８５（長辺ｄ８１）から、基板ｄ２の短手方向における距離Ｋだけ基板ｄ２の内方へ離れている。 第２接続電極ｄ４の各短辺ｄ４Ｂの全域も、平面視において、最寄りの周縁部ｄ８５（長辺ｄ８１）から、基板ｄ２の短手方向における距離Ｋだけ基板ｄ２の内方へ離れている。 距離Ｋは、たとえば、５μｍである。

この実施形態では、距離Ｇおよび距離Ｋがいずれも５μｍで等しいので、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれが、平面視において、周縁部ｄ８５から等しい距離だけ基板ｄ２の内方へ離れている。 ただし、距離Ｇおよび距離Ｋのそれぞれは、任意に変更可能である。
そして、チップ抵抗器ｄ１は、第１接続電極ｄ３および第２接続電極ｄ４が形成された素子形成面ｄ２Ａ以外の表面（つまり、裏面ｄ２Ｂおよび側面ｄ２Ｃ〜ｄ２Ｆ）に電極を有していない。

素子ｄ５は、回路素子であって、基板ｄ２の素子形成面ｄ２Ａにおける第１接続電極ｄ３と第２接続電極ｄ４との間の領域に形成されていて、パッシベーション膜ｄ２３および樹脂膜ｄ２４によって上から被覆されている。 この実施形態の素子ｄ５は、抵抗ｄ５６である。 抵抗ｄ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面ｄ２Ａ上でマトリックス状に配列した回路網によって構成されている。 抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。 素子ｄ５は、後述する配線膜ｄ２２に電気的に接続されていて、配線膜ｄ２２を介して第１接続電極ｄ３と第２接続電極ｄ４とに電気的に接続されている。 つまり、素子ｄ５は、基板ｄ２上に形成され、第１接続電極ｄ３および第２接続電極ｄ４の間に接続されている。

図８５Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。 図８５Ｃは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の短手方向に沿って切断したときの模式的な断面図である。 なお、図８５Ｂおよび図８５Ｃでは、要部のみ、断面で示している。

図８５Ｂに示すように、チップ抵抗器ｄ１は、実装基板ｄ９に実装される。 この状態におけるチップ抵抗器ｄ１および実装基板ｄ９は、回路アセンブリｄ１００を構成している。 図８５Ｂにおける実装基板ｄ９の上面は、実装面ｄ９Ａである。 実装面ｄ９Ａには、実装基板ｄ９の内部回路（図示せず）に接続された一対（２つ）のランドｄ８８が形成されている。 各ランドｄ８８は、たとえば、Ｃｕからなる。 各ランドｄ８８の表面には、半田ｄ１３が当該表面から突出するように設けられている。

チップ抵抗器ｄ１を実装基板ｄ９に実装する場合、自動実装機（図示せず）の吸着ノズルｄ９１をチップ抵抗器ｄ１の裏面ｄ２Ｂに吸着してから吸着ノズルｄ９１を動かすことによって、チップ抵抗器ｄ１を搬送する。 このとき、吸着ノズルｄ９１は、裏面ｄ２Ｂの長手方向における略中央部分に吸着する。 前述したように、第１接続電極ｄ３および第２接続電極ｄ４は、チップ抵抗器ｄ１の片面（素子形成面ｄ２Ａ）だけに設けられていることから、チップ抵抗器ｄ１において素子形成面ｄ２Ａ以外の表面ｄ２Ｂ〜ｄ２Ｆ（特に、裏面ｄ２Ｂ）は、電極（凹凸）がない平坦面となる。 よって、吸着ノズルｄ９１をチップ抵抗器ｄ１に吸着して移動させる場合に、平坦な裏面ｄ２Ｂに吸着ノズルｄ９１を吸着させることができる。 換言すれば、平坦な裏面ｄ２Ｂであれば、吸着ノズルｄ９１が吸着できる部分のマージンを増やすことができる。 これによって、吸着ノズルｄ９１をチップ抵抗器ｄ１に確実に吸着させ、チップ抵抗器ｄ１を途中で吸着ノズルｄ９１から脱落させることなく確実に搬送できる。

そして、チップ抵抗器ｄ１を吸着した吸着ノズルｄ９１を実装基板ｄ９まで移動させる。 このとき、チップ抵抗器ｄ１の素子形成面ｄ２Ａと実装基板ｄ９の実装面ｄ９Ａとが互いに対向する。 この状態で、吸着ノズルｄ９１を移動させて実装基板ｄ９に押し付け、チップ抵抗器ｄ１において、第１接続電極ｄ３を一方のランドｄ８８の半田ｄ１３に接触させ、第２接続電極ｄ４を他方のランドｄ８８の半田ｄ１３に接触させる。 次いで、半田ｄ１３を加熱すると、半田ｄ１３が溶融する。 その後、半田ｄ１３が冷却されて固まると、第１接続電極ｄ３と当該一方のランドｄ８８とが半田ｄ１３を介して接合し、第２接続電極ｄ４と当該他方のランドｄ８８とが半田ｄ１３を介して接合する。 つまり、２つのランドｄ８８のそれぞれが、第１接続電極ｄ３および第２接続電極ｄ４において対応する電極に半田接合される。 これにより、実装基板ｄ９へのチップ抵抗器ｄ１の実装（フリップチップ接続）が完了して、回路アセンブリｄ１００が完成する。 なお、外部接続電極として機能する第１接続電極ｄ３および第２接続電極ｄ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または、後述するように表面に金メッキを施すことが望ましい。

完成状態の回路アセンブリｄ１００では、チップ抵抗器ｄ１の素子形成面ｄ２Ａと実装基板ｄ９の実装面ｄ９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図８５Ｃも参照）。 当該隙間の寸法は、第１接続電極ｄ３または第２接続電極ｄ４において素子形成面ｄ２Ａから突き出た部分の厚みと半田ｄ１３の厚さとの合計に相当する。
図８５Ｄは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。 図８５Ｄに示すように、実装面ｄ９Ａ（素子形成面ｄ２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリｄ１００（厳密には、チップ抵抗器ｄ１と実装基板ｄ９との接合部分）を見てみるとする。 この場合、第１接続電極ｄ３と一方のランドｄ８８とを接合する半田ｄ１３は、第１接続電極ｄ３の輪郭（前述した長辺ｄ３Ａおよび短辺ｄ３Ｂ）の外に若干はみ出ているものの、チップ抵抗器ｄ１の範囲内（基板ｄ２の周縁部ｄ８５の内側）に収まっている。 同様に、第２接続電極ｄ４と他方のランドｄ８８とを接合する半田ｄ１３も、第２接続電極ｄ４の輪郭（前述した長辺ｄ４Ａおよび短辺ｄ４Ｂ）の外に若干はみ出ているものの、チップ抵抗器ｄ１の範囲内（基板ｄ２の周縁部ｄ８５の内側）に収まっている。

このように、チップ抵抗器ｄ１では、第１接続電極ｄ３および第２接続電極ｄ４が基板ｄ２の周縁部ｄ８５から内方に離れて配置されている。 そのため、第１接続電極ｄ３および第２接続電極ｄ４とランドｄ８８とを接合した半田ｄ１３は、基板ｄ２の周縁部ｄ８５から内方に配置されることとなり、半田フィレットとして周縁部ｄ８５の外にはみ出さないか、はみ出したとしても、そのはみ出し量が小さい。 その結果、実装基板ｄ９におけるチップ抵抗器ｄ１の実質的な実装面積を小さく抑えることができる。 つまり、このチップ抵抗器ｄ１は、小さな実装面積で実装基板ｄ９上に実装することができ、回路アセンブリｄ１００では、小さな実装面積で実装基板ｄ９上にチップ抵抗器ｄ１を実装することができる。 そのため、複数のチップ抵抗器ｄ１を隣り合わせで実装する場合には、隣り合うチップ抵抗器ｄ１の間隔を縮めることができるので、チップ抵抗器ｄ１の高密度実装が可能になる。

図８５Ｅは、チップ抵抗器が多層基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。
今までは、１つの実装基板ｄ９にチップ抵抗器ｄ１が実装された回路アセンブリｄ１００について説明したが（図８５Ｂ参照）、図８５Ｅに示すように、いわゆる多層基板にチップ抵抗器ｄ１が実装された回路アセンブリｄ１００もありえる。 その場合、回路アセンブリｄ１００は、前述した実装基板ｄ９である第１実装基板ｄ９と、第２実装基板ｄ１５とを含んでいる。 第１実装基板ｄ９および第２実装基板ｄ１５が多層基板を構成している。

第１実装基板ｄ９の実装面ｄ９Ａには、前述した１対のランドｄ８８が互いに間隔を隔てて形成されている。 各ランドｄ８８において相手のランドｄ８８に最も近い端部の表面には、前述した半田ｄ１３が設けられている。
第２実装基板１５は、ランドｄ８８を介して第１実装基板ｄ９上に積層されている。 第２実装基板１５には、第２実装基板１５を肉厚方向に貫通する開口１５Ａが形成されている。 開口１５Ａは、チップ抵抗器ｄ１を収容し得る大きさを有している。 開口１５Ａには、１対のランドｄ８８の両方の半田ｄ１３が露出されている。 このような回路アセンブリｄ１００において、チップ抵抗器ｄ１は、第２実装基板１５の開口１５Ａに完全に収容されて状態で、第１実装基板ｄ９に対して実装されている。

また、多層基板を有する回路アセンブリｄ１００は、第１実装基板ｄ９および第２実装基板ｄ１５の他に、第３実装基板ｄ１６をさらに含んでいてもよい。 第３実装基板ｄ１６は、第２実装基板ｄ１５上に積層されており、開口１５Ａを第１実装基板ｄ９側とは反対側から塞いでいる。 これにより、開口１５Ａ内のチップ抵抗器ｄ１は、密閉された状態になる。

このように、この回路アセンブリｄ１００では、第１実装基板ｄ９および第２実装基板ｄ１５（必要に応じて第３実装基板ｄ１６も）によって多層基板を構成することができ、小さな実装面積で多層基板にチップ抵抗器ｄ１を実装することができる。
次に、チップ抵抗器ｄ１における他の構成を主に説明する。
図８６は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。

図８６を参照して、素子ｄ５は、抵抗回路網となっている。 具体的に、素子ｄ５は、行方向（基板ｄ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｄ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。 これらの抵抗体Ｒは、素子ｄ５の抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。 さらに、基板ｄ２の素子形成面ｄ２Ａには、抵抗回路を素子ｄ５に対して電気的に組み込んだり、または、素子ｄ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。 複数のヒューズＦおよび導体膜Ｄは、第１接続電極ｄ３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。 複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極ｄ３に対してそれぞれ切断可能（切り離し可能）に接続している。

図８７Ａは、図８６に示す素子の一部分を拡大して描いた平面図である。 図８７Ｂは、素子における抵抗体の構成を説明するために描いた図８７ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図８７Ｃは、素子における抵抗体の構成を説明するために描いた図８７ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図８７Ａ、図８７Ｂおよび図８７Ｃを参照して、抵抗体Ｒの構成について説明をする。

チップ抵抗器ｄ１は、前述した配線膜ｄ２２、パッシベーション膜ｄ２３および樹脂膜ｄ２４の他に、絶縁層ｄ２０と抵抗体膜ｄ２１とをさらに備えている（図８７Ｂおよび図８７Ｃ参照）。 絶縁層ｄ２０、抵抗体膜ｄ２１、配線膜ｄ２２、パッシベーション膜ｄ２３および樹脂膜ｄ２４は、基板ｄ２（素子形成面ｄ２Ａ）上に形成されている。
絶縁層ｄ２０は、ＳｉＯ _２ （酸化シリコン）からなる。 絶縁層ｄ２０は、基板ｄ２の素子形成面ｄ２Ａの全域を覆っている。 絶縁層ｄ２０の厚さは、約１００００Åである。

抵抗体膜ｄ２１は、絶縁層ｄ２０上に形成されている。 抵抗体膜ｄ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。 抵抗体膜ｄ２１の厚さは、約２０００Åである。 抵抗体膜ｄ２１は、第１接続電極ｄ３と第２接続電極ｄ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｄ２１Ａ」という）を構成していて、抵抗体膜ラインｄ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図８７Ａ参照）。

抵抗体膜ラインｄ２１Ａ上には、配線膜ｄ２２が積層されている。 配線膜ｄ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。 配線膜ｄ２２の厚さは、約８０００Åである。 配線膜ｄ２２は、抵抗体膜ラインｄ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｄ２１Ａに接している。

この構成の抵抗体膜ラインｄ２１Ａおよび配線膜ｄ２２の電気的特徴を回路記号で示すと、図８８の通りである。 すなわち、図８８（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｄ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜ｄ２２が積層された領域では、配線膜ｄ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｄ２２で抵抗体膜ラインｄ２１Ａが短絡されている。 よって、図８８（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインｄ２１Ａ同士は抵抗体膜ｄ２１および配線膜ｄ２２で接続されているから、図８７Ａに示す素子ｄ５の抵抗回路網は、図８８（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。 このように、抵抗体膜ｄ２１および配線膜ｄ２２は、抵抗体Ｒや抵抗回路（つまり素子ｄ５）を構成している。 そして、各抵抗体Ｒは、抵抗体膜ラインｄ２１Ａ（抵抗体膜ｄ２１）と、抵抗体膜ラインｄ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｄ２２とを含み、配線膜ｄ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｄ２１Ａが、１個の抵抗体Ｒを構成している。 抵抗体Ｒを構成している部分における抵抗体膜ラインｄ２１Ａは、その形状および大きさが全て等しい。 よって、基板ｄ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ラインｄ２１Ａ上に積層された配線膜ｄ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図８６参照）。
図８９（ａ）は、図８６に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図８９（ｂ）は、図８９（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図８９（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｄ２１上に積層された配線膜ｄ２２により形成されている。 すなわち、抵抗体Ｒを形成する抵抗体膜ラインｄ２１Ａ上に積層された配線膜ｄ２２と同じレイヤーに、配線膜ｄ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。 なお、配線膜ｄ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜ｄ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｄ５を第１接続電極ｄ３および第２接続電極ｄ４に接続するための配線膜が、配線膜ｄ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。 なお、ヒューズＦを配線膜ｄ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜ｄ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図８６および図８９（ａ）参照）。 トリミング対象領域Ｘは、第１接続電極ｄ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。 また、トリミング対象領域Ｘの配線膜ｄ２２の下方にも抵抗体膜ｄ２１が形成されている（図８９（ｂ）参照）。 そして、ヒューズＦは、配線膜ｄ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜ｄ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｄ２１）の一部と抵抗体膜ｄ２１上の配線膜ｄ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。 なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図９０は、第４参考例の実施形態に係る素子の電気回路図である。
図９０を参照して、素子ｄ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｄ３からこの順番で直列接続することによって構成されている。 基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。 抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。 抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。 抵抗回路の末尾の数の意味については、後述する図９１および図９２においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。 ヒューズＦ同士は、直接または導体膜Ｄ（図８９（ａ）参照）を介して直列に接続されている。
図９０に示すように全てのヒューズＦが溶断されていない状態では、素子ｄ５は、第１接続電極ｄ３および第２接続電極ｄ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。 たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｄ３および第２接続電極ｄ４が接続されたチップ抵抗器ｄ１が構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｄ５に組み込まれてはいない。

この実施形態に係るチップ抵抗器ｄ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。 それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｄ５に組み込まれることになる。 よって、素子ｄ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｄ５（抵抗ｄ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｄ１において所望の値の抵抗を発生させることができる。

図９１は、第４参考例の他の実施形態に係る素子の電気回路図である。
図９０に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子ｄ５を構成する代わりに、図９１に示すように素子ｄ５を構成してもかまわない。 詳しくは、第１接続電極ｄ３および第２接続電極ｄ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｄ５を構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。 全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｄ５に対して電気的に組み込まれている。 要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｄ５から電気的に分離されるので、チップ抵抗器ｄ１全体の抵抗値を調整することができる。

図９２は、第４参考例のさらに他の実施形態に係る素子の電気回路図である。
図９２に示す素子ｄ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。 直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。 従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｄ５に電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。 従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。 つまりチップ抵抗器ｄ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｄ１を共通の設計で実現することができる。

以上のように、このチップ抵抗器ｄ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
図９３は、チップ抵抗器の模式的な断面図である。
次に、図９３を参照して、チップ抵抗器ｄ１についてさらに詳しく説明する。 なお、説明の便宜上、図９３では、前述した素子ｄ５については簡略化して示しているとともに、基板ｄ２以外の各要素にはハッチングを付している。

ここでは、前述したパッシベーション膜ｄ２３および樹脂膜ｄ２４について説明する。
パッシベーション膜ｄ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。 パッシベーション膜ｄ２３は、素子形成面ｄ２Ａおよび側面ｄ２Ｃ〜ｄ２Ｆのそれぞれにおける全域に亘って設けられている。 素子形成面ｄ２Ａ上のパッシベーション膜ｄ２３は、抵抗体膜ｄ２１および抵抗体膜ｄ２１上の各配線膜ｄ２２（つまり、素子ｄ５）を表面（図９３の上側）から被覆していて、素子ｄ５における各抵抗体Ｒの上面を覆っている。 そのため、パッシベーション膜ｄ２３は、前述したトリミング対象領域Ｘにおける配線膜ｄ２２も覆っている（図８９（ｂ）参照）。 また、パッシベーション膜ｄ２３は、素子ｄ５（配線膜ｄ２２および抵抗体膜ｄ２１）に接しており、抵抗体膜ｄ２１以外の領域では絶縁層ｄ２０にも接している。 これにより、素子形成面ｄ２Ａ上のパッシベーション膜ｄ２３は、素子形成面ｄ２Ａ全域を覆って素子ｄ５および絶縁層ｄ２０を保護する保護膜として機能している。 また、素子形成面ｄ２Ａでは、パッシベーション膜ｄ２３によって、抵抗体Ｒ間における配線膜ｄ２２以外での短絡（隣り合う抵抗体膜ラインｄ２１Ａ間における短絡）が防止されている。

一方、側面ｄ２Ｃ〜ｄ２Ｆのそれぞれに設けられたパッシベーション膜ｄ２３は、側面ｄ２Ｃ〜ｄ２Ｆのそれぞれを保護する保護層として機能している。 側面ｄ２Ｃ〜ｄ２Ｆのそれぞれと素子形成面ｄ２Ａとの境界は、前述した周縁部ｄ８５であるが、パッシベーション膜ｄ２３は、当該境界（周縁部ｄ８５）も覆っている。 パッシベーション膜ｄ２３において、周縁部ｄ８５を覆っている部分（周縁部ｄ８５に重なっている部分）を端部２３Ａということにする。 なお、パッシベーション膜ｄ２３は極めて薄い膜なので、本実施形態では、側面ｄ２Ｃ〜ｄ２Ｆのそれぞれを覆うパッシベーション膜ｄ２３を、基板ｄ２の一部とみなすことにする。 そのため、側面ｄ２Ｃ〜ｄ２Ｆのそれぞれを覆うパッシベーション膜ｄ２３を、側面ｄ２Ｃ〜ｄ２Ｆそのものとみなすことにしている。

樹脂膜ｄ２４は、パッシベーション膜ｄ２３とともにチップ抵抗器ｄ１の素子形成面ｄ２Ａを保護するものであり、ポリイミド等の樹脂からなる。 樹脂膜ｄ２４の厚みは、約５μｍである。
樹脂膜ｄ２４は、素子形成面ｄ２Ａ上のパッシベーション膜ｄ２３の表面（パッシベーション膜ｄ２３に被覆された抵抗体膜ｄ２１および配線膜ｄ２２も含む）の全域を被覆している。 そのため、樹脂膜ｄ２４の周縁部は、平面視において、パッシベーション膜ｄ２３の端部２３Ａ（素子形成面ｄ２Ａの周縁部ｄ８５）と一致している。

樹脂膜ｄ２４において、平面視で離れた２つの位置には、開口ｄ２５が１つずつ形成されている。 各開口ｄ２５は、樹脂膜ｄ２４およびパッシベーション膜ｄ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。 そのため、開口ｄ２５は、樹脂膜ｄ２４だけでなくパッシベーション膜ｄ２３にも形成されている。 各開口ｄ２５からは、配線膜ｄ２２の一部が露出されている。 配線膜ｄ２２において各開口ｄ２５から露出された部分は、外部接続用のパッド領域ｄ２２Ａとなっている。

２つの開口ｄ２５のうち、一方の開口ｄ２５は、第１接続電極ｄ３によって埋め尽くされ、他方の開口ｄ２５は、第２接続電極ｄ４によって埋め尽くされている。
ここで、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、Ｎｉ層ｄ３３、Ｐｄ層ｄ３４およびＡｕ層ｄ３５を素子形成面ｄ２Ａ側からこの順で有している。 そのため、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれにおいて、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間にＰｄ層ｄ３４が介装されている。 第１接続電極ｄ３および第２接続電極ｄ４のそれぞれにおいて、Ｎｉ層ｄ３３は各接続電極の大部分を占めており、Ｐｄ層ｄ３４およびＡｕ層ｄ３５は、Ｎｉ層ｄ３３に比べて格段に薄く形成されている。 Ｎｉ層ｄ３３は、チップ抵抗器ｄ１が実装基板ｄ９に実装された際に（図８５Ｂおよび図８５Ｃ参照）、各開口ｄ２５のパッド領域ｄ２２Ａにおける配線膜ｄ２２のＡｌと、前述した半田ｄ１３とを中継する役割を有している。

このように、第１接続電極ｄ３および第２接続電極ｄ４では、Ｎｉ層ｄ３３の表面がＡｕ層ｄ３５によって覆われているので、Ｎｉ層ｄ３３が酸化することを防止できる。 また、第１接続電極ｄ３および第２接続電極ｄ４では、Ａｕ層ｄ３５を薄くすることによってＡｕ層ｄ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間に介装されたＰｄ層ｄ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｄ３３が外部に露出されて酸化することを防止できる。

そして、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、Ａｕ層ｄ３５が、最表面に露出しており、樹脂膜ｄ２４の開口ｄ２５から外部を臨んでいる。 第１接続電極ｄ３は、一方の開口ｄ２５を介して、この開口ｄ２５におけるパッド領域ｄ２２Ａにおいて配線膜ｄ２２に対して電気的に接続されている。 第２接続電極ｄ４は、他方の開口ｄ２５を介して、この開口ｄ２５におけるパッド領域ｄ２２Ａにおいて配線膜ｄ２２に対して電気的に接続されている。 第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、Ｎｉ層ｄ３３がパッド領域ｄ２２Ａに対して接続されている。 これにより、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、素子ｄ５に対して電気的に接続されている。 ここで、配線膜ｄ２２は、抵抗体Ｒのまとまり（抵抗ｄ５６）、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれに接続された配線を形成している。

このように、開口ｄ２５が形成された樹脂膜ｄ２４およびパッシベーション膜ｄ２３は、開口ｄ２５から第１接続電極ｄ３および第２接続電極ｄ４を露出させた状態で素子形成面ｄ２Ａを覆っている。 そのため、樹脂膜ｄ２４の表面において開口ｄ２５からはみ出した第１接続電極ｄ３および第２接続電極ｄ４を介して、チップ抵抗器ｄ１と実装基板ｄ９との間における電気的接続を達成することができる（図８５Ｂおよび図８５Ｃ参照）。

図９４Ａ〜図９４Ｇは、図９３に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図９４Ａに示すように、基板ｄ２の元となる基板ｄ３０を用意する。 この場合、基板ｄ３０の表面ｄ３０Ａは、基板ｄ２の素子形成面ｄ２Ａであり、基板ｄ３０の裏面ｄ３０Ｂは、基板ｄ２の裏面ｄ２Ｂである。

そして、基板ｄ３０の表面ｄ３０Ａを熱酸化して、表面ｄ３０ＡにＳｉＯ _２等からなる絶縁層ｄ２０を形成し、絶縁層ｄ２０上に素子ｄ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｄ２２）を形成する。 具体的には、スパッタリングにより、まず、絶縁層ｄ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｄ２１を全面に形成し、さらに、抵抗体膜ｄ２１に接するように抵抗体膜ｄ２１の上にアルミニウム（Ａｌ）の配線膜ｄ２２を積層する。 その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｄ２１および配線膜ｄ２２を選択的に除去してパターニングし、図８７Ａに示すように、平面視で、抵抗体膜ｄ２１が積層された一定幅の抵抗体膜ラインｄ２１Ａが一定間隔をあけて列方向に配列される構成を得る。 このとき、部分的に抵抗体膜ラインｄ２１Ａおよび配線膜ｄ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図８６参照）。 続いて、たとえばウェットエッチングにより抵抗体膜ラインｄ２１Ａの上に積層された配線膜ｄ２２を選択的に除去する。 この結果、抵抗体膜ラインｄ２１Ａ上に一定間隔Ｒをあけて配線膜ｄ２２が積層された構成の素子ｄ５が得られる。 この際、抵抗体膜ｄ２１および配線膜ｄ２２が目標寸法で形成されたか否かを確かめるために、素子ｄ５全体の抵抗値を測定してもよい。

図９４Ａを参照して、素子ｄ５は、１枚の基板ｄ３０に形成するチップ抵抗器ｄ１の数に応じて、基板ｄ３０の表面ｄ３０Ａ上における多数の箇所に形成される。 基板ｄ３０において素子ｄ５（前述した抵抗ｄ５６）が形成された１つの領域をチップ部品領域Ｙというと、基板ｄ３０の表面ｄ３０Ａには、抵抗ｄ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｄ５）が形成（設定）される。 １つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｄ１（図９３参照）を平面視したものと一致する。 そして、基板ｄ３０の表面ｄ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。 境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。 境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。 境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｄ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｄ１の大量生産が可能になる。

次いで、図９４Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｄ４５を、基板ｄ３０の表面ｄ３０Ａの全域に亘って形成する。 絶縁膜ｄ４５は、絶縁層ｄ２０および絶縁層ｄ２０上の素子ｄ５（抵抗体膜ｄ２１や配線膜ｄ２２）を全て覆っていて、これらに接している。 そのため、絶縁膜ｄ４５は、前述したトリミング対象領域Ｘ（図８６参照）における配線膜ｄ２２も覆っている。 また、絶縁膜ｄ４５は、基板ｄ３０の表面ｄ３０Ａにおいて全域に亘って形成されることから、表面ｄ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。 これにより、絶縁膜ｄ４５は、表面ｄ３０Ａ（表面ｄ３０Ａ上の素子ｄ５も含む）全域を保護する保護膜となる。

次いで、図９４Ｂに示すように、絶縁膜ｄ４５を全て覆うように、基板ｄ３０の表面ｄ３０Ａの全域に亘ってレジストパターンｄ４１を形成する。 レジストパターンｄ４１には、開口ｄ４２が形成されている。
図９５は、図９４Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図９５を参照して、レジストパターンｄ４１の開口ｄ４２は、多数のチップ抵抗器ｄ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｄ１の輪郭の間の領域（図９５においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。 そのため、開口ｄ４２の全体形状は、互いに直交する直線部分ｄ４２Ａおよびｄ４２Ｂを複数有する格子状になっている。

レジストパターンｄ４１では、開口ｄ４２において互いに直交する直線部分ｄ４２Ａおよびｄ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。 そのため、直線部分ｄ４２Ａおよびｄ４２Ｂの交差部分ｄ４３は、平面視で略９０°をなすように尖っている。
図９４Ｂを参照して、レジストパターンｄ４１をマスクとするプラズマエッチングにより、絶縁膜ｄ４５、絶縁層ｄ２０および基板ｄ３０のそれぞれを選択的に除去する。 これにより、隣り合う素子ｄ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｄ３０の材料が除去される。 その結果、平面視においてレジストパターンｄ４１の開口ｄ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｄ４５および絶縁層ｄ２０を貫通して基板ｄ３０の表面ｄ３０Ａから基板ｄ３０の厚さ途中まで到達する所定深さの溝ｄ４４が形成される。 溝ｄ４４は、互いに対向する１対の側壁ｄ４４Ａと、当該１対の側壁ｄ４４Ａの下端（基板ｄ３０の裏面ｄ３０Ｂ側の端）の間を結ぶ底壁ｄ４４Ｂとによって区画されている。 基板ｄ３０の表面ｄ３０Ａを基準とした溝ｄ４４の深さは約１００μｍであり、溝ｄ４４の幅（対向する側壁ｄ４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。

基板ｄ３０における溝ｄ４４の全体形状は、平面視でレジストパターンｄ４１の開口ｄ４２（図９５参照）と一致する格子状になっている。 そして、基板ｄ３０の表面ｄ３０Ａでは、各素子ｄ５が形成されたチップ部品領域Ｙのまわりを溝ｄ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。 基板ｄ３０において素子ｄ５が形成された部分は、チップ抵抗器ｄ１の半製品ｄ５０である。 基板ｄ３０の表面ｄ３０Ａでは、溝ｄ４４に取り囲まれたチップ部品領域Ｙに半製品ｄ５０が１つずつ位置していて、これらの半製品ｄ５０は、行列状に整列配置されている。 このように溝ｄ４４を形成することによって、基板ｄ３０を複数のチップ部品領域Ｙ毎の基板ｄ２に分離する。

図９４Ｂに示すように溝ｄ４４が形成された後、レジストパターンｄ４１を除去し、図９４Ｃに示すようにマスクｄ６５を用いたエッチングによって、絶縁膜ｄ４５を選択的に除去する。 マスクｄ６５では、絶縁膜ｄ４５において平面視で各パッド領域ｄ２２Ａ（図９３参照）に一致する部分に、開口ｄ６６が形成されている。 これにより、エッチングによって、絶縁膜ｄ４５において開口ｄ６６と一致する部分が除去され、当該部分には、開口ｄ２５が形成される。 これにより、絶縁膜ｄ４５は、開口ｄ２５において各パッド領域ｄ２２Ａを露出させるように形成されたことになる。 １つの半製品ｄ５０につき、開口ｄ２５は２つ形成される。

各半製品ｄ５０において、絶縁膜ｄ４５に２つの開口ｄ２５を形成した後に、抵抗測定装置（図示せず）のプローブｄ７０を各開口ｄ２５のパッド領域ｄ２２Ａに接触させて、素子ｄ５の全体の抵抗値を検出する。 そして、絶縁膜ｄ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図８６参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｄ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。 このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｄ５０（換言すれば、チップ抵抗器ｄ１）全体の抵抗値を調整できる。 このとき、絶縁膜ｄ４５が素子ｄ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｄ５に付着して短絡が生じることを防止できる。 また、絶縁膜ｄ４５がヒューズＦ（抵抗体膜ｄ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。

その後、ＣＶＤ法によって絶縁膜ｄ４５上にＳｉＮを形成し、絶縁膜ｄ４５を厚くする。 このとき、図９４Ｄに示すように、溝ｄ４４の内周面（前述した側壁ｄ４４Ａの区画面４４Ｃや底壁ｄ４４Ｂの上面）の全域にも絶縁膜ｄ４５が形成される。 最終的な絶縁膜ｄ４５（図９４Ｄに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。 このとき、絶縁膜ｄ４５の一部は、各開口ｄ２５に入り込んで開口ｄ２５を塞いでいる。

その後、ポリイミドからなる感光性樹脂の液体を、基板ｄ３０に対して、絶縁膜ｄ４５の上からスプレー塗布して、図９４Ｄに示すように感光性樹脂の樹脂膜ｄ４６を形成する。 この際、当該液体が溝ｄ４４内に入り込まないように、平面視で溝ｄ４４だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｄ３０に対して塗布される。 その結果、当該液状の感光性樹脂は、基板ｄ３０上だけに形成され、基板ｄ３０上において、樹脂膜ｄ４６となる。 表面ｄ３０Ａ上の樹脂膜ｄ４６の表面は、表面ｄ３０Ａに沿って平坦になっている。

なお、当該液体が溝ｄ４４内に入り込んでいないので、溝ｄ４４内には、樹脂膜ｄ４６が形成されていない。 また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｄ３０の表面ｄ３０Ａに貼り付けたりすることによって、樹脂膜ｄ４６を形成してもよい。
次いで、樹脂膜ｄ４６に熱処理（キュア処理）を施す。 これにより、樹脂膜ｄ４６の厚みが熱収縮するとともに、樹脂膜ｄ４６が硬化して膜質が安定する。

次いで、図９４Ｅに示すように、樹脂膜ｄ４６をパターニングし、表面ｄ３０Ａ上の樹脂膜ｄ４６において平面視で配線膜ｄ２２の各パッド領域ｄ２２Ａ（開口ｄ２５）と一致する部分を選択的に除去する。 具体的には、平面視で各パッド領域ｄ２２Ａに整合（一致）するパターンの開口ｄ６１が形成されたマスクｄ６２を用いて、樹脂膜ｄ４６を、当該パターンで露光して現像する。 これにより、各パッド領域ｄ２２Ａの上方で樹脂膜ｄ４６が分離される。 次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｄ２２Ａ上の絶縁膜ｄ４５が除去されることで、各開口ｄ２５が開放されてパッド領域ｄ２２Ａが露出される。

次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｄ２５におけるパッド領域ｄ２２Ａ上に形成することによって、図９４Ｆに示すように、パッド領域ｄ２２Ａ上に第１接続電極ｄ３および第２接続電極ｄ４を形成する。
図９６は、第１接続電極および第２接続電極の製造工程を説明するための図である。

詳しくは、図９６を参照して、まず、パッド領域ｄ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。 次いで、当該表面の酸化膜が除去される（ステップＳ２）。 次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｄ２２の）ＡｌがＺｎに置換される（ステップＳ３）。 次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｄ２２Ａでは、新しいＡｌが露出される（ステップＳ４）。

次いで、パッド領域ｄ２２Ａをめっき液に浸けることによって、パッド領域ｄ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。 これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｄ３３が形成される（ステップＳ５）。
次いで、Ｎｉ層ｄ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｄ３３の表面にＰｄめっきが施される。 これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｄ３３の表面にＰｄ層ｄ３４が形成される（ステップＳ６）。

次いで、Ｐｄ層ｄ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｄ３４の表面にＡｕめっきが施される。 これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｄ３４の表面にＡｕ層ｄ３５が形成される（ステップＳ７）。 これによって、第１接続電極ｄ３および第２接続電極ｄ４が形成され、形成後の第１接続電極ｄ３および第２接続電極ｄ４を乾燥させると（ステップＳ８）、第１接続電極ｄ３および第２接続電極ｄ４の製造工程が完了する。 なお、前後するステップの間には、半製品ｄ５０を水で洗浄する工程が適宜実施される。 また、ジンケート処理は複数回実施されてもよい。

図９４Ｆでは、各半製品ｄ５０において第１接続電極ｄ３および第２接続電極ｄ４が形成された後の状態を示している。
以上のように、第１接続電極ｄ３および第２接続電極ｄ４を無電解めっきによって形成するので、第１接続電極ｄ３および第２接続電極ｄ４を電解めっきによって形成する場合に比べて、第１接続電極ｄ３および第２接続電極ｄ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｄ１の生産性を向上できる。 さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｄ３および第２接続電極ｄ４についての形成位置にずれが生じないので、第１接続電極ｄ３および第２接続電極ｄ４の形成位置精度を向上して歩留まりを向上できる。

このように第１接続電極ｄ３および第２接続電極ｄ４が形成されてから、第１接続電極ｄ３および第２接続電極ｄ４間での通電検査が行われた後に、基板ｄ３０が裏面ｄ３０Ｂから研削される。
具体的には、溝ｄ４４を形成した後に、図９４Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｄ７２を有する支持テープｄ７１が、粘着面ｄ７２において、各半製品ｄ５０における第１接続電極ｄ３および第２接続電極ｄ４側（つまり、表面ｄ３０Ａ）に貼着される。 これにより、各半製品ｄ５０が支持テープｄ７１に支持される。 ここで、支持テープｄ７１として、たとえば、ラミネートテープを用いることができる。

各半製品ｄ５０が支持テープｄ７１に支持された状態で、基板ｄ３０を裏面ｄ３０Ｂ側から研削する。 研削によって、溝ｄ４４の底壁ｄ４４Ｂ（図９４Ｆ参照）の上面に達するまで基板ｄ３０が薄型化されると、隣り合う半製品ｄ５０を連結するものがなくなるので、溝ｄ４４を境界として基板ｄ３０が分割され、半製品ｄ５０が個別に分離してチップ抵抗器ｄ１の完成品となる。 つまり、溝ｄ４４（換言すれば、境界領域Ｚ）において基板ｄ３０が切断（分断）され、これによって、個々のチップ抵抗器ｄ１が切り出される。 なお、基板ｄ３０を裏面ｄ３０Ｂ側から溝ｄ４４の底壁ｄ４４Ｂまでエッチングすることによってチップ抵抗器ｄ１を切り出しても構わない。

完成した各チップ抵抗器ｄ１では、溝ｄ４４の側壁ｄ４４Ａの区画面４４Ｃをなしていた部分が、基板ｄ２の側面ｄ２Ｃ〜ｄ２Ｆのいずれかとなり、裏面ｄ３０Ｂが裏面ｄ２Ｂとなる。 つまり、前述したようにエッチングによって溝ｄ４４を形成する工程（図９４Ｂ参照）は、側面ｄ２Ｃ〜ｄ２Ｆを形成する工程に含まれる。 また、絶縁膜ｄ４５がパッシベーション膜ｄ２３となり、分離した樹脂膜ｄ４６が樹脂膜ｄ２４となる。

以上のように、溝ｄ４４を形成してから基板ｄ３０を裏面ｄ３０Ｂ側から研削すれば、基板ｄ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｄ１（チップ部品）に分割できる（複数のチップ抵抗器ｄ１の個片を一度に得ることができる）。 よって、複数のチップ抵抗器ｄ１の製造時間の短縮によってチップ抵抗器ｄ１の生産性の向上を図ることができる。

なお、完成したチップ抵抗器ｄ１における基板ｄ２の裏面ｄ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｄ２Ｂを綺麗にしてもよい。
以上、第４参考例の実施形態について説明してきたが、第４参考例はさらに他の形態で実施することもできる。 たとえば、第４参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｄ１を開示したが、第４参考例は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。 以下では、チップコンデンサおよびチップダイオードについて、この順に説明する。

図９７は、第４参考例の他の実施形態に係るチップコンデンサの平面図である。 図９８は、図９７の切断面線ＸＣＶＩＩＩ−ＸＣＶＩＩＩから見た断面図である。 図９９は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサｄ１０１において、前述したチップ抵抗器ｄ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。 チップコンデンサｄ１０１において、チップ抵抗器ｄ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｄ１で説明した部分と同じ構成を有していて、チップ抵抗器ｄ１で説明した部分（特に、第１接続電極ｄ３および第２接続電極ｄ４に関する部分について）と同じ作用効果を奏することができる。

図９７を参照して、チップコンデンサｄ１０１は、チップ抵抗器ｄ１と同様に、基板ｄ２と、基板ｄ２上（基板ｄ２の素子形成面ｄ２Ａ側）に配置された第１接続電極ｄ３と、同じく基板ｄ２上に配置された第２接続電極ｄ４とを備えている。 基板ｄ２は、この実施形態では、平面視において矩形形状を有している。 基板ｄ２の長手方向両端部に第１接続電極ｄ３および第２接続電極ｄ４がそれぞれ配置されている。 第１接続電極ｄ３および第２接続電極ｄ４は、この実施形態では、基板ｄ２の短手方向に延びたほぼ矩形の平面形状を有している。 チップコンデンサｄ１０１では、チップ抵抗器ｄ１と同様に、第１接続電極ｄ３および第２接続電極ｄ４が、基板ｄ２の素子形成面ｄ２Ａにおいて周縁部ｄ８５から間隔を開けて配置されている。 そのため、チップコンデンサｄ１０１が実装基板ｄ９に実装された回路アセンブリｄ１００（図８５Ｂ〜図８５Ｅ参照）では、チップ抵抗器ｄ１の場合と同様に、小さな実装面積で実装基板ｄ９上にチップコンデンサｄ１０１を実装することができる。 つまり、チップコンデンサｄ１０１は、小さな実装面積で実装基板ｄ９上に実装することができる。

基板ｄ２の素子形成面ｄ２Ａには、第１接続電極ｄ３および第２接続電極ｄ４の間のキャパシタ配置領域ｄ１０５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、前述した素子ｄ５（ここでは、キャパシタ素子）を構成する複数の素子要素であり、第１接続電極ｄ３および第２接続電極ｄ４の間に接続されている。 詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニットｄ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｄ４に対して切り離し可能となるよう電気的に接続されている。

図９８および図９９に示されているように、基板ｄ２の素子形成面ｄ２Ａには絶縁層ｄ２０が形成されていて、絶縁層ｄ２０の表面に下部電極膜ｄ１１１が形成されている。 下部電極膜ｄ１１１は、キャパシタ配置領域ｄ１０５のほぼ全域にわたっている。 さらに、下部電極膜ｄ１１１は、第１接続電極ｄ３の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜ｄ１１１は、キャパシタ配置領域ｄ１０５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｄ１１１Ａと、第１接続電極ｄ３の直下に配置される外部電極引き出しのためのパッド領域ｄ１１１Ｂとを有している。 キャパシタ電極領域ｄ１１１Ａがキャパシタ配置領域ｄ１０５に位置していて、パッド領域ｄ１１１Ｂが第１接続電極ｄ３の直下に位置して第１接続電極ｄ３に接触している。

キャパシタ配置領域ｄ１０５において下部電極膜ｄ１１１（キャパシタ電極領域ｄ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｄ１１２が形成されている。 容量膜ｄ１１２は、キャパシタ電極領域ｄ１１１Ａ（キャパシタ配置領域ｄ１０５）の全域にわたって形成されている。 容量膜ｄ１１２は、この実施形態では、さらにキャパシタ配置領域ｄ１０５外の絶縁層ｄ２０を覆っている。

容量膜ｄ１１２の上には、上部電極膜ｄ１１３が形成されている。 図９７では、明瞭化のために、上部電極膜ｄ１１３を着色して示してある。 上部電極膜ｄ１１３は、キャパシタ配置領域ｄ１０５に位置するキャパシタ電極領域ｄ１１３Ａと、第２接続電極ｄ４の直下に位置して第２接続電極ｄ４に接触するパッド領域ｄ１１３Ｂと、キャパシタ電極領域ｄ１１３Ａとパッド領域ｄ１１３Ｂとの間に配置されたヒューズ領域ｄ１１３Ｃとを有している。

キャパシタ電極領域ｄ１１３Ａにおいて、上部電極膜ｄ１１３は、複数の電極膜部分（上部電極膜部分）ｄ１３１〜ｄ１３９に分割（分離）されている。 この実施形態では、各電極膜部分ｄ１３１〜ｄ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｄ１１３Ｃから第１接続電極ｄ３に向かって帯状に延びている。 複数の電極膜部分ｄ１３１〜ｄ１３９は、複数種類の対向面積で、容量膜ｄ１１２を挟んで（容量膜ｄ１１２に接しつつ）下部電極膜ｄ１１１に対向している。 より具体的には、電極膜部分ｄ１３１〜ｄ１３９の下部電極膜ｄ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分ｄ１３１〜ｄ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｄ１３１〜ｄ１３８（またはｄ１３１〜ｄ１３７，ｄ１３９）を含む。 これによって、各電極膜部分ｄ１３１〜ｄ１３９と容量膜ｄ１１２を挟んで対向する下部電極膜ｄ１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分ｄ１３１〜ｄ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分ｄ１３１〜ｄ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分ｄ１３５，ｄ１３６，ｄ１３７，ｄ１３８，ｄ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分ｄ１３５〜ｄ１３９は、キャパシタ配置領域ｄ１０５の第２接続電極ｄ４側の端縁から第１接続電極ｄ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｄ１３１〜ｄ１３４は、それよりも短く形成されている。

パッド領域ｄ１１３Ｂは、第２接続電極ｄ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。 図９８に示すように、パッド領域ｄ１１３Ｂにおける上部電極膜ｄ１１３は、第２接続電極ｄ４に接している。
ヒューズ領域ｄ１１３Ｃは、基板ｄ２上において、パッド領域ｄ１１３Ｂの一つの長辺（基板ｄ２の周縁に対して内方側の長辺）に沿って配置されている。 ヒューズ領域ｄ１１３Ｃは、パッド領域ｄ１１３Ｂの前記一つの長辺に沿って配列された複数のヒューズユニットｄ１０７を含む。

ヒューズユニットｄ１０７は、上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分ｄ１３１〜ｄ１３９は、１つまたは複数個のヒューズユニットｄ１０７と一体的に形成されていて、それらのヒューズユニットｄ１０７を介してパッド領域ｄ１１３Ｂに接続され、このパッド領域ｄ１１３Ｂを介して第２接続電極ｄ４に電気的に接続されている。 図９７に示すように、面積の比較的小さな電極膜部分ｄ１３１〜ｄ１３６は、一つのヒューズユニットｄ１０７によってパッド領域ｄ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｄ１３７〜ｄ１３９は複数個のヒューズユニットｄ１０７を介してパッド領域ｄ１１３Ｂに接続されている。 全てのヒューズユニットｄ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｄ１０７は未使用である。

ヒューズユニットｄ１０７は、パッド領域ｄ１１３Ｂとの接続のための第１幅広部ｄ１０７Ａと、電極膜部分ｄ１３１〜ｄ１３９との接続のための第２幅広部ｄ１０７Ｂと、第１および第２幅広部ｄ１０７Ａ，７Ｂの間を接続する幅狭部ｄ１０７Ｃとを含む。 幅狭部ｄ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分ｄ１３１〜ｄ１３９のうち不要な電極膜部分を、ヒューズユニットｄ１０７の切断によって第１および第２接続電極ｄ３，ｄ４から電気的に切り離すことができる。

図９７および図９９では図示を省略したが、図９８に表れている通り、上部電極膜ｄ１１３の表面を含むチップコンデンサｄ１０１の表面は、前述したパッシベーション膜ｄ２３によって覆われている。 パッシベーション膜ｄ２３は、たとえば窒化膜からなっていて、チップコンデンサｄ１０１の上面のみならず、基板ｄ２の側面ｄ２Ｃ〜ｄ２Ｆまで延びて、側面ｄ２Ｃ〜ｄ２Ｆの全域をも覆うように形成されている。 さらに、パッシベーション膜ｄ２３の上には、前述した樹脂膜ｄ２４が形成されている。 樹脂膜ｄ２４は、素子形成面ｄ２Ａを覆っている。

パッシベーション膜ｄ２３および樹脂膜ｄ２４は、チップコンデンサｄ１０１の表面を保護する保護膜である。 これらには、第１接続電極ｄ３および第２接続電極ｄ４に対応する領域に、前述した開口ｄ２５がそれぞれ形成されている。 開口ｄ２５はそれぞれ下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂの一部の領域、上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂの一部の領域を露出させるようにパッシベーション膜ｄ２３および樹脂膜ｄ２４を貫通している。 さらに、この実施形態では、第１接続電極ｄ３に対応した開口ｄ２５は、容量膜ｄ１１２をも貫通している。

開口ｄ２５には、第１接続電極ｄ３および第２接続電極ｄ４がそれぞれ埋め込まれている。 これにより、第１接続電極ｄ３は下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂに接合しており、第２接続電極ｄ４は上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂに接合している。 第１および第２外部電極ｄ３，ｄ４は、樹脂膜ｄ２４の表面から突出するように形成されている。 これにより、実装基板に対してチップコンデンサｄ１０１をフリップチップ接合することができる。

図１００は、前記チップコンデンサの内部の電気的構成を示す回路図である。 第１接続電極ｄ３と第２接続電極ｄ４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極ｄ４との間には、一つまたは複数のヒューズユニットｄ１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサｄ１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｄ１０１の容量値が減少する。

そこで、パッド領域ｄ１１１Ｂ，ｄ１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｄ１０１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップコンデンサｄ１０１を提供することができる。

以上のように、この実施形態によれば、第１接続電極ｄ３および第２接続電極ｄ４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｄ１０１を共通の設計で実現することができる。

チップコンデンサｄ１０１の各部の詳細について以下に説明を加える。
図９７を参照して、基板ｄ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域ｄ１０５は、概ね、基板ｄ２の短辺の長さに相当する一辺を有する正方形領域となる。 基板ｄ２の厚さは、１５０μｍ程度であってもよい。 図９８を参照して、基板ｄ２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板ｄ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁層ｄ２０は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜ｄ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜ｄ１１１は、スパッタ法によって形成することができる。 上部電極膜ｄ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜ｄ１１３は、スパッタ法によって形成することができる。 上部電極膜ｄ１１３のキャパシタ電極領域ｄ１１３Ａを電極膜部分ｄ１３１〜ｄ１３９に分割し、さらに、ヒューズ領域ｄ１１３Ｃを複数のヒューズユニットｄ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜ｄ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜ｄ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜ｄ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜ｄ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

第１および第２接続電極ｄ３，ｄ４は、たとえば、下部電極膜ｄ１１１または上部電極膜ｄ１１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。 ニッケル層は下部電極膜ｄ１１１または上部電極膜ｄ１１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極ｄ３，ｄ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。

このようなチップコンデンサｄ１０１の製造工程は、素子ｄ５を形成した後のチップ抵抗器ｄ１の製造工程と同じである。
チップコンデンサｄ１０１において素子ｄ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｄ３０（基板ｄ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｄ２０が形成される。 次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｄ１１１が絶縁層ｄ２０の表面全域に形成される。 下部電極膜ｄ１１１の膜厚は８０００Å程度とされてもよい。 次に、その下部電極膜の表面に、下部電極膜ｄ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。 このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図９７等に示したパターンの下部電極膜ｄ１１１が得られる。 下部電極膜ｄ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｄ１１２が、下部電極膜ｄ１１１上に形成される。 下部電極膜ｄ１１１が形成されていない領域では、絶縁層ｄ２０の表面に容量膜ｄ１１２が形成されることになる。 次いで、その容量膜ｄ１１２の上に、上部電極膜ｄ１１３が形成される。 上部電極膜ｄ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。 その膜厚は、８０００Å程度とされてもよい。 次いで、上部電極膜ｄ１１３の表面に上部電極膜ｄ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。 このレジストパターンをマスクとしたエッチングにより、上部電極膜ｄ１１３が、最終形状（図９７等参照）にパターニングされる。 それによって、上部電極膜ｄ１１３は、キャパシタ電極領域ｄ１１３Ａに複数の電極膜部分ｄ１３１〜ｄ１３９に分割された部分を有し、ヒューズ領域ｄ１１３Ｃに複数のヒューズユニットｄ１０７を有し、それらのヒューズユニットｄ１０７に接続されたパッド領域ｄ１１３Ｂを有するパターンに整形される。 上部電極膜ｄ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、チップコンデンサｄ１０１における素子ｄ５（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニットｄ１０７）が形成される。 素子ｄ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｄ４５が、素子ｄ５（上部電極膜ｄ１１３、上部電極膜ｄ１１３が形成されていない領域における容量膜ｄ１１２）を全て覆うように形成される（図９４Ａ参照）。 その後は、溝ｄ４４が形成されてから（図９４Ｂ参照）、開口ｄ２５が形成される（図９４Ｃ参照）。 そして、開口ｄ２５から露出された上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂと下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂとにプローブｄ７０を押し当てて、複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値が測定される（図９４Ｃ参照）。 この測定された総容量値に基づき、目的とするチップコンデンサｄ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。

この状態から、ヒューズユニットｄ１０７を溶断するためのレーザトリミングが行われる。 すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｄ１０７にレーザ光を当てて、そのヒューズユニットｄ１０７の幅狭部ｄ１０７Ｃ（図９７参照）が溶断される。 これにより、対応するキャパシタ要素がパッド領域ｄ１１３Ｂから切り離される。 ヒューズユニットｄ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｄ４５の働きによって、ヒューズユニットｄ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｄ１０７が溶断する。 これにより、チップコンデンサｄ１０１の容量値を確実に目的の容量値とすることができる。

次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｄ４５）上に窒化シリコン膜が堆積させられ、パッシベーション膜ｄ２３が形成される。 前述のカバー膜は最終形態において、パッシベーション膜ｄ２３と一体化し、このパッシベーション膜ｄ２３の一部を構成する。 ヒューズの切断後に形成されたパッシベーション膜ｄ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｄ１０７の切断面を覆って保護する。 したがって、パッシベーション膜ｄ２３は、ヒューズユニットｄ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。 これにより、信頼性の高いチップコンデンサｄ１０１を製造することができる。 パッシベーション膜ｄ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

次に、前述した樹脂膜ｄ４６が形成される（図９４Ｄ参照）。 その後、樹脂膜ｄ４６やパッシベーション膜ｄ２３によって塞がれていた開口ｄ２５が開放され（図９４Ｅ参照）、開口ｄ２５内に、たとえば無電解めっき法によって、第１接続電極ｄ３および第２接続電極ｄ４が成長させられる（図９４Ｆ参照）。
その後、チップ抵抗器ｄ１の場合と同じように、基板ｄ３０を裏面ｄ３０Ｂから研削すると（図９４Ｇ参照）、チップコンデンサｄ１０１の個片を切り出すことができる。

フォトリソグラフィ工程を利用した上部電極膜ｄ１１３のパターニングでは、微小面積の電極膜部分ｄ１３１〜ｄ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｄ１０７を形成することができる。 そして、上部電極膜ｄ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。 その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｄ１０１を得ることができる。

次に、チップダイオードについて説明する。
図１０１は、第４参考例のさらに他の実施形態に係るチップダイオードの平面図である。 図１０２は、図１０１の切断面線ＣＩＩ−ＣＩＩから見た断面図である。 図１０３は、図１０１の切断面線ＣＩＩＩ−ＣＩＩＩから見た断面図である。
これから述べるチップダイオードｄ１５１において、前述したチップ抵抗器ｄ１やチップコンデンサｄ１０１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。 チップダイオードｄ１５１において、チップ抵抗器ｄ１やチップコンデンサｄ１０１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｄ１やチップコンデンサｄ１０１で説明した部分と同じ構成を有していて、チップ抵抗器ｄ１やチップコンデンサｄ１０１で説明した部分（特に、第１接続電極ｄ３および第２接続電極ｄ４に関する部分について）と同じ作用効果を奏することができる。

図１０１を参照して、チップダイオードｄ１５１は、チップ抵抗器ｄ１やチップコンデンサｄ１０１と同様に、基板ｄ２を備えている。 基板ｄ２は、ｐ ^＋型の半導体基板（たとえばシリコン基板）である。 基板ｄ２は、平面視において矩形に形成されている。
さらに、チップダイオードｄ１５１は、基板ｄ２上に形成されたカソード電極ｄ１５３、アノード電極ｄ１５４および複数のダイオードセルＤｉ１〜Ｄｉ４も備えている。 カソード電極ｄ１５３およびアノード電極ｄ１５４は、これらの複数のダイオードセルＤｉ１〜Ｄｉ４を並列に接続している。 ダイオードセルＤｉ１〜Ｄｉ４は、素子ｄ５（ここでは、ダイオード素子）を構成する複数のダイオード要素である。

基板ｄ２の両端部に、カソード電極ｄ１５３との接続のためのカソードパッドｄ１５５と、アノード電極ｄ１５４との接続のためのアノードパッドｄ１５６とが配置されている。 これらのパッドｄ１５５，ｄ１５６の間に、ダイオードセル領域ｄ１５７が設けられている。 カソードパッドｄ１５５上に、前述した第１接続電極ｄ３が形成され、アノードパッドｄ１５６上に、前述した第２接続電極ｄ４が形成されている。 前述した素子ｄ５（ダイオードセルＤｉ１〜Ｄｉ４のまとまり）は、カソード電極ｄ１５３およびアノード電極ｄ１５４を介して、第１接続電極ｄ３および第２接続電極ｄ４の間に接続されている。

ダイオードセル領域ｄ１５７は、この実施形態では、矩形に形成されている。 ダイオードセル領域ｄ１５７内に、複数のダイオードセルＤｉ１〜Ｄｉ４が配置されている。 複数のダイオードＤｉ１〜Ｄｉ４は、この実施形態では４個設けられており、基板ｄ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１０４は、チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の素子形成面の構造を示す平面図である。 図１０４を参照して、ダイオードセルＤｉ１〜Ｄｉ４の各領域内には、それぞれ、ｐ ^＋型の基板ｄ２の表層領域にｎ ^＋型領域ｄ１６０が形成されている。 ｎ ^＋型領域ｄ１６０は、個々のダイオードセル毎に分離されている。 これにより、ダイオードセルＤｉ１〜Ｄｉ４は、ダイオードセル毎に分離されたｐｎ接合領域ｄ１６１をそれぞれ有している。

複数のダイオードセルＤｉ１〜Ｄｉ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ ^＋型領域ｄ１６０が形成されている。 この実施形態では、ｎ ^＋型領域ｄ１６０は、正八角形に形成されており、ダイオードセルＤｉ１〜Ｄｉ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤｉ１〜Ｄｉ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。 基板ｄ２の表層領域には、さらに、ｎ ^＋型領域ｄ１６０から所定の間隔を空けて分離された状態でｐ ^＋型領域ｄ１６２が形成されている。 ｐ ^＋型領域ｄ１６２は、ダイオードセル領域ｄ１５７内において、カソード電極ｄ１５３が配置される領域を回避したパターンに形成されている（図１０２参照）。

図１０２および図１０３に示されているように、基板ｄ２の表面には、前述した絶縁層ｄ２０（図１０１では図示省略）が形成されている。 絶縁層ｄ２０には、ダイオードセルＤｉ１〜Ｄｉ４のそれぞれのｎ ^＋型領域ｄ１６０の表面を露出させるコンタクト孔ｄ１６６と、ｐ ^＋型領域ｄ１６２を露出させるコンタクト孔ｄ１６７とが形成されている。 絶縁層ｄ２０の表面には、カソード電極ｄ１５３およびアノード電極ｄ１５４が形成されている。 カソード電極ｄ１５３は、絶縁層ｄ２０の表面からコンタクト孔ｄ１６６内に入り込み、このコンタクト孔ｄ１６６内でダイオードセルＤｉ１〜Ｄｉ４の各ｎ ^＋型領域ｄ１６０にオーミック接触している。 アノード電極ｄ１５４は、絶縁層ｄ２０の表面からコンタクト孔ｄ１６７の内方へと延びており、コンタクト孔ｄ１６７内でｐ ^＋型領域ｄ１６２にオーミック接触している。 カソード電極ｄ１５３およびアノード電極ｄ１５４は、この実施形態では、同じ材料からなる電極膜からなっている。

当該電極膜としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。 その他、ＡｌＳｉ膜を電極膜として用いることもできる。 ＡｌＳｉ膜を用いると、基板ｄ２の表面にｐ ^＋型領域ｄ１６２を設けることなく、アノード電極ｄ１５４を基板ｄ２にオーミック接触させることができる。 したがって、ｐ ^＋型領域ｄ１６２を形成するための工程を省くことができる。

カソード電極ｄ１５３およびアノード電極ｄ１５４の間は、スリットｄ１６８によって分離されている。 図１０１を参照して、この実施形態では、スリットｄ１６８は、ダイオードセルＤｉ１〜Ｄｉ４のｎ ^＋型領域ｄ１６０を縁取るように、ｎ ^＋型領域ｄ１６０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。 それに応じて、カソード電極ｄ１５３は、ｎ ^＋型領域ｄ１６０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部ｄ１５３ａを各ダイオードセルＤｉ１〜Ｄｉ４の領域に有し、当該セル接合部ｄ１５３ａの間が直線状の架橋部ｄ１５３ｂによって連絡されており、さらに、直線状の別の架橋部ｄ１５３ｃによってカソードパッドｄ１５５の直下に形成された大きな矩形形状の外部接続部ｄ１５３ｄへと接続されている。 一方、アノード電極ｄ１５４は、ほぼ一定の幅のスリットｄ１６８に対応した間隔を開けて、カソード電極ｄ１５３を取り囲むように、絶縁層ｄ２０の表面に形成されていて、アノードパッドｄ１５６の直下の矩形領域へ延びて一体的に形成されている。

図１０２を参照して、カソード電極ｄ１５３およびアノード電極ｄ１５４は、前述したパッシベーション膜ｄ２３（図１０１では図示省略）によって覆われており、さらにパッシベーション膜ｄ２３の上にはポリイミド等の樹脂膜ｄ２４が形成されている。 パッシベーション膜ｄ２３および樹脂膜ｄ２４を貫通するように、カソードパッドｄ１５５を露出させる開口ｄ２５と、アノードパッドｄ１５６を露出させる開口ｄ２５とが形成されている。 さらに、カソードパッドｄ１５５を露出させる開口ｄ２５には、前述した第１接続電極ｄ３が埋め込まれていて、アノードパッドｄ１５６を露出させる開口ｄ２５には、前述した第２接続電極ｄ４が埋め込まれている。 第１接続電極ｄ３および第２接続電極ｄ４は、樹脂膜ｄ２４の表面から突出している。 チップダイオードｄ１５１では、チップ抵抗器ｄ１やチップコンデンサｄ１０１と同様に、第１接続電極ｄ３および第２接続電極ｄ４が、基板ｄ２の素子形成面ｄ２Ａにおいて周縁部ｄ８５から間隔を開けて配置されている。 そのため、チップダイオードｄ１５１が実装基板ｄ９に実装された回路アセンブリｄ１００（図８５Ｂ〜図８５Ｅ）では、チップ抵抗器ｄ１やチップコンデンサｄ１０１の場合と同様に、小さな実装面積で実装基板ｄ９上にチップダイオードｄ１５１を実装することができる。 つまり、チップダイオードｄ１５１は、小さな実装面積で実装基板ｄ９上に実装することができる。

各ダイオードセルＤｉ１〜Ｄｉ４では、ｐ型の基板ｄ２とｎ ^＋型領域ｄ１６０との間にｐｎ接合領域ｄ１６１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。 そして、複数のダイオードセルＤｉ１〜Ｄｉ４のｎ ^＋型領域ｄ１６０がカソード電極ｄ１５３に共通に接続され、ダイオードセルＤｉ１〜Ｄｉ４の共通のｐ型領域であるｐ ^＋型の基板ｄ２がｐ ^＋型領域ｄ１６２を介してアノード電極ｄ１５４に共通に接続されている。 これによって、基板ｄ２上に形成された複数のダイオードセルＤｉ１〜Ｄｉ４は、すべて並列に接続されている。

ダイオードセルＤｉ１〜Ｄｉ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極ｄ１５３によって共通接続され、アノード側がアノード電極ｄ１５４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードｄ１５１は複数のダイオードセルＤｉ１〜Ｄｉ４を有しており、各ダイオードセルＤｉ１〜Ｄｉ４がｐｎ接合領域ｄ１６１を有している。 ｐｎ接合領域ｄ１６１は、ダイオードセルＤｉ１〜Ｄｉ４毎に分離されている。 そのため、チップダイオードｄ１５１は、ｐｎ接合領域ｄ１６１の周囲長、すなわち、基板ｄ２におけるｎ ^＋型領域ｄ１６０の周囲長の合計（総延長）が長くなる。 これにより、ｐｎ接合領域ｄ１６１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ（electrostatic discharge）耐量の向上を図ることができる。 すなわち、チップダイオードｄ１５１を小型に形成する場合であっても、ｐｎ接合領域ｄ１６１の総周囲長を大きくすることができるから、チップダイオードｄ１５１の小型化とＥＳＤ耐量の確保とを両立することができる。

チップダイオードｄ１５１の製造工程を概説すれば、次の通りである。
まず、ｐ ^＋型基板ｄ２の表面に、熱酸化膜等の絶縁層ｄ２０が形成され、その上にレジストマスクを形成する。 このレジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ ^＋型領域ｄ１６０が形成される。 さらに、ｐ ^＋型領域ｄ１６２に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ ^＋型領域ｄ１６２が形成される。 レジストマスクを剥離し、必要に応じて絶縁層ｄ２０を厚膜化（たとえばＣＶＤにより厚膜化）した後、コンタクト孔ｄ１６６，ｄ１６７に整合する開口を有するさらに別のレジストマスクが絶縁層ｄ２０の上に形成される。 このレジストマスクを介するエッチングによって、絶縁層ｄ２０にコンタクト孔ｄ１６６，ｄ１６７が形成される。

次いで、たとえばスパッタリングによって、カソード電極ｄ１５３およびアノード電極ｄ１５４を構成する電極膜が絶縁層ｄ２０上に形成される。 そして、この電極膜上に、スリットｄ１６８に対応する開口パターンを有するレジスト膜が形成され、このレジスト膜を介するエッチングによって、電極膜にスリットｄ１６８が形成される。 これにより、前記電極膜がカソード電極ｄ１５３およびアノード電極ｄ１５４に分離される。

次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜ｄ２３が形成され、さらにポリイミド等を塗布することにより樹脂膜ｄ２４が形成される。 そして、これらのパッシベーション膜ｄ２３および樹脂膜ｄ２４に対して、フォトリソグラフィを利用したエッチングを施すことにより、１対の開口ｄ２５が形成される。 その後、一方の開口ｄ２５に第１接続電極ｄ３が形成され、他方の開口ｄ２５に第２接続電極ｄ４が形成される。 こうして、前述の構造のチップダイオードｄ１５１を得ることができる。

なお、チップダイオードｄ１５１では、４個のダイオードセルＤｉが基板ｄ２上に形成された例を示したけれども、基板ｄ２上に２個または３個のダイオードセルＤｉが形成されていてもよく、４個以上のダイオードセルＤｉが形成されていてもよい。
また、このチップダイオードｄ１５１では、基板ｄ２上に、前述した複数のヒューズＦ（架橋部ｄ１５３ｂ，ｄ１５３ｃがヒューズＦとして用いられる）が設けられていて、各ダイオードセルＤｉが、第１接続電極ｄ３および第２接続電極ｄ４に対して、ヒューズＦを介して切り離し可能に接続されていてもよい。 この場合、チップダイオードｄ１５１では、一つまたは複数のヒューズＦを選択して切断することにより、複数のダイオードセルＤｉ１〜Ｄｉ４の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードｄ１５１を共通の設計で実現することができる。

以上、第４参考例のチップ部品（チップ抵抗器ｄ１やチップコンデンサｄ１０１やチップダイオードｄ１５１）について説明してきたが、第４参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器ｄ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。 また、チップコンデンサｄ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、チップ抵抗器ｄ１やチップコンデンサｄ１０１では、基板ｄ２の表面に絶縁層ｄ２０が形成されているが、基板ｄ２が絶縁性の基板であれば、絶縁層ｄ２０を省くこともできる。
また、チップコンデンサｄ１０１では、上部電極膜ｄ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｄ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｄ１１３および下部電極膜ｄ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。 さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。 また、前述したチップコンデンサｄ１０１では、上部電極膜ｄ１１３および下部電極膜ｄ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｄ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

チップコンデンサｄ１０１では、また、基板ｄ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｄ１１２を形成してもよい。 この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第４参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板ｄ２上に形成された素子ｄ５は、複数のインダクタ要素（素子要素）を含んだインダクタ素子を含み、第１接続電極ｄ３および第２接続電極ｄ４の間に接続されている。 素子ｄ５は、前述した多層基板の多層配線中に設けられ、配線膜ｄ２２によって形成されている。 また、チップインダクタでは、基板ｄ２上に、前述した複数のヒューズＦが設けられていて、各インダクタ要素が、第１接続電極ｄ３および第２接続電極ｄ４に対して、ヒューズＦを介して切り離し可能に接続されている。

この場合、チップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
また、このチップインダクタでは、チップ抵抗器ｄ１やチップコンデンサｄ１０１やチップダイオードｄ１５１と同様に、第１接続電極ｄ３および第２接続電極ｄ４が、基板ｄ２の素子形成面ｄ２Ａにおいて周縁部ｄ８５から間隔を開けて配置されている。 そのため、チップインダクタが実装基板ｄ９に実装された回路アセンブリｄ１００（図８５Ｂ〜図８５Ｅ）でも、小さな実装面積で実装基板ｄ９上にチップインダクタを実装することができる。 つまり、チップインダクタは、小さな実装面積で実装基板ｄ９上に実装することができる。

また、前述した第１接続電極ｄ３および第２接続電極ｄ４において、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間に介装されていたＰｄ層ｄ３４を省略することもできる。 Ｎｉ層ｄ３３とＡｕ層ｄ３５との接着性が良好なので、Ａｕ層ｄ３５に前述したピンホールができないのであれば、Ｐｄ層ｄ３４を省略しても構わない。
図１０５は、第４参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 スマートフォンｄ２０１は、扁平な直方体形状の筐体ｄ２０２の内部に電子部品を収納して構成されている。 筐体ｄ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｄ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｄ２０３の表示面が露出している。 表示パネルｄ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｄ２０３は、筐体ｄ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｄ２０３の一つの短辺に沿うように、操作ボタンｄ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｄ２０４が表示パネルｄ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｄ２０４およびタッチパネルを操作することによって、スマートフォンｄ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｄ２０３の別の一つの短辺の近傍には、スピーカｄ２０５が配置されている。 スピーカｄ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｄ２０４の近くには、筐体ｄ２０２の一つの側面にマイクロフォンｄ２０６が配置されている。 マイクロフォンｄ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図１０６は、筐体ｄ２０２の内部に収容された回路アセンブリｄ１００の構成を示す図解的な平面図である。 回路アセンブリｄ１００は、前述した実装基板ｄ９（前述した多層基板であってもよい）と、実装基板ｄ９の実装面ｄ９Ａに実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｄ２１２−ｄ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｄ２１２、ワンセグＴＶ受信ＩＣｄ２１３、ＧＰＳ受信ＩＣｄ２１４、ＦＭチューナＩＣｄ２１５、電源ＩＣｄ２１６、フラッシュメモリｄ２１７、マイクロコンピュータｄ２１８、電源ＩＣｄ２１９およびベースバンドＩＣｄ２２０を含む。 複数のチップ部品（第４参考例のチップ部品に相当する）は、チップインダクタｄ２２１，ｄ２２５，ｄ２３５、チップ抵抗器ｄ２２２，ｄ２２４，ｄ２３３、チップキャパシタｄ２２７，ｄ２３０，ｄ２３４、およびチップダイオードｄ２２８，ｄ２３１を含む。

伝送処理ＩＣｄ２１２は、表示パネルｄ２０３に対する表示制御信号を生成し、かつ表示パネルｄ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｄ２０３との接続のために、伝送処理ＩＣｄ２１２には、フレキシブル配線２０９が接続されている。
ワンセグＴＶ受信ＩＣｄ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｄ２１３の近傍には、複数のチップインダクタｄ２２１と、複数のチップ抵抗器ｄ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｄ２１３、チップインダクタｄ２２１およびチップ抵抗器ｄ２２２は、ワンセグ放送受信回路ｄ２２３を構成している。 チップインダクタｄ２２１およびチップ抵抗器ｄ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｄ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｄ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｄ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｄ２１５は、その近傍において実装基板ｄ９に実装された複数のチップ抵抗器ｄ２２４および複数のチップインダクタｄ２２５とともに、ＦＭ放送受信回路ｄ２２６を構成している。 チップ抵抗器ｄ２２４およびチップインダクタｄ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｄ２２６に高精度な回路定数を与える。

電源ＩＣｄ２１６の近傍には、複数のチップキャパシタｄ２２７および複数のチップダイオードｄ２２８が実装基板ｄ９の実装面に実装されている。 電源ＩＣｄ２１６は、チップキャパシタｄ２２７およびチップダイオードｄ２２８とともに、電源回路ｄ２２９を構成している。
フラッシュメモリｄ２１７は、オペレーティングシステムプログラム、スマートフォンｄ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｄ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｄ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｄ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｄ２１９の近くには、複数のチップキャパシタｄ２３０および複数のチップダイオードｄ２３１が実装基板ｄ９の実装面に実装されている。 電源ＩＣｄ２１９は、チップキャパシタｄ２３０およびチップダイオードｄ２３１とともに、電源回路ｄ２３２を構成している。

ベースバンドＩＣｄ２２０の近くには、複数のチップ抵抗器ｄ２３３、複数のチップキャパシタｄ２３４、および複数のチップインダクタｄ２３５が、実装基板ｄ９の実装面ｄ９Ａに実装されている。 ベースバンドＩＣｄ２２０は、チップ抵抗器ｄ２３３、チップキャパシタｄ２３４およびチップインダクタｄ２３５とともに、ベースバンド通信回路ｄ２３６を構成している。 ベースバンド通信回路ｄ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｄ２２９，ｄ２３２によって適切に調整された電力が、伝送処理ＩＣｄ２１２、ＧＰＳ受信ＩＣｄ２１４、ワンセグ放送受信回路ｄ２２３、ＦＭ放送受信回路ｄ２２６、ベースバンド通信回路ｄ２３６、フラッシュメモリｄ２１７およびマイクロコンピュータｄ２１８に供給される。 マイクロコンピュータｄ２１８は、伝送処理ＩＣｄ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｄ２１２から表示パネルｄ２０３に表示制御信号を出力して表示パネルｄ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｄ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｄ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｄ２０３に出力し、受信された音声をスピーカｄ２０５から音響化させるための演算処理が、マイクロコンピュータｄ２１８によって実行される。
また、スマートフォンｄ２０１の位置情報が必要とされるときには、マイクロコンピュータｄ２１８は、ＧＰＳ受信ＩＣｄ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｄ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｄ２１８は、ＦＭ放送受信回路ｄ２２６を起動し、受信された音声をスピーカｄ２０５から出力させるための演算処理を実行する。
フラッシュメモリｄ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｄ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｄ２１８は、必要に応じて、フラッシュメモリｄ２１７に対してデータを書き込み、またフラッシュメモリｄ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｄ２３６によって実現される。 マイクロコンピュータｄ２１８は、ベースバンド通信回路ｄ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第５参考例に係る発明＞
（１）第５参考例に係る発明の特徴 たとえば、第５参考例に係る発明の特徴は、以下のＥ１〜Ｅ１３である。
（Ｅ１）基板上に複数の素子要素を含む素子を形成する工程と、前記複数の素子要素をそれぞれ切り離し可能に外部接続電極に接続するための複数のヒューズを形成する工程と、前記基板上に前記素子を外部接続するための前記外部接続電極を無電解めっきによって形成する工程とを含む、チップ部品の製造方法。

この方法によれば、外部接続電極を無電解めっきによって形成するので、外部接続電極を電解めっきによって形成する場合に比べて、電極形成工程の工程数を削減してチップ部品の生産性を向上できる。 さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる電極形成位置のずれが生じないので、電極の形成位置精度を向上して歩留まりを向上できる。 また、この方法によれば、一つまたは複数のヒューズを選択して切断することにより、素子における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子の電気的特性が様々なチップ部品を共通の設計で実現することができる。
（Ｅ２）前記外部接続電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、Ｅ１に記載のチップ部品の製造方法。

この方法によれば、無電解めっきによって、Ｎｉ層を形成し、Ｎｉ層上にＡｕ層を形成することで、外部接続電極を形成することができる。 そして、このような外部接続電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（Ｅ３）前記外部接続電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、Ｅ２に記載のチップ部品の製造方法。

この方法によれば、無電解めっきによって、Ｎｉ層を形成し、Ｎｉ層上にＰｄ層を形成し、Ｐｄ層上にＡｕ層を形成することで、外部接続電極を形成することができる。 そして、このような外部接続電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（Ｅ４）前記素子要素が抵抗体であり、前記チップ部品がチップ抵抗器である、Ｅ１に記載のチップ部品の製造方法。

この方法によれば、このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
（Ｅ５）前記抵抗体を形成する工程が、前記基板の表面上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように配線膜を形成する工程と、前記抵抗体膜および前記配線膜をパターニングすることにより複数の前記抵抗体を形成する工程とを含む、Ｅ４に記載のチップ部品の製造方法。

この方法によれば、抵抗体膜において隣り合う配線膜の間の部分が抵抗体となるので、抵抗体膜に配線膜を積層して抵抗体膜および配線膜をパターニングするだけで複数の抵抗体を簡易に形成することができる。
（Ｅ６）前記抵抗体膜および前記配線膜をパターニングする工程において、前記ヒューズが形成される、Ｅ５に記載のチップ部品の製造方法。

この方法によれば、抵抗体膜および配線膜をパターニングすることによって、複数の抵抗体とともにヒューズも一括して形成することができる。
（Ｅ７）前記配線膜が、前記外部接続電極を形成すべきパッドを含み、前記パッド上に前記外部接続電極が形成される、Ｅ６に記載のチップ部品の製造方法。
この方法によれば、配線膜のパッドを無電解めっきすることによって当該パッド上に外部接続電極を形成することができる。
（Ｅ８）前記素子要素がキャパシタ要素であり、前記チップ部品がチップコンデンサである、Ｅ１に記載のチップ部品の製造方法。

この方法によれば、このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。 換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
（Ｅ９）前記キャパシタ要素を形成する工程が、前記基板の表面上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程と、前記電極膜を複数の電極膜部分に分割することにより、前記複数の電極膜部分に対応した複数のキャパシタ要素を形成する工程とを含む、Ｅ８に記載のチップ部品の製造方法。

この方法によれば、電極膜部分の数に応じた複数のキャパシタ要素を形成することができる。
（Ｅ１０）前記電極膜が、前記外部接続電極を形成すべきパッドを含み、前記パッド上に前記外部接続電極が形成される、Ｅ９に記載のチップ部品の製造方法。
この方法によれば、電極膜のパッドを無電解めっきすることによって当該パッド上に外部接続電極を形成することができる。
（Ｅ１１）前記基板上に前記素子を覆い、前記パッドを露出させる保護膜を形成する工程をさらに含み、前記保護膜から露出されたパッド上に前記外部接続電極が形成される、Ｅ７またはＥ１０に記載のチップ部品の製造方法。

この方法によれば、保護膜から露出されたパッドを無電解めっきすることによって、当該パッド上だけに外部接続電極を形成することができる。
（Ｅ１２）前記素子要素がインダクタ要素であり、前記チップ部品がチップインダクタである、Ｅ１に記載のチップ部品の製造方法。
この方法によれば、このチップ部品（チップインダクタ）では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
（Ｅ１３）前記素子要素がダイオード要素であり、前記チップ部品がチップダイオードである、Ｅ１に記載のチップ部品の製造方法。

この方法によれば、このチップ部品（チップダイオード）では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
（２）第５参考例に係る発明の実施形態 以下では、第５参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図１０７〜図１３０で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図１０７（ａ）は、第５参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１０７（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。
このチップ抵抗器ｅ１は、微小なチップ部品であり、図１０７（ａ）に示すように、直方体形状をなしている。 チップ抵抗器ｅ１の平面形状は、矩形である。 チップ抵抗器ｅ１の寸法に関し、たとえば、長さＬ（長辺ｅ８１の長さ）が約０．６ｍｍであり、幅Ｗ（短辺ｅ８２の長さ）が約０．３ｍｍであり、厚さＴが約０．２ｍｍである。

このチップ抵抗器ｅ１は、基板上に多数個のチップ抵抗器ｅ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｅ１に分離することによって得られる。
チップ抵抗器ｅ１は、チップ抵抗器ｅ１の本体を構成する基板ｅ２と、一対の外部接続電極となる第１接続電極ｅ３および第２接続電極ｅ４と、第１接続電極ｅ３および第２接続電極ｅ４によって外部接続される素子ｅ５とを主に備えている。

基板ｅ２は、略直方体のチップ形状である。 基板ｅ２において、図１０７（ａ）における上面は、表面ｅ２Ａである。 表面ｅ２Ａは、基板ｅ２において素子ｅ５が形成される面（素子形成面）であり、略長方形状である。 基板ｅ２の厚さ方向において表面ｅ２Ａとは反対側の面は、裏面ｅ２Ｂである。 表面ｅ２Ａと裏面ｅ２Ｂとは、ほぼ同形状であり、互いに平行である。 ただし、裏面ｅ２Ｂは、表面ｅ２Ａよりも大きい。 そのため、表面ｅ２Ａに直交する方向から見た平面視において、表面ｅ２Ａは、裏面ｅ２Ｂの内側におさまる。 表面ｅ２Ａにおける一対の長辺ｅ８１および短辺ｅ８２によって区画された矩形状の端縁を、縁部ｅ８５ということにし、裏面ｅ２Ｂにおける一対の長辺ｅ８１および短辺ｅ８２によって区画された矩形状の端縁を、縁部ｅ９０ということにする。

基板ｅ２は、表面ｅ２Ａおよび裏面ｅ２Ｂ以外に、複数の側面（側面ｅ２Ｃ、側面ｅ２Ｄ、側面ｅ２Ｅおよび側面ｅ２Ｆ）を有している。 当該複数の側面は、表面ｅ２Ａおよび裏面ｅ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｅ２Ａおよび裏面ｅ２Ｂの間を繋いでいる。
側面ｅ２Ｃは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける長手方向一方側（図１０７（ａ）における左手前側）の短辺ｅ８２間に架設されていて、側面ｅ２Ｄは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける長手方向他方側（図１０７（ａ）における右奥側）の短辺ｅ８２間に架設されている。 側面ｅ２Ｃおよび側面ｅ２Ｄは、当該長手方向における基板ｅ２の両端面である。 側面ｅ２Ｅは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける短手方向一方側（図１０７（ａ）における左奥側）の長辺ｅ８１間に架設されていて、側面ｅ２Ｆは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける短手方向他方側（図１０７（ａ）における右手前側）の長辺ｅ８１間に架設されている。 側面ｅ２Ｅおよび側面ｅ２Ｆは、当該短手方向における基板ｅ２の両端面である。 側面ｅ２Ｃおよび側面ｅ２Ｄのそれぞれは、側面ｅ２Ｅおよび側面ｅ２Ｆのそれぞれと交差（詳しくは、直交）している。

以上により、表面ｅ２Ａ〜側面ｅ２Ｆにおいて隣り合うもの同士は、略直角を成している。
側面ｅ２Ｃ、側面ｅ２Ｄ、側面ｅ２Ｅおよび側面ｅ２Ｆのそれぞれ（以下では、「各側面」ということにする）は、表面ｅ２Ａ側の粗面領域Ｓと、裏面ｅ２Ｂ側の筋状パターン領域Ｐとを有している。 各側面は、粗面領域Ｓでは、図１０７（ａ）の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。 各側面は、筋状パターン領域Ｐでは、後述するダイシングソーの研削跡をなす多数の筋（ソーマーク）Ｖが規則的なパターンで残っている。 このように、各側面に粗面領域Ｓおよび筋状パターン領域Ｐが存在するのは、チップ抵抗器ｅ１の製造工程によるからであり、詳しくは、追って説明する。

各側面において、粗面領域Ｓは、表面ｅ２Ａ側の略半分を占めていて、筋状パターン領域Ｐは、裏面ｅ２Ｂ側の略半分を占めている。 各側面において、筋状パターン領域Ｐが粗面領域Ｓよりも基板ｅ２の外方（平面視における基板ｅ２の外側）にはみ出ており、これにより、粗面領域Ｓと筋状パターン領域Ｐとの間に、段差Ｎが形成されている。 段差Ｎは、粗面領域Ｓの下端縁と筋状パターン領域Ｐの上端縁との間をつないで表面ｅ２Ａおよび裏面ｅ２Ｂと平行に延びている。 各側面の段差Ｎはつながっていて、全体として、平面視で表面ｅ２Ａの縁部ｅ８５と裏面ｅ２Ｂの縁部ｅ９０との間に位置する矩形枠体状をなしている。

このように各側面に段差Ｎが設けられているので、前述したように、裏面ｅ２Ｂは、表面ｅ２Ａよりも大きい。
基板ｅ２では、表面ｅ２Ａおよび側面ｅ２Ｃ〜ｅ２Ｆのそれぞれの全域（各側面では粗面領域Ｓおよび筋状パターン領域Ｐの両方）がパッシベーション膜ｅ２３で覆われている。 そのため、厳密には、図１０７（ａ）では、表面ｅ２Ａおよび側面ｅ２Ｃ〜ｅ２Ｆのそれぞれの全域は、パッシベーション膜ｅ２３の内側（裏側）に位置していて、外部に露出されていない。 ここで、パッシベーション膜ｅ２３において、表面ｅ２Ａを覆う部分を表面被覆部ｅ２３Ａといい、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれを覆う部分を側面被覆部ｅ２３Ｂということにする。

さらに、チップ抵抗器ｅ１は、樹脂膜ｅ２４を有している。 樹脂膜ｅ２４は、パッシベーション膜ｅ２３上に形成されており、表面ｅ２Ａの全域を少なくとも覆う保護膜（保護樹脂膜）である。
パッシベーション膜ｅ２３および樹脂膜ｅ２４については、以降で詳説する。
第１接続電極ｅ３および第２接続電極ｅ４は、基板ｅ２の表面ｅ２Ａ上において縁部ｅ８５よりも内側の領域に形成されていて、表面ｅ２Ａ上の樹脂膜ｅ２４から部分的に露出されている。 換言すれば、樹脂膜ｅ２４は、第１接続電極ｅ３および第２接続電極ｅ４を露出させるように表面ｅ２Ａ（厳密には表面ｅ２Ａ上のパッシベーション膜ｅ２３）を覆っている。 第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｅ２Ａ上に積層することによって構成されている。 第１接続電極ｅ３および第２接続電極ｅ４は、表面ｅ２Ａの長手方向に間隔を隔てて配置されており、表面ｅ２Ａの短手方向において長手である。 図１０７（ａ）では、表面ｅ２Ａにおいて、側面ｅ２Ｃ寄りの位置に第１接続電極ｅ３が設けられ、側面ｅ２Ｄ寄りの位置に第２接続電極ｅ４が設けられている。

素子ｅ５は、素子回路網であって、基板ｅ２上（表面ｅ２Ａ上）、詳しくは、基板ｅ２の表面ｅ２Ａにおける第１接続電極ｅ３と第２接続電極ｅ４との間の領域に形成されていて、パッシベーション膜ｅ２３（表面被覆部ｅ２３Ａ）および樹脂膜ｅ２４によって上から被覆されている。 この実施形態の素子ｅ５は、抵抗ｅ５６である。 抵抗ｅ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｅ２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。 各抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。 素子ｅ５は、後述する配線膜ｅ２２に電気的に接続されていて、配線膜ｅ２２を介して第１接続電極ｅ３と第２接続電極ｅ４とに電気的に接続されている。

図１０７（ｂ）に示すように、第１接続電極ｅ３および第２接続電極ｅ４を実装基板ｅ９に対向させて、半田ｅ１３によって、実装基板ｅ９における１対の接続端子ｅ８８に対して電気的かつ機械的に接続する。 これによって、チップ抵抗器ｅ１を実装基板ｅ９に実装（フリップチップ接続）することができる。 なお、外部接続電極として機能する第１接続電極ｅ３および第２接続電極ｅ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図１０８は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。
図１０８を参照して、抵抗回路網である素子ｅ５は、行方向（基板ｅ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｅ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。 これらの抵抗体Ｒは、素子ｅ５の抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。 さらに、基板ｅ２の表面ｅ２Ａには、抵抗回路を素子ｅ５に対して電気的に組み込んだり、または、素子ｅ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。 複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｅ３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。 複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）のそれぞれを第２接続電極ｅ３に対して切断可能（切り離し可能）に接続している。

図１０９Ａは、図１０８に示す素子の一部分を拡大して描いた平面図である。 図１０９Ｂは、素子における抵抗体の構成を説明するために描いた図１０９ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図１０９Ｃは、素子における抵抗体の構成を説明するために描いた図１０９ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図１０９Ａ、図１０９Ｂおよび図１０９Ｃを参照して、抵抗体Ｒの構成について説明をする。

チップ抵抗器ｅ１は、前述した配線膜ｅ２２、パッシベーション膜ｅ２３および樹脂膜ｅ２４の他に、絶縁層ｅ２０と抵抗体膜ｅ２１とをさらに備えている（図１０９Ｂおよび図１０９Ｃ参照）。 絶縁層ｅ２０、抵抗体膜ｅ２１、配線膜ｅ２２、パッシベーション膜ｅ２３および樹脂膜ｅ２４は、基板ｅ２（表面ｅ２Ａ）上に形成されている。
絶縁層ｅ２０は、ＳｉＯ _２ （酸化シリコン）からなる。 絶縁層ｅ２０は、基板ｅ２の表面ｅ２Ａの全域を覆っている。 絶縁層ｅ２０の厚さは、約１００００Åである。

抵抗体膜ｅ２１は、絶縁層ｅ２０上に形成されている。 抵抗体膜ｅ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。 抵抗体膜ｅ２１の厚さは、約２０００Åである。 抵抗体膜ｅ２１は、第１接続電極ｅ３と第２接続電極ｅ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｅ２１Ａ」という）を構成していて、抵抗体膜ラインｅ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図１０９Ａ参照）。

抵抗体膜ラインｅ２１Ａ上には、配線膜ｅ２２が積層されている。 配線膜ｅ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。 配線膜ｅ２２の厚さは、約８０００Åである。 配線膜ｅ２２は、抵抗体膜ラインｅ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｅ２１Ａに接している。

この構成の抵抗体膜ラインｅ２１Ａおよび配線膜ｅ２２の電気的特徴を回路記号で示すと、図１１０の通りである。 すなわち、図１１０（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｅ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜ｅ２２が積層された領域では、配線膜ｅ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｅ２２で抵抗体膜ラインｅ２１Ａが短絡されている。 よって、図１１０（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインｅ２１Ａ同士は抵抗体膜ｅ２１および配線膜ｅ２２で接続されているから、図１０９Ａに示す素子ｅ５の抵抗回路網は、図１１０（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。 このように、抵抗体膜ｅ２１および配線膜ｅ２２は、抵抗体Ｒや抵抗回路（つまり素子ｅ５）を構成している。 そして、各抵抗体Ｒは、抵抗体膜ラインｅ２１Ａ（抵抗体膜ｅ２１）と、抵抗体膜ラインｅ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｅ２２とを含み、配線膜ｅ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｅ２１Ａが、１個の抵抗体Ｒを構成している。 抵抗体Ｒを構成している部分における抵抗体膜ラインｅ２１Ａは、その形状および大きさが全て等しい。 よって、基板ｅ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ラインｅ２１Ａ上に積層された配線膜ｅ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図１０８参照）。
図１１１（ａ）は、図１０８に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１１１（ｂ）は、図１１１（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１１１（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｅ２１上に積層された配線膜ｅ２２により形成されている。 すなわち、抵抗体Ｒを形成する抵抗体膜ラインｅ２１Ａ上に積層された配線膜ｅ２２と同じレイヤーに、配線膜ｅ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。 なお、配線膜ｅ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜ｅ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｅ５を第１接続電極ｅ３および第２接続電極ｅ４に接続するための配線膜が、配線膜ｅ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。 なお、ヒューズＦを配線膜ｅ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜ｅ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図１０８および図１１１（ａ）参照）。 トリミング対象領域Ｘは、第２接続電極ｅ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。 また、トリミング対象領域Ｘの配線膜ｅ２２の下方にも抵抗体膜ｅ２１が形成されている（図１１１（ｂ）参照）。 そして、ヒューズＦは、配線膜ｅ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜ｅ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｅ２１）の一部と抵抗体膜ｅ２１上の配線膜ｅ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。 なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図１１２は、第５参考例の実施形態に係る素子の電気回路図である。
図１１２を参照して、素子ｅ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｅ３からこの順番で直列接続することによって構成されている。 基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。 抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。 抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。 抵抗回路の末尾の数の意味については、後述する図１１３および図１１４においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。 ヒューズＦ同士は、直接または導体膜Ｄ（図１１１（ａ）参照）を介して直列に接続されている。
図１１２に示すように全てのヒューズＦが溶断されていない状態では、素子ｅ５は、第１接続電極ｅ３および第２接続電極ｅ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。 たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｅ３および第２接続電極ｅ４が接続されたチップ抵抗器ｅ１が構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｅ５に組み込まれてはいない。

この実施形態に係るチップ抵抗器ｅ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。 それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｅ５に組み込まれることになる。 よって、素子ｅ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｅ５（抵抗ｅ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｅ１において所望の値の抵抗を発生させることができる。

図１１３は、第５参考例の他の実施形態に係る素子の電気回路図である。
図１１２に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子ｅ５を構成する代わりに、図１１３に示すように素子ｅ５を構成してもかまわない。 詳しくは、第１接続電極ｅ３および第２接続電極ｅ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｅ５を構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。 全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｅ５に対して電気的に組み込まれている。 要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｅ５から電気的に分離されるので、チップ抵抗器ｅ１全体の抵抗値を調整することができる。

図１１４は、第５参考例のさらに他の実施形態に係る素子の電気回路図である。
図１１４に示す素子ｅ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。 直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。 従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｅ５に電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。 従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。 つまり、チップ抵抗器ｅ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｅ１を共通の設計で実現することができる。

以上のように、このチップ抵抗器ｅ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
図１１５は、チップ抵抗器の模式的な断面図である。
次に、図１１５を参照して、チップ抵抗器ｅ１についてさらに詳しく説明する。 なお、説明の便宜上、図１１５では、前述した素子ｅ５については簡略化して示しているとともに、基板ｅ２以外の各要素にはハッチングを付している。

ここでは、前述したパッシベーション膜ｅ２３および樹脂膜ｅ２４について説明する。
パッシベーション膜ｅ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。 パッシベーション膜ｅ２３は、前述したように、表面ｅ２Ａの全域に亘って設けられた表面被覆部ｅ２３Ａと、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれにおける全域に亘って設けられた側面被覆部ｅ２３Ｂとを含む。 表面被覆部ｅ２３Ａは、抵抗体膜ｅ２１および抵抗体膜ｅ２１上の各配線膜ｅ２２（つまり、素子ｅ５）を表面（図１１５の上側）から被覆していて、素子ｅ５における各抵抗体Ｒの上面を覆っている。 そのため、表面被覆部ｅ２３Ａは、前述したトリミング対象領域Ｘにおける配線膜ｅ２２も覆っている（図１１１（ｂ）参照）。 また、表面被覆部ｅ２３Ａは、素子ｅ５（配線膜ｅ２２および抵抗体膜ｅ２１）に接しており、抵抗体膜ｅ２１以外の領域では絶縁層ｅ２０にも接している。 これにより、表面被覆部ｅ２３Ａは、表面ｅ２Ａ全域を覆って素子ｅ５および絶縁層ｅ２０を保護する保護膜として機能している。 また、表面ｅ２Ａでは、表面被覆部ｅ２３Ａによって、抵抗体Ｒ間における配線膜ｅ２２以外での短絡（隣り合う抵抗体膜ラインｅ２１Ａ間における短絡）が防止されている。

一方、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれに設けられた側面被覆部ｅ２３Ｂは、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれを保護する保護層として機能している。 側面被覆部ｅ２３Ｂは、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれにおいて、粗面領域Ｓおよび筋状パターン領域Ｐを全て覆っており、粗面領域Ｓと筋状パターン領域Ｐとの間の段差Ｎも漏れなく覆っている。
また、側面ｅ２Ｃ〜ｅ２Ｆのそれぞれと表面ｅ２Ａとの境界は、前述した縁部ｅ８５であるが、パッシベーション膜ｅ２３は、当該境界（縁部ｅ８５）も覆っている。 パッシベーション膜ｅ２３において、縁部ｅ８５を覆っている部分（縁部ｅ８５に重なっている部分）を端部ｅ２３Ｃということにする。

樹脂膜ｅ２４は、パッシベーション膜ｅ２３とともにチップ抵抗器ｅ１の表面ｅ２Ａを保護するものであり、ポリイミド等の樹脂からなる。 樹脂膜ｅ２４は、平面視における表面ｅ２Ａにおいて第１接続電極ｅ３および第２接続電極ｅ４以外の領域を全て覆うように、パッシベーション膜ｅ２３の表面被覆部ｅ２３Ａ（前述した端部ｅ２３Ｃも含む）上に形成されている。 そのため、樹脂膜ｅ２４は、表面ｅ２Ａ上の表面被覆部ｅ２３Ａの表面（表面被覆部ｅ２３Ａに被覆された素子ｅ５やヒューズＦも含む）の全域を被覆している。 一方で、樹脂膜ｅ２４は、側面ｅ２Ｃ〜ｅ２Ｆを覆っていない。 そのため、樹脂膜ｅ２４の外周における縁ｅ２４Ａは、平面視において側面被覆部ｅ２３Ｂと整合しており、縁ｅ２４Ａにおける樹脂膜ｅ２４の側端面ｅ２４Ｂは、側面被覆部ｅ２３Ｂ（厳密には、各側面の粗面領域Ｓにおける側面被覆部ｅ２３Ｂ）と面一となって、基板ｅ２の厚さ方向に延びている。 樹脂膜ｅ２４の表面ｅ２４Ｃは、基板ｅ２の表面ｅ２Ａと平行となるように平坦に延びている。 チップ抵抗器ｅ１における基板ｅ２の表面ｅ２Ａ側に応力がかかった場合に、樹脂膜ｅ２４の表面ｅ２４Ｃ（特に、第１接続電極ｅ３と第２接続電極ｅ４との間の領域の表面ｅ２４Ｃ）が、応力分散面として機能して、当該応力を分散する。

また、樹脂膜ｅ２４において、平面視で離れた２つの位置には、開口ｅ２５が１つずつ形成されている。 各開口ｅ２５は、樹脂膜ｅ２４およびパッシベーション膜ｅ２３（表面被覆部ｅ２３Ａ）を、それぞれの厚さ方向において連続して貫通する貫通孔である。 そのため、開口ｅ２５は、樹脂膜ｅ２４だけでなくパッシベーション膜ｅ２３にも形成されている。 各開口ｅ２５からは、配線膜ｅ２２の一部が露出されている。 配線膜ｅ２２において各開口ｅ２５から露出された部分は、外部接続用のパッド領域ｅ２２Ａ（パッド）となっている。 各開口ｅ２５は、表面被覆部ｅ２３Ａでは、表面被覆部ｅ２３Ａの厚さ方向（基板ｅ２の厚さ方向と同じ）に沿って延びていて、樹脂膜ｅ２４では、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って基板ｅ２の長手方向（図１１５における左右方向）に徐々に広がっている。 そのため、樹脂膜ｅ２４において開口ｅ２５を区画する区画面ｅ２４Ｄは、基板ｅ２の厚さ方向に対して交差する傾斜面になっている。 なお、樹脂膜ｅ２４において各開口ｅ２５を縁取る部分には、開口ｅ２５を前記長手方向から区画する１対の区画面ｅ２４Ｄが存在するが、これらの区画面ｅ２４Ｄの間隔は、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って次第に広がっている。 また、樹脂膜ｅ２４において各開口ｅ２５を縁取る部分には、開口ｅ２５を基板ｅ２の短手方向から区画する別の１対の区画面ｅ２４Ｄが存在するが（図１１５にはあらわれていない）、これらの区画面ｅ２４Ｄの間隔も、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って次第に広がっていてもよい。

２つの開口ｅ２５のうち、一方の開口ｅ２５は、第１接続電極ｅ３によって埋め尽くされ、他方の開口ｅ２５は、第２接続電極ｅ４によって埋め尽くされている。 第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がる開口ｅ２５に応じて、樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がっている。 そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの縦断面（基板ｅ２の長手方向および厚さ方向に沿う平面で切断したときの切断面）は、基板ｅ２の表面ｅ２Ａ側に上底を有して樹脂膜ｅ２４の表面ｅ２４Ｃ側に下底を有する台形状をなしている。 また、当該下底が第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおける表面ｅ３Ａ，ｅ４Ａとなるのだが、表面ｅ３Ａ，ｅ４Ａのそれぞれでは、開口ｅ２５側の端部が基板ｅ２の表面ｅ２Ａ側へ湾曲している。 なお、開口ｅ２５が樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がっていない場合（開口ｅ２５を区画する区画面ｅ２４Ｄが基板ｅ２の厚さ方向に延びている）には、表面ｅ３Ａ，ｅ４Ａのそれぞれは、開口ｅ２５側の端部を含む全ての領域において、基板ｅ２の表面ｅ２Ａに沿った平坦面になる。

また、前述したように、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、Ｎｉ、ＰｄおよびＡｕをこの順番で表面ｅ２Ａ上に積層することによって構成されているので、Ｎｉ層ｅ３３、Ｐｄ層ｅ３４およびＡｕ層ｅ３５を表面ｅ２Ａ側からこの順で有している。 そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおいて、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間にＰｄ層ｅ３４が介装されている。 第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおいて、Ｎｉ層ｅ３３は各接続電極の大部分を占めており、Ｐｄ層ｅ３４およびＡｕ層ｅ３５は、Ｎｉ層ｅ３３に比べて格段に薄く形成されている。 Ｎｉ層ｅ３３は、チップ抵抗器ｅ１が実装基板ｅ９に実装された際に（図１０７（ｂ）参照）、各開口ｅ２５のパッド領域ｅ２２Ａにおける配線膜ｅ２２のＡｌと、前述した半田ｅ１３とを中継する役割を有している。

第１接続電極ｅ３および第２接続電極ｅ４では、Ｎｉ層ｅ３３の表面が、Ｐｄ層ｅ３４を介してＡｕ層ｅ３５によって覆われているので、Ｎｉ層ｅ３３が酸化することを防止できる。 また、Ａｕ層ｅ３５を薄くすることによってＡｕ層ｅ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間に介装されたＰｄ層ｅ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｅ３３が外部に露出されて酸化することを防止できる。

そして、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ａｕ層ｅ３５が、表面ｅ３Ａ，ｅ４Ａとして、最表面に露出しており、樹脂膜ｅ２４の表面ｅ２４Ａにおいて開口ｅ２５から外部を臨んでいる。 第１接続電極ｅ３は、一方の開口ｅ２５を介して、この開口ｅ２５におけるパッド領域ｅ２２Ａにおいて配線膜ｅ２２に対して電気的に接続されている。 第２接続電極ｅ４は、他方の開口ｅ２５を介して、この開口ｅ２５におけるパッド領域ｅ２２Ａにおいて配線膜ｅ２２に対して電気的に接続されている。 第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ｎｉ層ｅ３３がパッド領域ｅ２２Ａに対して接続されている。 これにより、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、素子ｅ５に対して電気的に接続されている。 ここで、配線膜ｅ２２は、抵抗体Ｒのまとまり（抵抗ｅ５６）、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれに接続された配線を形成している。

このように、開口ｅ２５が形成された樹脂膜ｅ２４およびパッシベーション膜ｅ２３は、開口ｅ２５から第１接続電極ｅ３および第２接続電極ｅ４を露出させた状態で表面ｅ２Ａを覆っている。 そのため、樹脂膜ｅ２４の表面ｅ２４Ｃにおいて開口ｅ２５に露出された第１接続電極ｅ３および第２接続電極ｅ４を介して、チップ抵抗器ｅ１と実装基板ｅ９との間における電気的接続を達成することができる（図１０７（ｂ）参照）。

ここで、樹脂膜ｅ２４の厚み、つまり、基板ｅ２の表面ｅ２Ａからの樹脂膜ｅ２４の表面ｅ２４Ｃまでの高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの（表面ｅ２Ａからの）高さＪ以上である。 図１１５では、第１の実施形態として、高さＨと高さＪとは同じになっていて、樹脂膜ｅ２４の表面ｅ２４Ｃと、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの表面ｅ３Ａ，ｅ４Ａとが面一になっている。

図１１６Ａ〜図１１６Ｈは、図１１５に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図１１６Ａに示すように、基板ｅ２の元となる基板ｅ３０を用意する。 この場合、基板ｅ３０の表面ｅ３０Ａは、基板ｅ２の表面ｅ２Ａであり、基板ｅ３０の裏面ｅ３０Ｂは、基板ｅ２の裏面ｅ２Ｂである。

そして、基板ｅ３０の表面ｅ３０Ａを熱酸化して、表面ｅ３０ＡにＳｉＯ _２等からなる絶縁層ｅ２０を形成し、絶縁層ｅ２０上に素子ｅ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｅ２２）を形成する。 具体的には、スパッタリングにより、まず、絶縁層ｅ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｅ２１を全面に形成し、さらに、抵抗体膜ｅ２１に接するように抵抗体膜ｅ２１の上にアルミニウム（Ａｌ）の配線膜ｅ２２を積層する。 その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｅ２１および配線膜ｅ２２を選択的に除去してパターニングし、図１０９Ａに示すように、平面視で、抵抗体膜ｅ２１が積層された一定幅の抵抗体膜ラインｅ２１Ａが一定間隔をあけて列方向に配列される構成を得る。 このとき、部分的に抵抗体膜ラインｅ２１Ａおよび配線膜ｅ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図１０８参照）。 続いて、たとえばウェットエッチングにより抵抗体膜ラインｅ２１Ａの上に積層された配線膜ｅ２２を選択的に除去してパターニングする。 この結果、抵抗体膜ラインｅ２１Ａ上に一定間隔Ｒをあけて配線膜ｅ２２が積層された構成の素子ｅ５（換言すれば複数の抵抗体Ｒ）が得られる。 このように、抵抗体膜ｅ２１に配線膜ｅ２２を積層して抵抗体膜ｅ２１および配線膜ｅ２２をパターニングするだけで、複数の抵抗体ＲとともにヒューズＦも一括して簡易に形成することができる。 なお、抵抗体膜ｅ２１および配線膜ｅ２２が目標寸法で形成されたか否かを確かめるために、素子ｅ５全体の抵抗値を測定してもよい。

図１１６Ａを参照して、素子ｅ５は、１枚の基板ｅ３０に形成するチップ抵抗器ｅ１の数に応じて、基板ｅ３０の表面ｅ３０Ａ上における多数の箇所に形成される。 基板ｅ３０において（１つの）素子ｅ５（前述した抵抗ｅ５６）が形成された１つの領域をチップ部品領域Ｙというと、基板ｅ３０の表面ｅ３０Ａ上には、抵抗ｅ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｅ５）が形成（設定）される。 １つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｅ１（図１１５参照）を平面視したものと一致する。 そして、基板ｅ３０の表面ｅ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。 境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。 境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。 境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｅ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｅ１の大量生産が可能になる。

次いで、図１１６Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｅ４５を、基板ｅ３０の表面ｅ３０Ａの全域に亘って形成する。 絶縁膜ｅ４５は、絶縁層ｅ２０および絶縁層ｅ２０上の素子ｅ５（抵抗体膜ｅ２１や配線膜ｅ２２）を全て覆っていて、これらに接している。 そのため、絶縁膜ｅ４５は、前述したトリミング対象領域Ｘ（図１０８参照）における配線膜ｅ２２も覆っている。 また、絶縁膜ｅ４５は、基板ｅ３０の表面ｅ３０Ａにおいて全域に亘って形成されることから、表面ｅ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。 これにより、絶縁膜ｅ４５は、表面ｅ３０Ａ（表面ｅ３０Ａ上の素子ｅ５も含む）全域を保護する保護膜となる。

次いで、図１１６Ｂに示すように、絶縁膜ｅ４５を全て覆うように、基板ｅ３０の表面ｅ３０Ａの全域に亘ってレジストパターンｅ４１を形成する。 レジストパターンｅ４１には、開口ｅ４２が形成されている。
図１１７は、図１１６Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図１１７を参照して、レジストパターンｅ４１の開口ｅ４２は、多数のチップ抵抗器ｅ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｅ１の輪郭の間の領域（図１１７においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。 そのため、開口ｅ４２の全体形状は、互いに直交する直線部分ｅ４２Ａおよびｅ４２Ｂを複数有する格子状になっている。

レジストパターンｅ４１では、開口ｅ４２において互いに直交する直線部分ｅ４２Ａおよびｅ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。 そのため、直線部分ｅ４２Ａおよびｅ４２Ｂの交差部分ｅ４３は、平面視で略９０°をなすように尖っている。
図１１６Ｂを参照して、レジストパターンｅ４１をマスクとするプラズマエッチングにより、絶縁膜ｅ４５、絶縁層ｅ２０および基板ｅ３０のそれぞれを選択的に除去する。 これにより、隣り合う素子ｅ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｅ３０の材料がエッチング（除去）される。 その結果、平面視においてレジストパターンｅ４１の開口ｅ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｅ４５および絶縁層ｅ２０を貫通して基板ｅ３０の表面ｅ３０Ａから基板ｅ３０の厚さ途中まで到達する所定深さの第１溝ｅ４４が形成される。 第１溝ｅ４４は、互いに対向する１対の側面ｅ４４Ａと、当該１対の側面ｅ４４Ａの下端（基板ｅ３０の裏面ｅ３０Ｂ側の端）の間を結ぶ底面ｅ４４Ｂとによって区画されている。 基板ｅ３０の表面ｅ３０Ａを基準とした第１溝ｅ４４の深さは、完成したチップ抵抗器ｅ１の厚さＴ（図１０７（ａ）参照）の半分程度であり、第１溝ｅ４４の幅（対向する側面ｅ４４Ａの間隔）Ｍは、２０μｍ前後であって、深さ方向全域に亘って一定になっている。 エッチングの中でも、特にプラズマエッチングを用いることによって、第１溝ｅ４４を高精度に形成することができる。

基板ｅ３０における第１溝ｅ４４の全体形状は、平面視でレジストパターンｅ４１の開口ｅ４２（図１１７参照）と一致する格子状になっている。 そして、基板ｅ３０の表面ｅ３０Ａでは、各素子ｅ５が形成されたチップ部品領域Ｙのまわりを第１溝ｅ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。 基板ｅ３０において素子ｅ５が形成された部分は、チップ抵抗器ｅ１の半製品ｅ５０である。 基板ｅ３０の表面ｅ３０Ａでは、第１溝ｅ４４に取り囲まれたチップ部品領域Ｙに半製品ｅ５０が１つずつ位置していて、これらの半製品ｅ５０は、行列状に整列配置されている。

図１１６Ｂに示すように第１溝ｅ４４が形成された後、レジストパターンｅ４１が除去され、図１１６Ｃに示すように、ダイシングソーｅ４７を有するダイシングマシン（図示せず）が稼動される。 ダイシングソーｅ４７は、円板形状の砥石であって、その周端面に切断歯部が形成されている。 ダイシングソーｅ４７の幅Ｑ（厚み）は、第１溝ｅ４４の幅Ｍよりも小さい。 ここで、第１溝ｅ４４の中央位置（互いに対向する１対の側面ｅ４４Ａから等距離にある位置）に、ダイシングラインＵが設定される。 ダイシングソーｅ４７は、その厚さ方向における中央位置４７Ａが平面視でダイシングラインＵに一致した状態で、第１溝ｅ４４内をダイシングラインＵに沿って移動し、その際、第１溝ｅ４４の底面ｅ４４Ｂから基板ｅ３０を削る。 ダイシングソーｅ４７の移動が完了すると、基板ｅ３０には、第１溝ｅ４４の底面ｅ４４Ｂから掘り下がった所定深さの第２溝ｅ４８が形成される。

第２溝ｅ４８は、第１溝ｅ４４の底面ｅ４４Ｂから連続して、所定深さで基板ｅ３０の裏面ｅ３０Ｂ側へ窪んでいる。 第２溝ｅ４８は、互いに対向する１対の側面ｅ４８Ａと、当該１対の側面ｅ４８Ａの下端（基板ｅ３０の裏面ｅ３０Ｂ側の端）の間を結ぶ底面ｅ４８Ｂとによって区画されている。 第１溝ｅ４４の底面ｅ４４Ｂを基準とした第２溝ｅ４８の深さは、完成したチップ抵抗器ｅ１の厚さＴの半分程度であり、第２溝ｅ４８の幅（対向する側面ｅ４８Ａの間隔）は、ダイシングソーｅ４７の幅Ｑと同じであって、深さ方向全域に亘って一定になっている。 第１溝ｅ４４および第２溝ｅ４８において、基板ｅ３０の厚さ方向に隣り合う側面ｅ４４Ａと側面ｅ４８Ａとの間には、当該厚さ方向に直交する方向（基板ｅ３０の表面ｅ３０Ａに沿う方向）に延びる段差ｅ４９が形成されている。 そのため、連続している第１溝ｅ４４および第２溝ｅ４８のまとまりは、裏面ｅ３０Ｂ側へ向けて細くなる凸状になっている。 側面ｅ４４Ａが、完成したチップ抵抗器ｅ１における各側面（側面ｅ２Ｃ〜ｅ２Ｆのそれぞれ）の粗面領域Ｓとなり、側面ｅ４８Ａが、チップ抵抗器ｅ１における各側面の筋状パターン領域Ｐとなり、段差ｅ４９が、チップ抵抗器ｅ１における各側面の段差Ｎとなる。

ここで、エッチングによって第１溝ｅ４４を形成することによって、各側面ｅ４４Ａおよび底面ｅ４４Ｂは、不規則パターンのざらざらした粗面になっている。 一方、ダイシングソーｅ４７によって第２溝ｅ４８を形成することによって、各側面ｅ４８Ａには、ダイシングソーｅ４７の研削跡をなす多数の筋が規則的なパターンで残っている。 この筋は、側面ｅ４８Ａをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器ｅ１では、前述した筋Ｖとなる（図１０７（ａ）参照）。

次いで、図１１６Ｄに示すようにマスクｅ６５を用いたエッチングによって、絶縁膜ｅ４５を選択的に除去する。 マスクｅ６５では、絶縁膜ｅ４５において平面視で各パッド領域ｅ２２Ａ（図１１５参照）に一致する部分に、開ｅ口６６が形成されている。 これにより、エッチングによって、絶縁膜ｅ４５において開ｅ口６６と一致する部分が除去され、当該部分には、開口ｅ２５が形成される。 これにより、絶縁膜ｅ４５は、開口ｅ２５において各パッド領域ｅ２２Ａを露出させるように形成されたことになる。 １つの半製品ｅ５０につき、開口ｅ２５は２つ形成される。

各半製品ｅ５０において、絶縁膜ｅ４５に２つの開口ｅ２５を形成した後に、抵抗測定装置（図示せず）のプローブｅ７０を各開口ｅ２５のパッド領域ｅ２２Ａに接触させて、素子ｅ５の全体の抵抗値を検出する。 そして、絶縁膜ｅ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図１０８参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｅ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。 このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｅ５０（換言すれば、チップ抵抗器ｅ１）全体の抵抗値を調整できる。 このとき、絶縁膜ｅ４５が素子ｅ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｅ５に付着して短絡が生じることを防止できる。 また、絶縁膜ｅ４５がヒューズＦ（抵抗体膜ｅ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。

その後、ＣＶＤ法によって絶縁膜ｅ４５上にＳｉＮを形成し、絶縁膜ｅ４５を厚くする。 このとき、図１１６Ｅに示すように、第１溝ｅ４４および第２溝ｅ４８の内周面（前述した側面ｅ４４Ａ、底面ｅ４４Ｂ、側面ｅ４８Ａおよび底面ｅ４８Ｂ）の全域にも絶縁膜ｅ４５が形成される。 そのため、絶縁膜ｅ４５は、前述した段差ｅ４９上にも形成されている。 第１溝ｅ４４および第２溝ｅ４８のそれぞれの内周面における絶縁膜ｅ４５（図１１６Ｅに示された状態の絶縁膜ｅ４５）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。 このとき、絶縁膜ｅ４５の一部は、各開口ｅ２５に入り込んで開口ｅ２５を塞いでいる。

その後、ポリイミドからなる感光性樹脂の液体を、基板ｅ３０に対して、絶縁膜ｅ４５の上からスプレー塗布して、図１１６Ｅに示すように感光性樹脂の樹脂膜ｅ４６を形成する。 この際、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込まないように、平面視で第１溝ｅ４４および第２溝ｅ４８だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｅ３０に対して塗布される。 その結果、当該液状の感光性樹脂は、基板ｅ３０上だけに形成され、基板ｅ３０上において、樹脂膜ｅ４６（樹脂膜）となる。 表面ｅ３０Ａ上の樹脂膜ｅ４６の表面ｅ４６Ａは、表面ｅ３０Ａに沿って平坦になっている。

なお、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んでいないので、第１溝ｅ４４および第２溝ｅ４８内には、樹脂膜ｅ４６が形成されていない。 また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｅ３０の表面ｅ３０Ａに貼り付けたりすることによって、樹脂膜ｅ４６を形成してもよい。

次いで、樹脂膜ｅ４６に熱処理（キュア処理）を施す。 これにより、樹脂膜ｅ４６の厚みが熱収縮するとともに、樹脂膜ｅ４６が硬化して膜質が安定する。
次いで、図１１６Ｆに示すように、樹脂膜ｅ４６をパターニングし、表面ｅ３０Ａ上の樹脂膜ｅ４６において平面視で配線膜ｅ２２の各パッド領域ｅ２２Ａ（開口ｅ２５）と一致する部分を選択的に除去する。 具体的には、平面視で各パッド領域ｅ２２Ａに整合（一致）するパターンの開口ｅ６１が形成されたマスクｅ６２を用いて、樹脂膜ｅ４６を、当該パターンで露光して現像する。 これにより、各パッド領域ｅ２２Ａの上方で樹脂膜ｅ４６が分離されて開口ｅ２５が形成される。 この際、樹脂膜ｅ４６において開口ｅ２５を縁取っている部分が熱収縮し、当該部分において開口ｅ２５を区画する区画面ｅ４６Ｂは、基板ｅ３０の厚さ方向に対して交差する傾斜面になる。 これによって、開口ｅ２５は、前述したように、樹脂膜ｅ４６の表面ｅ４６Ａ（樹脂膜ｅ２４の表面ｅ２４Ｃになる）に向かうのに従って広がった状態になる。

次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｅ２２Ａ上の絶縁膜ｅ４５が除去されることで、各開口ｅ２５が開放されてパッド領域ｅ２２Ａが露出される。
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｅ２５におけるパッド領域ｅ２２Ａ上に形成することによって、図１１６Ｇに示すように、パッド領域ｅ２２Ａ上に第１接続電極ｅ３および第２接続電極ｅ４を形成する。

図１１８は、第１接続電極および第２接続電極の製造工程を説明するための図である。
詳しくは、図１１８を参照して、まず、パッド領域ｅ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。 次いで、当該表面の酸化膜が除去される（ステップＳ２）。 次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｅ２２の）ＡｌがＺｎに置換される（ステップＳ３）。 次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｅ２２Ａでは、新しいＡｌが露出される（ステップＳ４）。

次いで、パッド領域ｅ２２Ａをめっき液に浸けることによって、パッド領域ｅ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。 これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｅ３３が形成される（ステップＳ５）。
次いで、Ｎｉ層ｅ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｅ３３の表面にＰｄめっきが施される。 これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｅ３３の表面にＰｄ層ｅ３４が形成される（ステップＳ６）。

次いで、Ｐｄ層ｅ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｅ３４の表面にＡｕめっきが施される。 これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｅ３４の表面にＡｕ層ｅ３５が形成される（ステップＳ７）。 これによって、第１接続電極ｅ３および第２接続電極ｅ４が形成され、形成後の第１接続電極ｅ３および第２接続電極ｅ４を乾燥させると（ステップＳ８）、第１接続電極ｅ３および第２接続電極ｅ４の製造工程が完了する。 なお、前後するステップの間には、半製品ｅ５０を水で洗浄する工程が適宜実施される。 また、ジンケート処理は複数回実施されてもよい。

図１１６Ｇでは、各半製品ｅ５０において第１接続電極ｅ３および第２接続電極ｅ４が形成された後の状態を示している。 第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、表面ｅ３Ａ，ｅ４Ａが、樹脂膜ｅ４６の表面ｅ４６Ａと面一になっている。 また、樹脂膜ｅ４６において開口ｅ２５を区画する区画面ｅ４６Ｂが前述したように傾斜しているのに応じて、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、表面ｅ３Ａ，ｅ４Ａにおいて開口ｅ２５の縁側の端部が、基板ｅ３０の裏面ｅ３０Ｂ側へ湾曲している。 そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ｎｉ層ｅ３３、Ｐｄ層ｅ３４およびＡｕ層ｅ３５のそれぞれにおける開口ｅ２５の縁側の端部が、基板ｅ３０の裏面ｅ３０Ｂ側へ湾曲している。

以上のように、第１接続電極ｅ３および第２接続電極ｅ４を無電解めっきによって形成するので、第１接続電極ｅ３および第２接続電極ｅ４を電解めっきによって形成する場合に比べて、第１接続電極ｅ３および第２接続電極ｅ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｅ１の生産性を向上できる。 さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｅ３および第２接続電極ｅ４についての形成位置にずれが生じないので、第１接続電極ｅ３および第２接続電極ｅ４の形成位置精度を向上して歩留まりを向上できる。 また、樹脂膜ｅ２４から露出されたパッド領域ｅ２２Ａを無電解めっきすることによって、当該パッド領域ｅ２２Ａ上だけに第１接続電極ｅ３および第２接続電極ｅ４を形成することができる。

また、電解めっきの場合には、めっき液にＮｉやＳｎが含有されている場合が一般的である。 そのため、第１接続電極ｅ３および第２接続電極ｅ４の表面ｅ３Ａ，ｅ４Ａに残ったＳｎが酸化されることによって、第１接続電極ｅ３および第２接続電極ｅ４と実装基板ｅ９の接続端子ｅ８８（図１０７（ｂ）参照）との接続不良が生じ得るが、無電解めっきを用いる第５参考例では、そのような問題はない。

このように第１接続電極ｅ３および第２接続電極ｅ４が形成されてから、第１接続電極ｅ３および第２接続電極ｅ４間での通電検査が行われた後に、基板ｅ３０が裏面ｅ３０Ｂから研削される。
具体的には、図１１６Ｈに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｅ７２を有する支持テープｅ７１が、粘着面ｅ７２において、各半製品ｅ５０における第１接続電極ｅ３および第２接続電極ｅ４側（つまり、表面ｅ３０Ａ）に貼着される。 これにより、各半製品ｅ５０が支持テープｅ７１に支持される。 ここで、支持テープｅ７１として、たとえば、ラミネートテープを用いることができる。

各半製品ｅ５０が支持テープｅ７１に支持された状態で、基板ｅ３０を裏面ｅ３０Ｂ側から研削する。 研削によって、裏面ｅ３０Ｂが第２溝ｅ４８の底面ｅ４８Ｂ（図１１６Ｇ参照）に到達するまで基板ｅ３０が薄型化されると、隣り合う半製品ｅ５０を連結するものがなくなるので、第１溝ｅ４４および第２溝ｅ４８を境界として基板ｅ３０が分割され、半製品ｅ５０が個別に分離してチップ抵抗器ｅ１の完成品となる。 つまり、第１溝ｅ４４および第２溝ｅ４８（換言すれば、境界領域Ｚ）において基板ｅ３０が切断（分断）され、これによって、個々のチップ抵抗器ｅ１が切り出される。 裏面ｅ３０Ｂを研削した後の基板ｅ３０（基板ｅ２）の厚さは、１５０μｍ〜４００μｍ（１５０μｍ以上４００μｍ以下）である。

完成した各チップ抵抗器ｅ１では、第１溝ｅ４４の側面ｅ４４Ａをなしていた部分が、基板ｅ２の側面ｅ２Ｃ〜ｅ２Ｆのいずれかの粗面領域Ｓとなり、第２溝ｅ４８の側面ｅ４８Ａをなしていた部分が、基板ｅ２の側面ｅ２Ｃ〜ｅ２Ｆのいずれかの筋状パターン領域Ｐとなり、側面ｅ４４Ａと側面ｅ４８Ａとの間の段差ｅ４９が、前述した段差Ｎとなる。 そして、完成した各チップ抵抗器ｅ１では、裏面ｅ３０Ｂが裏面ｅ２Ｂとなる。 つまり、前述したように第１溝ｅ４４および第２溝ｅ４８を形成する工程（図１１６Ｂおよび図１１６Ｃ参照）は、側面ｅ２Ｃ〜ｅ２Ｆを形成する工程に含まれる。 また、絶縁膜ｅ４５がパッシベーション膜ｅ２３となり、樹脂膜ｅ４６が樹脂膜ｅ２４となる。

たとえば、エッチングによって形成された第１溝ｅ４４（図１１６Ｂ参照）の深さが一様でなくでも、ダイシングソーｅ４７によって第２溝ｅ４８を形成すれば（図１１６Ｃ参照）、第１溝ｅ４４および第２溝ｅ４８の全体の深さ（基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底までの深さ）は一様になる。 そのため、基板ｅ３０の裏面ｅ３０Ｂを研削してチップ抵抗器ｅ１を個片化するときに、基板ｅ３０から分離されるまでのチップ抵抗器ｅ１間の時間差を少なくして各チップ抵抗器ｅ１をほぼ同時に基板ｅ３０から分離することができる。 これにより、先に分離されたチップ抵抗器ｅ１が基板ｅ３０と衝突を繰り返すことによってチップ抵抗器ｅ１にチッピングが生じるといった不具合を抑制できる。 また、チップ抵抗器ｅ１の表面ｅ２Ａ側の角部（コーナー部ｅ１１）は、エッチングで形成された第１溝ｅ４４によって区画されているので、コーナー部ｅ１１では、ダイシングソーｅ４７によって区画される場合と比べて、チッピングが生じにくい。 以上の結果、チップ抵抗器ｅ１の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。 つまり、チップ抵抗器ｅ１の表面ｅ２Ａ側におけるコーナー部ｅ１１（図１０７（ａ）参照）における形状のコントロールが可能となる。 また、第１溝ｅ４４および第２溝ｅ４８の両方をエッチングによって形成する場合に比べて、チップ抵抗器ｅ１の個片化にかかる時間を短縮して、チップ抵抗器ｅ１の生産性を向上することもできる。

特に、個片化されたチップ抵抗器ｅ１における基板ｅ２の厚さが１５０μｍ〜４００μｍと比較的大きい場合には、エッチングだけで基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底面ｅ４８Ｂまで到達する溝（図１１６Ｃ参照）を形成するのは困難であるし、時間がかかる。 しかし、このような場合であっても、エッチングおよびダイシングソーｅ４７によるダイシングを併用して第１溝ｅ４４および第２溝ｅ４８を形成してから基板ｅ３０の裏面ｅ３０Ｂを研削することによって、チップ抵抗器ｅ１の個片化にかかる時間を短縮できる。 よって、チップ抵抗器ｅ１の生産性を向上することができる。

また、ダイシングによって第２溝ｅ４８を基板ｅ３０の裏面ｅ３０Ｂまで到達させてしまうと（第２溝ｅ４８が基板ｅ３０を貫通するようにすると）、完成したチップ抵抗器ｅ１では、裏面ｅ２Ｂと側面ｅ２Ｃ〜ｅ２Ｆとのコーナー部にチッピングが生じ得る。 しかし、第５参考例のように第２溝ｅ４８が裏面ｅ３０Ｂまで到達しないようにハーフダイシングしてから（図１１６Ｃ参照）、裏面ｅ３０Ｂを研磨すれば、裏面ｅ２Ｂと側面ｅ２Ｃ〜ｅ２Ｆとのコーナー部にチッピングが生じにくい。

また、エッチングだけで基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底面ｅ４８Ｂまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板ｅ２の厚さ方向に沿わず、溝の断面が矩形状になりにくい。 つまり、溝の側面にばらつきが生じる。 しかし、第５参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第１溝ｅ４４および第２溝ｅ４８の全体の溝側面（側面ｅ４４Ａおよび側面ｅ４８Ａのそれぞれ）におけるばらつきを低減して、当該溝側面を基板ｅ２の厚さ方向に沿わせることができる。

また、ダイシングソーｅ４７の幅Ｑが第１溝ｅ４４の幅Ｍよりも小さいので、ダイシングソーｅ４７によって形成された第２溝ｅ４８の幅Ｑは、第１溝ｅ４４の幅Ｍよりも小さくなり、第２溝ｅ４８は、第１溝ｅ４４の内側に位置する（図１１６Ｃ参照）。 そのため、ダイシングソーｅ４７によって第２溝ｅ４８を形成するときに、ダイシングソーｅ４７が第１溝ｅ４４の幅を広げてしまうことはない。 よって、第１溝ｅ４４によって区画されるはずのチップ抵抗器ｅ１の表面ｅ２Ａ側のコーナー部ｅ１１がダイシングソーｅ４７によって区画されてしまってコーナー部ｅ１１にチッピングが生じることを確実に抑制できる。

なお、第２溝ｅ４８を形成してから裏面ｅ３０Ｂを研削することでチップ抵抗器ｅ１を個片化しているが、第２溝ｅ４８を形成する前に、裏面ｅ３０Ｂを先に研削しておいてから、第２溝ｅ４８をダイシングで形成してもよい。 また、基板ｅ３０を裏面ｅ３０Ｂ側から第２溝ｅ４８の底面ｅ４８Ｂまでエッチングすることによってチップ抵抗器ｅ１を切り出すことも想定される。

以上のように、第１溝ｅ４４および第２溝ｅ４８を形成してから基板ｅ３０を裏面ｅ３０Ｂ側から研削すれば、基板ｅ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｅ１（チップ部品）に分割できる（複数のチップ抵抗器ｅ１の個片を一度に得ることができる）。 よって、複数のチップ抵抗器ｅ１の製造時間の短縮によってチップ抵抗器ｅ１の生産性の向上を図ることができる。 ちなみに、直径が８インチの基板ｅ３０を用いると５０万個程度のチップ抵抗器ｅ１を切り出すことができる。

つまり、チップ抵抗器ｅ１のチップサイズが小さくても、このように先に第１溝ｅ４４および第２溝ｅ４８を形成しておいてから基板ｅ３０を裏面ｅ３０Ｂから研削することによって、チップ抵抗器ｅ１を一度に個片化することができる。
また、エッチングによって第１溝ｅ４４を高精度に形成できるので、個々のチップ抵抗器ｅ１において第１溝ｅ４４によって区画された側面ｅ２Ｃ〜ｅ２Ｆの粗面領域Ｓ側では、外形寸法精度の向上を図ることができる。 特に、プラズマエッチングを用いれば、第１溝ｅ４４を一層高精度に形成できる。 また、レジストパターンｅ４１（図１１７参照）に応じて、第１溝ｅ４４の間隔を微細化できるので、隣り合う第１溝ｅ４４の間に形成されるチップ抵抗器ｅ１の小型化を図ることができる。 また、エッチングの場合には、チップ抵抗器ｅ１の側面ｅ２Ｃ〜ｅ２Ｆの粗面領域Ｓにおいて隣り合うもの同士のコーナー部ｅ１１（図１０７（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｅ１の外観の向上を図ることができる。

なお、完成したチップ抵抗器ｅ１における基板ｅ２の裏面ｅ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｅ２Ｂを綺麗にしてもよい。
図１１６Ｈに示すように完成したチップ抵抗器ｅ１は、支持テープｅ７１から引き剥がされた後に、所定のスペースまで搬送されて当該スペースで保管される。
チップ抵抗器ｅ１を実装基板ｅ９（図１０７（ｂ）参照）に実装する場合、自動実装機の吸着ノズルｅ９１（図１０７（ｂ）参照）にチップ抵抗器ｅ１の裏面ｅ２Ｂを吸着してから吸着ノズルｅ９１を動かすことによって、チップ抵抗器ｅ１を搬送する。 このとき、吸着ノズルｅ９１は、裏面ｅ２Ｂの長手方向における略中央部分に吸着する。 そして、図１０７（ｂ）を参照して、チップ抵抗器ｅ１を吸着した吸着ノズルｅ９１を実装基板ｅ９まで移動させる。 実装基板ｅ９には、チップ抵抗器ｅ１の第１接続電極ｅ３および第２接続電極ｅ４に応じて、前述した１対の接続端子ｅ８８が設けられている。 接続端子ｅ８８は、たとえば、Ｃｕからなる。 各接続端子ｅ８８の表面には、半田ｅ１３が当該表面から突出するように設けられている。

そこで、吸着ノズルｅ９１を移動させて実装基板ｅ９に押し付けることで、チップ抵抗器ｅ１において、第１接続電極ｅ３を一方の接続端子ｅ８８の半田ｅ１３に接触させ、第２接続電極ｅ４を他方の接続端子ｅ８８の半田ｅ１３に接触させる。 この状態で、半田ｅ１３を加熱すると、半田ｅ１３が溶融する。 その後、半田ｅ１３が冷却されて固まると、第１接続電極ｅ３と当該一方の接続端子ｅ８８とが半田ｅ１３を介して接合し、第２接続電極ｅ４と当該他方の接続端子ｅ８８とが半田ｅ１３を介して接合し、実装基板ｅ９へのチップ抵抗器ｅ１の実装が完了する。

図１１９は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。
一方、図１１６Ｈに示すように完成したチップ抵抗器ｅ１を、図１１９に示すエンボスキャリアテープｅ９２に収容する場合もある。
エンボスキャリアテープｅ９２は、たとえば、ポリカーボネート樹脂等で形成されたテープ（帯状体）である。 エンボスキャリアテープｅ９２には、多数のポケットｅ９３が、エンボスキャリアテープｅ９２の長手方向に並ぶように形成されている。 各ポケットｅ９３は、エンボスキャリアテープｅ９２の一方の面（裏面）へ窪む凹状の空間として区画されている。

完成したチップ抵抗器ｅ１（図１１６Ｈ参照）をエンボスキャリアテープｅ９２に収容する場合、搬送装置の吸着ノズルｅ９１（図１０７（ｂ）参照）にチップ抵抗器ｅ１の裏面ｅ２Ｂ（長手方向における略中央部分）を吸着してから吸着ノズルｅ９１を動かすことによって、チップ抵抗器ｅ１を支持テープｅ７１から引き剥がす。 そして、吸着ノズルｅ９１をエンボスキャリアテープｅ９２のポケットｅ９３に対向する位置まで移動させる。 このとき、吸着ノズルｅ９１に吸着されたチップ抵抗器ｅ１では、表面ｅ２Ａ側の第１接続電極ｅ３および第２接続電極ｅ４および樹脂膜ｅ２４がポケットｅ９３に対向している。

ここで、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２に収容する場合、エンボスキャリアテープｅ９２は、平坦な支持台ｅ９５の上に載せられている。 吸着ノズルｅ９１をポケットｅ９３側へ移動させて（太線矢印参照）、表面ｅ２Ａ側がポケットｅ９３に対向した姿勢にあるチップ抵抗器ｅ１を、ポケットｅ９３内へ収容する。 そして、チップ抵抗器ｅ１の表面ｅ２Ａ側がポケットｅ９３の底ｅ９３Ａに接触すると、エンボスキャリアテープｅ９２に対するチップ抵抗器ｅ１の収容が完了する。 吸着ノズルｅ９１を移動させることでチップ抵抗器ｅ１の表面ｅ２Ａ側をポケットｅ９３の底ｅ９３Ａに接触させるとき、表面ｅ２Ａ側の第１接続電極ｅ３および第２接続電極ｅ４および樹脂膜ｅ２４は、支持台ｅ９５によって支持された底ｅ９３Ａに対して押し付けられる。

エンボスキャリアテープｅ９２に対するチップ抵抗器ｅ１の収容が完了してから、エンボスキャリアテープｅ９２の表面には、剥離カバーｅ９４が貼り付けられ、各ポケットｅ９３の内部が剥離カバーｅ９４によって密閉される。 これにより、各ポケットｅ９３内に異物が侵入することが防止される。 エンボスキャリアテープｅ９２からチップ抵抗器ｅ１を取り出す場合には、剥離カバーｅ９４がエンボスキャリアテープｅ９２から剥がされてポケットｅ９３が開放される。 その後、自動実装機によって、ポケットｅ９３からチップ抵抗器ｅ１が取り出されて、前述したように実装される。

このようにチップ抵抗器ｅ１を実装する場合や、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２に収容する場合や、さらにはチップ抵抗器ｅ１に対して応力試験を行う場合において、チップ抵抗器ｅ１の裏面ｅ２Ｂ（長手方向における略中央部分）に力をかけて第１接続電極ｅ３および第２接続電極ｅ４を何か（「被接触部」ということにする）に押し付けようとすると、基板ｅ２の表面ｅ２Ａに応力が作用する。 なお、当該被接触部とは、チップ抵抗器ｅ１を実装する場合には、実装基板ｅ９であり、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２へ収容する時には、支持台ｅ９５によって支持されたポケットｅ９３の底ｅ９３Ａであり、応力試験時には、応力を受けるチップ抵抗器ｅ１を支える支持面である。

この場合において、基板ｅ２の表面ｅ２Ａにおける樹脂膜ｅ２４の高さＨ（図１１５参照）が、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪ（図１１５参照）未満であって、第１接続電極ｅ３および第２接続電極ｅ４の表面ｅ３Ａ，ｅ４Ａが基板ｅ２の表面ｅ２Ａから最も突出している（つまり、樹脂膜ｅ２４が薄い）チップ抵抗器ｅ１が考えられる（後述する図１２０参照）。 このようなチップ抵抗器ｅ１は、表面ｅ２Ａ側では、前述した被接触部に対して第１接続電極ｅ３および第２接続電極ｅ４だけで接触（２点接触）するので、チップ抵抗器ｅ１にかかる応力は、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれと基板ｅ２との接合部に集中する。 これによって、チップ抵抗器ｅ１の電気的特性が悪化する虞がある。 さらには、当該応力によって、チップ抵抗器ｅ１内（特に、基板ｅ２の長手方向における略中央部分）に歪みが生じ、ひどい場合には当該略中央部分を起点として基板ｅ２が割れてしまう虞がある。

しかしながら、第５参考例では、前述したように、樹脂膜ｅ２４の高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪ以上となるように、樹脂膜ｅ２４が厚くなっている（図１１５参照）。 よって、チップ抵抗器ｅ１にかかる応力は、第１接続電極ｅ３および第２接続電極ｅ４だけでなく樹脂膜ｅ２４によっても受け止められる。 つまり、チップ抵抗器ｅ１において応力を受ける部分の面積を増大させることができるので、チップ抵抗器ｅ１にかかる応力を分散できる。 これにより、チップ抵抗器ｅ１において第１接続電極ｅ３および第２接続電極ｅ４に対する応力の集中を抑制できる。 特に、樹脂膜ｅ２４の表面ｅ２４Ｃによって、チップ抵抗器ｅ１にかかる応力をより効果的に分散できる。 これにより、チップ抵抗器ｅ１に対する応力の集中を一層抑制できるので、チップ抵抗器ｅ１の強度向上を図ることができる。 その結果、実装時や耐久試験時やエンボスキャリアテープｅ９２への収容時におけるチップ抵抗器ｅ１の破壊を抑制できる。 その結果、実装やエンボスキャリアテープｅ９２への収容における歩留まりを向上させることができ、さらに、チップ抵抗器ｅ１が壊れにくいことからチップ抵抗器ｅ１の取扱い性を向上させることもできる。

次に、チップ抵抗器ｅ１の変形例について説明する。 図１２０〜図１２４は、第１〜第５変形例に係るチップ抵抗器の模式的な断面図である。 第１〜第５変形例において、これまでチップ抵抗器ｅ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。
第１接続電極ｅ３および第２接続電極ｅ４に関し、図１１５では、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａが、樹脂膜ｅ２４の表面ｅ２４Ｃと面一になっている。 実装時等にチップ抵抗器ｅ１にかかる応力を分散することを考慮しないのであれば、図１２０に示す第１変形例のように、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａは、基板ｅ２の表面ｅ２Ａから離れる方向（図１２０では上方）へ向けて樹脂膜ｅ２４の表面ｅ２４Ｃよりも突出していてもよい。 このとき、樹脂膜ｅ２４の高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪよりも低くなる。

逆に、図１１５の場合よりも、実装時等にチップ抵抗器ｅ１にかかる応力を分散したいのであれば、図１２１に示す第２変形例のように、樹脂膜ｅ２４の高さＨを第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪよりも高くするとよい。 これにより、樹脂膜ｅ２４が厚くなって、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａが、樹脂膜ｅ２４の表面ｅ２４Ｃよりも、基板ｅ２の表面ｅ２Ａ側（図１２０では下方）へずれる。 この場合には、第１接続電極ｅ３および第２接続電極ｅ４が、樹脂膜ｅ２４の表面ｅ２４Ｃよりも基板ｅ２側へ埋没した状態になっているので、前述した第１接続電極ｅ３および第２接続電極ｅ４における２点接触自体が発生しない。 そのため、チップ抵抗器ｅ１に対する応力の集中を一層抑制できる。 ただし、第２変形例のチップ抵抗器ｅ１を実装基板ｅ９に実装する場合には、実装基板ｅ９の各接続端子ｅ８８上の半田ｅ１３を、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａに届くように厚くしておいて、第１接続電極ｅ３および第２接続電極ｅ４と半田ｅ１３との接続不良を予防しておく必要がある（図１０７（ｂ）参照）。

また、基板ｅ２の表面ｅ２Ａ上の絶縁層ｅ２０では、その端面ｅ２０Ａ（平面視で表面ｅ２Ａの縁部ｅ８５と一致する部分）が、基板ｅ２の厚さ方向（図１１５、図１２０および図１２１では上下方向）に延びているが、図１２２〜図１２４に示すように、傾斜していてもよい。 詳しくは、絶縁層ｅ２０の端面ｅ２０Ａは、基板ｅ２の表面ｅ２Ａから絶縁層ｅ２０の表面へ近付くのに従って基板ｅ２の内方へ向かうように傾斜している。 このような端面ｅ２０Ａに応じて、パッシベーション膜ｅ２３において当該端面ｅ２０Ａを覆っている部分（前述した端部ｅ２３Ｃ）も、端面ｅ２０Ａに沿って傾斜している。

図１２２〜図１２４に示す第３〜第５変形例のチップ抵抗器ｅ１では、樹脂膜ｅ２４の縁ｅ２４Ａの位置に違いがある。
まず、図１２２に示す第３変形例のチップ抵抗器ｅ１は、絶縁層ｅ２０の端面ｅ２０Ａおよびパッシベーション膜ｅ２３の端部ｅ２３Ｃが傾斜している点以外では、図１１５のチップ抵抗器ｅ１と同じである。 そのため、平面視において、樹脂膜ｅ２４の縁ｅ２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合していて、側面被覆部ｅ２３Ｂの厚み分だけ、基板ｅ２の表面ｅ２Ａの縁部ｅ８５（基板ｅ２の表面ｅ２Ａ側の端縁）よりも外側に位置している。 このように縁ｅ２４Ａを側面被覆部ｅ２３Ｂと整合させたければ、前述した樹脂膜ｅ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１１６Ｅ参照）、図示しないマスクを用いて当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込まないようにしておく必要がある。 または、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んだとしても、その後に樹脂膜ｅ４６をパターニングする際に（図１１６Ｆ参照）、マスクｅ６２において平面視で第１溝ｅ４４および第２溝ｅ４８と一致する部分にも開口ｅ６１を形成しておくとよい。 そうすれば、樹脂膜ｅ４６のパターニングによって、第１溝ｅ４４および第２溝ｅ４８内の樹脂膜ｅ４６を除去し、樹脂膜ｅ２４の縁ｅ２４Ａを側面被覆部ｅ２３Ｂと整合させることができる。

ここで、樹脂膜ｅ２４は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。 そのため、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）と、基板ｅ２の表面ｅ２Ａの縁部ｅ８５とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。
一方、図１２３に示す第４変形例のチップ抵抗器ｅ１では、平面視において、樹脂膜ｅ２４の縁ｅ２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合しておらず、側面被覆部ｅ２３Ｂよりも内方、詳しくは、基板ｅ２の表面ｅ２Ａの縁部ｅ８５よりも基板ｅ２の内方に後退している。 この場合にも、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。 樹脂膜ｅ２４の縁ｅ２４Ａを基板ｅ２の内方に後退させるためには、樹脂膜ｅ４６をパターニングする際に、マスクｅ６２において平面視で基板ｅ２（基板ｅ３０）の縁部ｅ８５と重なる部分にも開口ｅ６１を形成しておくとよい（図１１６Ｆ参照）。 そうすれば、樹脂膜ｅ４６のパターニングによって、平面視で基板ｅ２（基板ｅ３０）の縁部ｅ８５と重なる領域の樹脂膜ｅ４６を除去し、結果として、樹脂膜ｅ２４の縁ｅ２４Ａを基板ｅ２の内方に後退させることができる。

そして、図１２４に示す第５変形例のチップ抵抗器ｅ１では、平面視において、樹脂膜ｅ２４の縁ｅ２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合していない。 詳しくは、樹脂膜ｅ２４は、側面被覆部ｅ２３Ｂよりも外方に張り出していて、側面被覆部ｅ２３Ｂの全域を外から覆っている。 つまり、第５変形例では、樹脂膜ｅ２４は、パッシベーション膜ｅ２３の表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆っている。 この場合、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）と、基板ｅ２の側面ｅ２Ｃ〜ｅ２Ｆとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。 樹脂膜ｅ２４が表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆いたいのであれば、前述した樹脂膜ｅ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１１６Ｅ参照）、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んで側面被覆部ｅ２３Ｂに付着するようにすればよい。 なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第１溝ｅ４４および第２溝ｅ４８を完全に埋めてしまうので好ましくない。 一方、感光性樹脂からなるシートを基板ｅ３０の表面ｅ３０Ａに貼り付けたりすることで樹脂膜ｅ４６を形成する場合には、当該シートは第１溝ｅ４４および第２溝ｅ４８内に入り込めないから、側面被覆部ｅ２３Ｂの全域を覆うことができないので好ましくない。 よって、樹脂膜ｅ２４が表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。

以上、第５参考例の実施形態について説明してきたが、第５参考例はさらに他の形態で実施することもできる。 たとえば、第５参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｅ１を開示したが、第５参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。 以下では、チップコンデンサについて説明する。

図１２５は、第５参考例の他の実施形態に係るチップコンデンサの平面図である。 図１２６は、図１２５の切断面線ＣＸＸＶＩ−ＣＸＸＶＩから見た断面図である。 図１２７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサｅ１０１において、前述したチップ抵抗器ｅ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。 チップコンデンサｅ１０１において、チップ抵抗器ｅ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｅ１で説明した部分と同じ構成を有していて、チップ抵抗器ｅ１で説明した部分と同じ作用効果を奏することができる。

図１２５を参照して、チップコンデンサｅ１０１は、チップ抵抗器ｅ１と同様に、基板ｅ２と、基板ｅ２上（基板ｅ２の表面ｅ２Ａ側）に配置された第１接続電極ｅ３と、同じく基板ｅ２上に配置された第２接続電極ｅ４とを備えている。 基板ｅ２は、この実施形態では、平面視において矩形形状を有している。 基板ｅ２の長手方向両端部に第１接続電極ｅ３および第２接続電極ｅ４がそれぞれ配置されている。 第１接続電極ｅ３および第２接続電極ｅ４は、この実施形態では、基板ｅ２の短手方向に延びたほぼ矩形の平面形状を有している。 基板ｅ２の表面ｅ２Ａには、第１接続電極ｅ３および第２接続電極ｅ４の間のキャパシタ配置領域ｅ１０５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が配置されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、前述した素子ｅ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｅ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｅ４に対して切り離し可能となるように電気的に接続されている。 これらのキャパシタ要素Ｃ１〜Ｃ９によって構成された素子ｅ５は、キャパシタ回路網になっている。

図１２６および図１２７に示されているように、基板ｅ２の表面ｅ２Ａには絶縁層ｅ２０が形成されていて、絶縁層ｅ２０の表面に下部電極膜ｅ１１１が形成されている。 下部電極膜ｅ１１１は、キャパシタ配置領域ｅ１０５のほぼ全域にわたっている。 さらに、下部電極膜ｅ１１１は、第１接続電極ｅ３の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜ｅ１１１は、キャパシタ配置領域ｅ１０５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｅ１１１Ａと、第１接続電極ｅ３の直下に配置される外部電極引き出しのためのパッド領域ｅ１１１Ｂ（パッド）とを有している。 キャパシタ電極領域ｅ１１１Ａがキャパシタ配置領域ｅ１０５に位置していて、パッド領域ｅ１１１Ｂが第１接続電極ｅ３の直下に位置して第１接続電極ｅ３に接触している。

キャパシタ配置領域ｅ１０５において下部電極膜ｅ１１１（キャパシタ電極領域ｅ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｅ１１２が形成されている。 容量膜ｅ１１２は、キャパシタ電極領域ｅ１１１Ａ（キャパシタ配置領域ｅ１０５）の全域にわたって形成されている。 容量膜ｅ１１２は、この実施形態では、さらにキャパシタ配置領域ｅ１０５外の絶縁層ｅ２０を覆っている。

容量膜ｅ１１２の上には、上部電極膜ｅ１１３が容量膜ｅ１１２に接するように形成されている。 図１２５では、明瞭化のために、上部電極膜ｅ１１３を着色して示してある。 上部電極膜ｅ１１３は、キャパシタ配置領域ｅ１０５に位置するキャパシタ電極領域ｅ１１３Ａと、第２接続電極ｅ４の直下に位置して第２接続電極ｅ４に接触するパッド領域ｅ１１３Ｂ（パッド）と、キャパシタ電極領域ｅ１１３Ａとパッド領域ｅ１１３Ｂとの間に配置されたヒューズ領域ｅ１１３Ｃとを有している。

キャパシタ電極領域ｅ１１３Ａにおいて、上部電極膜ｅ１１３は、複数の電極膜部分（上部電極膜部分）ｅ１３１〜ｅ１３９に分割（分離）されている。 この実施形態では、各電極膜部分ｅ１３１〜ｅ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｅ１１３Ｃから第１接続電極ｅ３に向かって帯状に延びている。 複数の電極膜部分ｅ１３１〜ｅ１３９は、複数種類の対向面積で、容量膜ｅ１１２を挟んで（容量膜ｅ１１２に接しつつ）下部電極膜ｅ１１１に対向している。 より具体的には、電極膜部分ｅ１３１〜ｅ１３９の下部電極膜ｅ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分ｅ１３１〜ｅ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｅ１３１〜１３８（またはｅ１３１〜ｅ１３７，ｅ１３９）を含む。 これによって、各電極膜部分ｅ１３１〜ｅ１３９と容量膜ｅ１１２を挟んで対向する下部電極膜ｅ１１１と容量膜ｅ１１２とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分ｅ１３１〜ｅ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分ｅ１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分ｅ１３５，ｅ１３６，ｅ１３７，ｅ１３８，ｅ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分ｅ１３５〜ｅ１３９は、キャパシタ配置領域ｅ１０５の第２接続電極ｅ４側の端縁から第１接続電極ｅ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｅ１３１〜ｅ１３４は、それよりも短く形成されている。

パッド領域ｅ１１３Ｂは、第２接続電極ｅ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。 図１２６に示すように、パッド領域ｅ１１３Ｂにおける上部電極膜ｅ１１３は、第２接続電極ｅ４に接している。
ヒューズ領域ｅ１１３Ｃは、パッド領域ｅ１１３Ｂの一つの長辺（基板ｅ２の周縁に対して内方側の長辺）に沿って配置されている。 ヒューズ領域ｅ１１３Ｃは、パッド領域ｅ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｅ１０７を含む。

ヒューズユニットｅ１０７は、上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分ｅ１３１〜ｅ１３９は、１つまたは複数個のヒューズユニットｅ１０７と一体的に形成されていて、それらのヒューズユニットｅ１０７を介してパッド領域ｅ１１３Ｂに接続され、このパッド領域ｅ１１３Ｂを介して第２接続電極ｅ４に電気的に接続されている。 図１２５に示すように、面積の比較的小さな電極膜部分ｅ１３１〜１３６は、一つのヒューズユニットｅ１０７によってパッド領域ｅ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｅ１３７〜ｅ１３９は複数個のヒューズユニットｅ１０７を介してパッド領域ｅ１１３Ｂに接続されている。 全てのヒューズユニットｅ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｅ１０７は未使用である。

ヒューズユニットｅ１０７は、パッド領域ｅ１１３Ｂとの接続のための第１幅広部ｅ１０７Ａと、電極膜部分ｅ１３１〜ｅ１３９との接続のための第２幅広部ｅ１０７Ｂと、第１および第２幅広部ｅ１０７Ａ，７Ｂの間を接続する幅狭部ｅ１０７Ｃとを含む。 幅狭部ｅ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分ｅ１３１〜ｅ１３９のうち不要な電極膜部分を、ヒューズユニットｅ１０７の切断によって第１および第２接続電極ｅ３，ｅ４から電気的に切り離すことができる。

図１２５および図１２７では図示を省略したが、図１２６に表れている通り、上部電極膜ｅ１１３の表面を含むチップコンデンサｅ１０１の表面は、前述したパッシベーション膜ｅ２３によって覆われている。 パッシベーション膜ｅ２３は、たとえば窒化膜からなっていて、チップコンデンサｅ１０１の上面のみならず、基板ｅ２の側面ｅ２Ｃ〜ｅ２Ｆまで延びて、側面ｅ２Ｃ〜ｅ２Ｆの全域をも覆うように形成されている。 さらに、パッシベーション膜ｅ２３の上には、前述した樹脂膜ｅ２４が形成されている。

パッシベーション膜ｅ２３および樹脂膜ｅ２４は、チップコンデンサｅ１０１の表面を保護する保護膜である。 これらには、第１接続電極ｅ３および第２接続電極ｅ４に対応する領域に、前述した開口ｅ２５がそれぞれ形成されている。 開口ｅ２５はそれぞれ下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂの一部の領域、上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂの一部の領域を露出させるようにパッシベーション膜ｅ２３および樹脂膜ｅ２４を貫通している。 さらに、この実施形態では、第１接続電極ｅ３に対応した開口ｅ２５は、容量膜ｅ１１２をも貫通している。

開口ｅ２５には、第１接続電極ｅ３および第２接続電極ｅ４がそれぞれ埋め込まれている。 これにより、第１接続電極ｅ３は下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂに接合しており、第２接続電極ｅ４は上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂに接合している。 この実施形態では、第１および第２外部電極ｅ３，ｅ４は、それぞれの表面ｅ３Ａ，ｅ４Ａが樹脂膜ｅ２４の表面ｅ２４Ａと略面一になるように形成されている。 チップ抵抗器ｅ１と同様に、実装基板ｅ９に対してチップコンデンサｅ１０１をフリップチップ接合することができる。

図１２８は、前記チップコンデンサの内部の電気的構成を示す回路図である。 第１接続電極ｅ３と第２接続電極ｅ４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極ｅ４との間には、一つまたは複数のヒューズユニットｅ１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサｅ１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｅ１０１の容量値が減少する。

そこで、パッド領域ｅ１１１Ｂ，ｅ１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｅ１０１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップコンデンサｅ１０１を提供することができる。

以上のように、この実施形態によれば、第１接続電極ｅ３および第２接続電極ｅ４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｅ１０１を共通の設計で実現することができる。

チップコンデンサｅ１０１の各部の詳細について以下に説明を加える。
図１２５を参照して、基板ｅ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域ｅ１０５は、概ね、基板ｅ２の短辺の長さに相当する一辺を有する正方形領域となる。 基板ｅ２の厚さは、１５０μｍ程度であってもよい。 図１２６を参照して、基板ｅ２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板ｅ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁層ｅ２０は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜ｅ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜ｅ１１１は、スパッタ法によって形成することができる。 上部電極膜ｅ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜ｅ１１３は、スパッタ法によって形成することができる。 上部電極膜ｅ１１３のキャパシタ電極領域ｅ１１３Ａを電極膜部分ｅ１３１〜ｅ１３９に分割し、さらに、ヒューズ領域ｅ１１３Ｃを複数のヒューズユニットｅ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜ｅ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜ｅ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜ｅ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜ｅ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

第１および第２接続電極ｅ３，ｅ４は、たとえば、下部電極膜ｅ１１１または上部電極膜ｅ１１３に接するＮｉ層ｅ３３と、このＮｉ層ｅ３３上に積層したＰｄ層ｅ３４と、そのＰｄ層ｅ３４上に積層したＡｕ層ｅ３５とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。 Ｎｉ層ｅ３３は下部電極膜ｅ１１１または上部電極膜ｅ１１３に対する密着性の向上に寄与し、Ｐｄ層ｅ３４は上部電極膜または下部電極膜の材料と第１および第２接続電極ｅ３，ｅ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。

このようなチップコンデンサｅ１０１の製造工程は、素子ｅ５を形成した後のチップ抵抗器ｅ１の製造工程と同じである。
チップコンデンサｅ１０１において素子ｅ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｅ３０（基板ｅ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｅ２０が形成される。 次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｅ１１１が絶縁層ｅ２０の表面全域に形成される。 下部電極膜ｅ１１１の膜厚は８０００Å程度とされてもよい。 次に、その下部電極膜の表面に、下部電極膜ｅ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。 このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１２５等に示したパターンの下部電極膜ｅ１１１が得られる。 下部電極膜ｅ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｅ１１２が、下部電極膜ｅ１１１上に形成される。 下部電極膜ｅ１１１が形成されていない領域では、絶縁層ｅ２０の表面に容量膜ｅ１１２が形成されることになる。 次いで、その容量膜ｅ１１２の上に、上部電極膜ｅ１１３が形成される。 上部電極膜ｅ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。 その膜厚は、８０００Å程度とされてもよい。 次いで、上部電極膜ｅ１１３の表面に上部電極膜ｅ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。 このレジストパターンをマスクとしたエッチングにより、上部電極膜ｅ１１３が、最終形状（図１２５等参照）にパターニングされる。 それによって、上部電極膜ｅ１１３は、キャパシタ電極領域ｅ１１３Ａに複数の電極膜部分ｅ１３１〜ｅ１３９に分割された部分を有し、ヒューズ領域ｅ１１３Ｃに複数のヒューズユニットｅ１０７を有し、それらのヒューズユニットｅ１０７に接続されたパッド領域ｅ１１３Ｂを有するパターンに整形される。 上部電極膜ｅ１１３が分割されることによって、電極膜部分ｅ１３１〜ｅ１３９の数に応じた複数のキャパシタ要素Ｃ１〜Ｃ９を形成することができる。 上部電極膜ｅ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、チップコンデンサｅ１０１における素子ｅ５（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニットｅ１０７）が形成される。 素子ｅ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｅ４５が、素子ｅ５（上部電極膜ｅ１１３、上部電極膜ｅ１１３が形成されていない領域における容量膜ｅ１１２）を全て覆うように形成される（図１１６Ａ参照）。 その後は、第１溝ｅ４４および第２溝ｅ４８が形成されてから（図１１６Ｂおよび図１１６Ｃ参照）、開口ｅ２５が形成される（図１１６Ｄ参照）。 そして、開口ｅ２５から露出された上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂと下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂとにプローブｅ７０を押し当てて、複数のキャパシタ要素Ｃ０〜Ｃ９の総容量値が測定される（図１１６Ｄ参照）。 この測定された総容量値に基づき、目的とするチップコンデンサｅ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。

この状態から、ヒューズユニットｅ１０７を溶断するためのレーザトリミングが行われる。 すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｅ１０７にレーザ光を当てて、そのヒューズユニットｅ１０７の幅狭部ｅ１０７Ｃ（図１２５参照）が溶断される。 これにより、対応するキャパシタ要素がパッド領域ｅ１１３Ｂから切り離される。 ヒューズユニットｅ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｅ４５の働きによって、ヒューズユニットｅ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｅ１０７が溶断する。 これにより、チップコンデンサｅ１０１の容量値を確実に目的の容量値とすることができる。

次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｅ４５）上に窒化シリコン膜が堆積させられ、パッシベーション膜ｅ２３が形成される。 前述のカバー膜は最終形態において、パッシベーション膜ｅ２３と一体化し、このパッシベーション膜ｅ２３の一部を構成する。 ヒューズの切断後に形成されたパッシベーション膜ｅ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｅ１０７の切断面を覆って保護する。 したがって、パッシベーション膜ｅ２３は、ヒューズユニットｅ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。 これにより、信頼性の高いチップコンデンサｅ１０１を製造することができる。 パッシベーション膜ｅ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

次に、前述した樹脂膜ｅ４６が形成される（図１１６Ｅ参照）。 その後、樹脂膜ｅ４６やパッシベーション膜ｅ２３によって塞がれていた開口ｅ２５が開放され（図１１６Ｆ参照）、パッド領域ｅ１１１Ｂおよびパッド領域ｅ１１３Ｂが、開口ｅ２５を介して樹脂膜ｅ４６（樹脂膜ｅ２４）から露出される。 その後、開口ｅ２５において樹脂膜ｅ４６から露出されたパッド領域ｅ１１１Ｂ上およびパッド領域ｅ１１３Ｂ上に、たとえば無電解めっき法によって、第１接続電極ｅ３および第２接続電極ｅ４が形成される（図１１６Ｇ参照）。

その後、チップ抵抗器ｅ１の場合と同じように、基板ｅ３０を裏面ｅ３０Ｂから研削すると（図１１６Ｈ参照）、チップコンデンサｅ１０１の個片を切り出すことができる。
フォトリソグラフィ工程を利用した上部電極膜ｅ１１３のパターニングでは、微小面積の電極膜部分ｅ１３１〜ｅ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｅ１０７を形成することができる。 そして、上部電極膜ｅ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。 その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｅ１０１を得ることができる。 つまり、このチップコンデンサｅ１０１では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。 換言すれば、容量値の異なる複数のキャパシタ要素Ｃ１〜Ｃ９を組み合わせることによって、様々な容量値のチップコンデンサｅ１０１を共通の設計で実現することができる。

以上、第５参考例のチップ部品（チップ抵抗器ｅ１やチップコンデンサｅ１０１）について説明してきたが、第５参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器ｅ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。 また、チップコンデンサｅ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、チップ抵抗器ｅ１やチップコンデンサｅ１０１では、基板ｅ２の表面に絶縁層ｅ２０が形成されているが、基板ｅ２が絶縁性の基板であれば、絶縁層ｅ２０を省くこともできる。
また、チップコンデンサｅ１０１では、上部電極膜ｅ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｅ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｅ１１３および下部電極膜ｅ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。 さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。 また、前述したチップコンデンサｅ１０１では、上部電極膜ｅ１１３および下部電極膜ｅ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｅ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

チップコンデンサｅ１０１では、また、基板ｅ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｅ１１２を形成してもよい。 この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第５参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板ｅ２上に形成された素子ｅ５は、複数のインダクタ要素（素子要素）を含んだインダクタ回路網（インダクタ素子）を含む。 この場合、素子ｅ５は、基板ｅ２の表面ｅ２Ａ上に形成された多層配線中に設けられていて、配線膜ｅ２２によって形成されている。 このチップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。

そして、第５参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板ｅ２上に形成された素子ｅ５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。 ダイオード素子は基板ｅ２に形成されている。 このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。

チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器ｅ１やチップコンデンサｅ１０１の場合と同じ作用効果を奏することができる。
また、前述した第１接続電極ｅ３および第２接続電極ｅ４において、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間に介装されていたＰｄ層ｅ３４を省略することもできる。 Ｎｉ層ｅ３３とＡｕ層ｅ３５との接着性が良好なので、Ａｕ層ｅ３５に前述したピンホールができないのであれば、Ｐｄ層ｅ３４を省略しても構わない。

また、前述したようにエッチングによって第１溝ｅ４４を形成する際に用いるレジストパターンｅ４１の開口ｅ４２の交差部分４３（図１１７参照）をラウンド形状にしておけば、完成したチップ部品では、基板ｅ２の表面ｅ２Ａ側のコーナー部（粗面領域Ｓにおけるコーナー部）１１をラウンド状に成形することができる。
また、チップ抵抗器ｅ１において説明した変形例１〜５（図１２０〜図１２４）の構成は、チップコンデンサｅ１０１、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。

図１２９は、第５参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 スマートフォンｅ２０１は、扁平な直方体形状の筐体ｅ２０２の内部に電子部品を収納して構成されている。 筐体ｅ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｅ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｅ２０３の表示面が露出している。 表示パネルｅ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｅ２０３は、筐体ｅ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｅ２０３の一つの短辺に沿うように、操作ボタンｅ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｅ２０４が表示パネルｅ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｅ２０４およびタッチパネルを操作することによって、スマートフォンｅ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｅ２０３の別の一つの短辺の近傍には、スピーカｅ２０５が配置されている。 スピーカｅ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｅ２０４の近くには、筐体ｅ２０２の一つの側面にマイクロフォンｅ２０６が配置されている。 マイクロフォンｅ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図１３０は、筐体ｅ２０２の内部に収容された電子回路アセンブリｅ２１０の構成を示す図解的な平面図である。 電子回路アセンブリｅ２１０は、配線基板ｅ２１１と、配線基板ｅ２１１の実装面に実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｅ２１２−ｅ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｅ２１２、ワンセグＴＶ受信ＩＣｅ２１３、ＧＰＳ受信ＩＣｅ２１４、ＦＭチューナＩＣｅ２１５、電源ＩＣｅ２１６、フラッシュメモリｅ２１７、マイクロコンピュータｅ２１８、電源ＩＣｅ２１９およびベースバンドＩＣｅ２２０を含む。 複数のチップ部品（第５参考例のチップ部品に相当する）は、チップインダクタｅ２２１，ｅ２２５，ｅ２３５、チップ抵抗器ｅ２２２，ｅ２２４，ｅ２３３、チップキャパシタｅ２２７，ｅ２３０，ｅ２３４、およびチップダイオードｅ２２８，ｅ２３１を含む。

伝送処理ＩＣｅ２１２は、表示パネルｅ２０３に対する表示制御信号を生成し、かつ表示パネルｅ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｅ２０３との接続のために、伝送処理ＩＣｅ２１２には、フレキシブル配線ｅ２０９が接続されている。
ワンセグＴＶ受信ＩＣｅ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｅ２１３の近傍には、複数のチップインダクタｅ２２１と、複数のチップ抵抗器ｅ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｅ２１３、チップインダクタｅ２２１およびチップ抵抗器ｅ２２２は、ワンセグ放送受信回路ｅ２２３を構成している。 チップインダクタｅ２２１およびチップ抵抗器ｅ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｅ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｅ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｅ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｅ２１５は、その近傍において配線基板ｅ２１１に実装された複数のチップ抵抗器ｅ２２４および複数のチップインダクタｅ２２５とともに、ＦＭ放送受信回路ｅ２２６を構成している。 チップ抵抗器ｅ２２４およびチップインダクタｅ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｅ２２６に高精度な回路定数を与える。

電源ＩＣｅ２１６の近傍には、複数のチップキャパシタｅ２２７および複数のチップダイオードｅ２２８が配線基板ｅ２１１の実装面に実装されている。 電源ＩＣｅ２１６は、チップキャパシタｅ２２７およびチップダイオードｅ２２８とともに、電源回路ｅ２２９を構成している。
フラッシュメモリｅ２１７は、オペレーティングシステムプログラム、スマートフォンｅ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｅ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｅ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｅ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｅ２１９の近くには、複数のチップキャパシタｅ２３０および複数のチップダイオードｅ２３１が配線基板ｅ２１１の実装面に実装されている。 電源ＩＣｅ２１９は、チップキャパシタｅ２３０およびチップダイオードｅ２３１とともに、電源回路ｅ２３２を構成している。

ベースバンドＩＣｅ２２０の近くには、複数のチップ抵抗器ｅ２３３、複数のチップキャパシタｅ２３４、および複数のチップインダクタｅ２３５が、配線基板ｅ２１１の実装面に実装されている。 ベースバンドＩＣｅ２２０は、チップ抵抗器ｅ２３３、チップキャパシタｅ２３４およびチップインダクタｅ２３５とともに、ベースバンド通信回路ｅ２３６を構成している。 ベースバンド通信回路ｅ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｅ２２９，ｅ２３２によって適切に調整された電力が、伝送処理ＩＣｅ２１２、ＧＰＳ受信ＩＣｅ２１４、ワンセグ放送受信回路ｅ２２３、ＦＭ放送受信回路ｅ２２６、ベースバンド通信回路ｅ２３６、フラッシュメモリｅ２１７およびマイクロコンピュータｅ２１８に供給される。 マイクロコンピュータｅ２１８は、伝送処理ＩＣｅ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｅ２１２から表示パネルｅ２０３に表示制御信号を出力して表示パネルｅ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｅ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｅ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｅ２０３に出力し、受信された音声をスピーカｅ２０５から音響化させるための演算処理が、マイクロコンピュータｅ２１８によって実行される。
また、スマートフォンｅ２０１の位置情報が必要とされるときには、マイクロコンピュータｅ２１８は、ＧＰＳ受信ＩＣｅ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｅ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｅ２１８は、ＦＭ放送受信回路ｅ２２６を起動し、受信された音声をスピーカｅ２０５から出力させるための演算処理を実行する。
フラッシュメモリｅ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｅ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｅ２１８は、必要に応じて、フラッシュメモリｅ２１７に対してデータを書き込み、またフラッシュメモリｅ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｅ２３６によって実現される。 マイクロコンピュータｅ２１８は、ベースバンド通信回路ｅ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第６参考例に係る発明＞
（１）第６参考例に係る発明の特徴 たとえば、第６参考例に係る発明の特徴は、以下のＦ１〜Ｆ１５である。
（Ｆ１）基板上に形成された素子と、前記素子を外部接続するために前記基板上に形成された外部接続電極と、前記基板上に形成され、前記素子を覆い、前記外部接続電極を露出させる保護樹脂膜とを含み、前記保護樹脂膜の表面の前記基板の表面からの高さが、前記外部接続電極の前記基板の表面からの高さ以上である、チップ部品。

この構成によれば、チップ部品を実装する場合や、チップ部品に対して応力試験を行う場合において、チップ部品における外部接続電極側を何かに押し付けようとしても、その際にチップ部品にかかる応力は、外部接続電極だけでなく保護樹脂膜によっても受け止められる。 つまり、チップ部品において応力を受ける部分の面積を増大させることができるので、チップ部品にかかる応力を分散できる。 これにより、チップ部品に対する応力の集中を抑制できる。
（Ｆ２）一対の前記外部接続電極を含み、前記保護樹脂膜が、前記一対の外部接続電極の間に配置され、平坦な応力分散面を有している、Ｆ１に記載のチップ部品。

この構成によれば、保護樹脂膜の応力分散面によって、チップ部品にかかる応力をより効果的に分散できる。 これにより、チップ部品に対する応力の集中を一層抑制できる。
（Ｆ３）前記素子が複数の素子要素を含み、前記基板上に設けられ、前記複数の素子要素をそれぞれ切り離し可能に前記外部接続電極に接続する複数のヒューズをさらに含む、Ｆ１またはＦ２に記載のチップ部品。

この構成によれば、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子の電気的特性が様々なチップ部品を共通の設計で実現することができる。
（Ｆ４）前記素子要素が抵抗体であり、前記チップ部品がチップ抵抗器である、Ｆ３に記載のチップ部品。

この構成によれば、このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
（Ｆ５）前記素子要素がキャパシタ要素であり、前記チップ部品がチップコンデンサである、Ｆ３に記載のチップ部品。

この構成によれば、このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。 換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
（Ｆ６）前記素子要素がインダクタ要素であり、前記チップ部品がチップインダクタである、Ｆ３に記載のチップ部品。

この構成によれば、このチップ部品（チップインダクタ）では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
（Ｆ７）前記素子要素がダイオード要素であり、前記チップ部品がチップダイオードである、Ｆ３に記載のチップ部品。

この構成によれば、このチップ部品（チップダイオード）では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
（Ｆ８）前記保護樹脂膜は、ポリイミドからなることが好ましい。
（Ｆ９）前記保護樹脂膜には、前記保護樹脂膜を厚さ方向に貫通し、前記外部接続電極が配置される開口が形成されている、Ｆ１〜Ｆ８のいずれか一項に記載のチップ部品。

この場合、保護樹脂膜では、開口から、外部接続電極を露出させることができる。
（Ｆ１０）前記開口は、前記保護樹脂膜の表面に向かうのに従って広がっていてもよい。
（Ｆ１１）前記外部接続電極の表面では、端部が基板の表面側へ湾曲している。
（Ｆ１２）前記外部接続電極は、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、Ｆ１〜Ｆ１１のいずれか一項に記載のチップ部品。

この場合、外部接続電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（Ｆ１３）前記外部接続電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、Ｆ１２に記載のチップ部品。
この場合、外部接続電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（Ｆ１４）前記基板と前記保護樹脂膜との間に配置され、前記基板の表面を覆うパッシベーション膜をさらに含んでいてもよい。
（Ｆ１５）前記パッシベーション膜は、前記基板の側面を覆っていてもよい。
（２）第６参考例に係る発明の実施形態 以下では、第６参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図１３１〜図１５４で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

図１３１（ａ）は、第６参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１３１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。
このチップ抵抗器ｆ１は、微小なチップ部品であり、図１３１（ａ）に示すように、直方体形状をなしている。 チップ抵抗器ｆ１の平面形状は、矩形である。 チップ抵抗器ｆ１の寸法に関し、たとえば、長さＬ（長辺ｆ８１の長さ）が約０．６ｍｍであり、幅Ｗ（短辺ｆ８２の長さ）が約０．３ｍｍであり、厚さＴが約０．２ｍｍである。

このチップ抵抗器ｆ１は、基板上に多数個のチップ抵抗器ｆ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｆ１に分離することによって得られる。
チップ抵抗器ｆ１は、チップ抵抗器ｆ１の本体を構成する基板ｆ２と、一対の外部接続電極となる第１接続電極ｆ３および第２接続電極ｆ４と、第１接続電極ｆ３および第２接続電極ｆ４によって外部接続される素子ｆ５とを主に備えている。

基板ｆ２は、略直方体のチップ形状である。 基板ｆ２において、図１３１（ａ）における上面は、表面ｆ２Ａである。 表面ｆ２Ａは、基板ｆ２において素子ｆ５が形成される面（素子形成面）であり、略長方形状である。 基板ｆ２の厚さ方向において表面ｆ２Ａとは反対側の面は、裏面ｆ２Ｂである。 表面ｆ２Ａと裏面ｆ２Ｂとは、ほぼ同形状であり、互いに平行である。 ただし、裏面ｆ２Ｂは、表面ｆ２Ａよりも大きい。 そのため、表面ｆ２Ａに直交する方向から見た平面視において、表面ｆ２Ａは、裏面ｆ２Ｂの内側におさまる。 表面ｆ２Ａにおける一対の長辺ｆ８１および短辺ｆ８２によって区画された矩形状の端縁を、縁部ｆ８５ということにし、裏面ｆ２Ｂにおける一対の長辺ｆ８１および短辺ｆ８２によって区画された矩形状の端縁を、縁部ｆ９０ということにする。

基板ｆ２は、表面ｆ２Ａおよび裏面ｆ２Ｂ以外に、複数の側面（側面ｆ２Ｃ、側面ｆ２Ｄ、側面ｆ２Ｅおよび側面ｆ２Ｆ）を有している。 当該複数の側面は、表面ｆ２Ａおよび裏面ｆ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｆ２Ａおよび裏面ｆ２Ｂの間を繋いでいる。
側面ｆ２Ｃは、表面ｆ２Ａおよび裏面ｆ２Ｂにおける長手方向一方側（図１３１（ａ）における左手前側）の短辺ｆ８２間に架設されていて、側面ｆ２Ｄは、表面ｆ２Ａおよび裏面ｆ２Ｂにおける長手方向他方側（図１３１（ａ）における右奥側）の短辺ｆ８２間に架設されている。 側面ｆ２Ｃおよび側面ｆ２Ｄは、当該長手方向における基板ｆ２の両端面である。 側面ｆ２Ｅは、表面ｆ２Ａおよび裏面ｆ２Ｂにおける短手方向一方側（図１３１（ａ）における左奥側）の長辺ｆ８１間に架設されていて、側面ｆ２Ｆは、表面ｆ２Ａおよび裏面ｆ２Ｂにおける短手方向他方側（図１３１（ａ）における右手前側）の長辺ｆ８１間に架設されている。 側面ｆ２Ｅおよび側面ｆ２Ｆは、当該短手方向における基板ｆ２の両端面である。 側面ｆ２Ｃおよび側面ｆ２Ｄのそれぞれは、側面ｆ２Ｅおよび側面ｆ２Ｆのそれぞれと交差（詳しくは、直交）している。

以上により、表面ｆ２Ａ〜側面ｆ２Ｆにおいて隣り合うもの同士は、略直角を成している。
側面ｆ２Ｃ、側面ｆ２Ｄ、側面ｆ２Ｅおよび側面ｆ２Ｆのそれぞれ（以下では、「各側面」ということにする）は、表面ｆ２Ａ側の粗面領域Ｓと、裏面ｆ２Ｂ側の筋状パターン領域Ｐとを有している。 各側面は、粗面領域Ｓでは、図１３１（ａ）の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。 各側面は、筋状パターン領域Ｐでは、後述するダイシングソーの研削跡をなす多数の筋（ソーマーク）Ｖが規則的なパターンで残っている。 このように、各側面に粗面領域Ｓおよび筋状パターン領域Ｐが存在するのは、チップ抵抗器ｆ１の製造工程によるからであり、詳しくは、追って説明する。

各側面において、粗面領域Ｓは、表面ｆ２Ａ側の略半分を占めていて、筋状パターン領域Ｐは、裏面ｆ２Ｂ側の略半分を占めている。 各側面において、筋状パターン領域Ｐが粗面領域Ｓよりも基板ｆ２の外方（平面視における基板ｆ２の外側）にはみ出ており、これにより、粗面領域Ｓと筋状パターン領域Ｐとの間に、段差Ｎが形成されている。 段差Ｎは、粗面領域Ｓの下端縁と筋状パターン領域Ｐの上端縁との間をつないで表面ｆ２Ａおよび裏面ｆ２Ｂと平行に延びている。 各側面の段差Ｎはつながっていて、全体として、平面視で表面ｆ２Ａの縁部ｆ８５と裏面ｆ２Ｂの縁部ｆ９０との間に位置する矩形枠体状をなしている。

このように各側面に段差Ｎが設けられているので、前述したように、裏面ｆ２Ｂは、表面ｆ２Ａよりも大きい。
基板ｆ２では、表面ｆ２Ａおよび側面ｆ２Ｃ〜ｆ２Ｆのそれぞれの全域（各側面では粗面領域Ｓおよび筋状パターン領域Ｐの両方）がパッシベーション膜ｆ２３で覆われている。 そのため、厳密には、図１３１（ａ）では、表面ｆ２Ａおよび側面ｆ２Ｃ〜ｆ２Ｆのそれぞれの全域は、パッシベーション膜ｆ２３の内側（裏側）に位置していて、外部に露出されていない。 ここで、パッシベーション膜ｆ２３において、表面ｆ２Ａを覆う部分を表面被覆部ｆ２３Ａといい、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれを覆う部分を側面被覆部ｆ２３Ｂということにする。

さらに、チップ抵抗器ｆ１は、樹脂膜ｆ２４を有している。 樹脂膜ｆ２４は、パッシベーション膜ｆ２３上に形成されており、表面ｆ２Ａの全域を少なくとも覆う保護膜（保護樹脂膜）である。
パッシベーション膜ｆ２３および樹脂膜ｆ２４については、以降で詳説する。
第１接続電極ｆ３および第２接続電極ｆ４は、基板ｆ２の表面ｆ２Ａ上において縁部ｆ８５よりも内側の領域に形成されていて、表面ｆ２Ａ上の樹脂膜ｆ２４から部分的に露出されている。 換言すれば、樹脂膜ｆ２４は、第１接続電極ｆ３および第２接続電極ｆ４を露出させるように表面ｆ２Ａ（厳密には表面ｆ２Ａ上のパッシベーション膜ｆ２３）を覆っている。 第１接続電極ｆ３および第２接続電極ｆ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｆ２Ａ上に積層することによって構成されている。 第１接続電極ｆ３および第２接続電極ｆ４は、表面ｆ２Ａの長手方向に間隔を隔てて配置されており、表面ｆ２Ａの短手方向において長手である。 図１３１（ａ）では、表面ｆ２Ａにおいて、側面ｆ２Ｃ寄りの位置に第１接続電極ｆ３が設けられ、側面ｆ２Ｄ寄りの位置に第２接続電極ｆ４が設けられている。

素子ｆ５は、素子回路網であって、基板ｆ２上（表面ｆ２Ａ上）、詳しくは、基板ｆ２の表面ｆ２Ａにおける第１接続電極ｆ３と第２接続電極ｆ４との間の領域に形成されていて、パッシベーション膜ｆ２３（表面被覆部ｆ２３Ａ）および樹脂膜ｆ２４によって上から被覆されている。 この実施形態の素子ｆ５は、抵抗ｆ５６である。 抵抗ｆ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｆ２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。 各抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。 素子ｆ５は、後述する配線膜ｆ２２に電気的に接続されていて、配線膜ｆ２２を介して第１接続電極ｆ３と第２接続電極ｆ４とに電気的に接続されている。

図１３１（ｂ）に示すように、第１接続電極ｆ３および第２接続電極ｆ４を実装基板ｆ９に対向させて、半田ｆ１３によって、実装基板ｆ９における１対の接続端子ｆ８８に対して電気的かつ機械的に接続する。 これによって、チップ抵抗器ｆ１を実装基板ｆ９に実装（フリップチップ接続）することができる。 なお、外部接続電極として機能する第１接続電極ｆ３および第２接続電極ｆ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図１３２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。
図１３２を参照して、抵抗回路網である素子ｆ５は、行方向（基板ｆ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｆ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。 これらの抵抗体Ｒは、素子ｆ５の抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。 さらに、基板ｆ２の表面ｆ２Ａには、抵抗回路を素子ｆ５に対して電気的に組み込んだり、または、素子ｆ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。 複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｆ３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。 複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）のそれぞれを第２接続電極ｆ３に対して切断可能（切り離し可能）に接続している。

図１３３Ａは、図１３２に示す素子の一部分を拡大して描いた平面図である。 図１３３Ｂは、素子における抵抗体の構成を説明するために描いた図１３３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図１３３Ｃは、素子における抵抗体の構成を説明するために描いた図１３３ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図１３３Ａ、図１３３Ｂおよび図１３３Ｃを参照して、抵抗体Ｒの構成について説明をする。

チップ抵抗器ｆ１は、前述した配線膜ｆ２２、パッシベーション膜ｆ２３および樹脂膜ｆ２４の他に、絶縁層ｆ２０と抵抗体膜ｆ２１とをさらに備えている（図１３３Ｂおよび図１３３Ｃ参照）。 絶縁層ｆ２０、抵抗体膜ｆ２１、配線膜ｆ２２、パッシベーション膜ｆ２３および樹脂膜ｆ２４は、基板ｆ２（表面ｆ２Ａ）上に形成されている。
絶縁層ｆ２０は、ＳｉＯ _２ （酸化シリコン）からなる。 絶縁層ｆ２０は、基板ｆ２の表面ｆ２Ａの全域を覆っている。 絶縁層ｆ２０の厚さは、約１００００Åである。

抵抗体膜ｆ２１は、絶縁層ｆ２０上に形成されている。 抵抗体膜ｆ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。 抵抗体膜ｆ２１の厚さは、約２０００Åである。 抵抗体膜ｆ２１は、第１接続電極ｆ３と第２接続電極ｆ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｆ２１Ａ」という）を構成していて、抵抗体膜ラインｆ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図１３３Ａ参照）。

抵抗体膜ラインｆ２１Ａ上には、配線膜ｆ２２が積層されている。 配線膜ｆ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。 配線膜ｆ２２の厚さは、約８０００Åである。 配線膜ｆ２２は、抵抗体膜ラインｆ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｆ２１Ａに接している。

この構成の抵抗体膜ラインｆ２１Ａおよび配線膜ｆ２２の電気的特徴を回路記号で示すと、図１３４の通りである。 すなわち、図１３４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｆ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜ｆ２２が積層された領域では、配線膜ｆ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｆ２２で抵抗体膜ラインｆ２１Ａが短絡されている。 よって、図１３４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインｆ２１Ａ同士は抵抗体膜ｆ２１および配線膜ｆ２２で接続されているから、図１３３Ａに示す素子ｆ５の抵抗回路網は、図１３４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。 このように、抵抗体膜ｆ２１および配線膜ｆ２２は、抵抗体Ｒや抵抗回路（つまり素子ｆ５）を構成している。 そして、各抵抗体Ｒは、抵抗体膜ラインｆ２１Ａ（抵抗体膜ｆ２１）と、抵抗体膜ラインｆ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｆ２２とを含み、配線膜ｆ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｆ２１Ａが、１個の抵抗体Ｒを構成している。 抵抗体Ｒを構成している部分における抵抗体膜ラインｆ２１Ａは、その形状および大きさが全て等しい。 よって、基板ｆ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ラインｆ２１Ａ上に積層された配線膜ｆ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図１３２参照）。
図１３５（ａ）は、図１３２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１３５（ｂ）は、図１３５（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１３５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｆ２１上に積層された配線膜ｆ２２により形成されている。 すなわち、抵抗体Ｒを形成する抵抗体膜ラインｆ２１Ａ上に積層された配線膜ｆ２２と同じレイヤーに、配線膜ｆ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。 なお、配線膜ｆ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜ｆ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｆ５を第１接続電極ｆ３および第２接続電極ｆ４に接続するための配線膜が、配線膜ｆ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。 なお、ヒューズＦを配線膜ｆ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜ｆ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図１３２および図１３５（ａ）参照）。 トリミング対象領域Ｘは、第２接続電極ｆ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。 また、トリミング対象領域Ｘの配線膜ｆ２２の下方にも抵抗体膜ｆ２１が形成されている（図１３５（ｂ）参照）。 そして、ヒューズＦは、配線膜ｆ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜ｆ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｆ２１）の一部と抵抗体膜ｆ２１上の配線膜ｆ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。 なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図１３６は、第６参考例の実施形態に係る素子の電気回路図である。
図１３６を参照して、素子ｆ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｆ３からこの順番で直列接続することによって構成されている。 基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。 抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。 抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。 抵抗回路の末尾の数の意味については、後述する図１３７および図１３８においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。 ヒューズＦ同士は、直接または導体膜Ｄ（図１３５（ａ）参照）を介して直列に接続されている。
図１３６に示すように全てのヒューズＦが溶断されていない状態では、素子ｆ５は、第１接続電極ｆ３および第２接続電極ｆ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。 たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｆ３および第２接続電極ｆ４が接続されたチップ抵抗器ｆ１が構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｆ５に組み込まれてはいない。

この実施形態に係るチップ抵抗器ｆ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。 それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｆ５に組み込まれることになる。 よって、素子ｆ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｆ５（抵抗ｆ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｆ１において所望の値の抵抗を発生させることができる。

図１３７は、第６参考例の他の実施形態に係る素子の電気回路図である。
図１３６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子ｆ５を構成する代わりに、図１３７に示すように素子ｆ５を構成してもかまわない。 詳しくは、第１接続電極ｆ３および第２接続電極ｆ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｆ５を構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。 全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｆ５に対して電気的に組み込まれている。 要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｆ５から電気的に分離されるので、チップ抵抗器ｆ１全体の抵抗値を調整することができる。

図１３８は、第６参考例のさらに他の実施形態に係る素子の電気回路図である。
図１３８に示す素子ｆ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。 直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。 従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｆ５に電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。 従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。 つまり、チップ抵抗器ｆ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。 換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｆ１を共通の設計で実現することができる。

以上のように、このチップ抵抗器ｆ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
図１３９は、チップ抵抗器の模式的な断面図である。
次に、図１３９を参照して、チップ抵抗器ｆ１についてさらに詳しく説明する。 なお、説明の便宜上、図１３９では、前述した素子ｆ５については簡略化して示しているとともに、基板ｆ２以外の各要素にはハッチングを付している。

ここでは、前述したパッシベーション膜ｆ２３および樹脂膜ｆ２４について説明する。
パッシベーション膜ｆ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。 パッシベーション膜ｆ２３は、前述したように、表面ｆ２Ａの全域に亘って設けられた表面被覆部ｆ２３Ａと、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれにおける全域に亘って設けられた側面被覆部ｆ２３Ｂとを含む。 表面被覆部ｆ２３Ａは、抵抗体膜ｆ２１および抵抗体膜ｆ２１上の各配線膜ｆ２２（つまり、素子ｆ５）を表面（図１３９の上側）から被覆していて、素子ｆ５における各抵抗体Ｒの上面を覆っている。 そのため、表面被覆部ｆ２３Ａは、前述したトリミング対象領域Ｘにおける配線膜ｆ２２も覆っている（図１３５（ｂ）参照）。 また、表面被覆部ｆ２３Ａは、素子ｆ５（配線膜ｆ２２および抵抗体膜ｆ２１）に接しており、抵抗体膜ｆ２１以外の領域では絶縁層ｆ２０にも接している。 これにより、表面被覆部ｆ２３Ａは、表面ｆ２Ａ全域を覆って素子ｆ５および絶縁層ｆ２０を保護する保護膜として機能している。 また、表面ｆ２Ａでは、表面被覆部ｆ２３Ａによって、抵抗体Ｒ間における配線膜ｆ２２以外での短絡（隣り合う抵抗体膜ラインｆ２１Ａ間における短絡）が防止されている。

一方、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれに設けられた側面被覆部ｆ２３Ｂは、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれを保護する保護層として機能している。 側面被覆部ｆ２３Ｂは、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれにおいて、粗面領域Ｓおよび筋状パターン領域Ｐを全て覆っており、粗面領域Ｓと筋状パターン領域Ｐとの間の段差Ｎも漏れなく覆っている。
また、側面ｆ２Ｃ〜ｆ２Ｆのそれぞれと表面ｆ２Ａとの境界は、前述した縁部ｆ８５であるが、パッシベーション膜ｆ２３は、当該境界（縁部ｆ８５）も覆っている。 パッシベーション膜ｆ２３において、縁部ｆ８５を覆っている部分（縁部ｆ８５に重なっている部分）を端部ｆ２３Ｃということにする。

樹脂膜ｆ２４は、パッシベーション膜ｆ２３とともにチップ抵抗器ｆ１の表面ｆ２Ａを保護するものであり、ポリイミド等の樹脂からなる。 樹脂膜ｆ２４は、平面視における表面ｆ２Ａにおいて第１接続電極ｆ３および第２接続電極ｆ４以外の領域を全て覆うように、パッシベーション膜ｆ２３の表面被覆部ｆ２３Ａ（前述した端部ｆ２３Ｃも含む）上に形成されている。 そのため、樹脂膜ｆ２４は、表面ｆ２Ａ上の表面被覆部ｆ２３Ａの表面（表面被覆部ｆ２３Ａに被覆された素子ｆ５やヒューズＦも含む）の全域を被覆している。 一方で、樹脂膜ｆ２４は、側面ｆ２Ｃ〜ｆ２Ｆを覆っていない。 そのため、樹脂膜ｆ２４の外周における縁２４Ａは、平面視において側面被覆部ｆ２３Ｂと整合しており、縁２４Ａにおける樹脂膜ｆ２４の側端面ｆ２４Ｂは、側面被覆部ｆ２３Ｂ（厳密には、各側面の粗面領域Ｓにおける側面被覆部ｆ２３Ｂ）と面一となって、基板ｆ２の厚さ方向に延びている。 樹脂膜ｆ２４の表面ｆ２４Ｃは、基板ｆ２の表面ｆ２Ａと平行となるように平坦に延びている。 チップ抵抗器ｆ１における基板ｆ２の表面ｆ２Ａ側に応力がかかった場合に、樹脂膜ｆ２４の表面ｆ２４Ｃ（特に、第１接続電極ｆ３と第２接続電極ｆ４との間の領域の表面ｆ２４Ｃ）が、応力分散面として機能して、当該応力を分散する。

また、樹脂膜ｆ２４において、平面視で離れた２つの位置には、開口ｆ２５が１つずつ形成されている。 各開口ｆ２５は、樹脂膜ｆ２４およびパッシベーション膜ｆ２３（表面被覆部ｆ２３Ａ）を、それぞれの厚さ方向において連続して貫通する貫通孔である。 そのため、開口ｆ２５は、樹脂膜ｆ２４だけでなくパッシベーション膜ｆ２３にも形成されている。 各開口ｆ２５からは、配線膜ｆ２２の一部が露出されている。 配線膜ｆ２２において各開口ｆ２５から露出された部分は、外部接続用のパッド領域ｆ２２Ａ（パッド）となっている。 各開口ｆ２５は、表面被覆部ｆ２３Ａでは、表面被覆部ｆ２３Ａの厚さ方向（基板ｆ２の厚さ方向と同じ）に沿って延びていて、樹脂膜ｆ２４では、表面被覆部ｆ２３Ａ側から樹脂膜ｆ２４の表面ｆ２４Ｃに向かうのに従って基板ｆ２の長手方向（図１３９における左右方向）に徐々に広がっている。 そのため、樹脂膜ｆ２４において開口ｆ２５を区画する区画面ｆ２４Ｄは、基板ｆ２の厚さ方向に対して交差する傾斜面になっている。 なお、樹脂膜ｆ２４において各開口ｆ２５を縁取る部分には、開口ｆ２５を前記長手方向から区画する１対の区画面ｆ２４Ｄが存在するが、これらの区画面ｆ２４Ｄの間隔は、表面被覆部ｆ２３Ａ側から樹脂膜ｆ２４の表面ｆ２４Ｃに向かうのに従って次第に広がっている。 また、樹脂膜ｆ２４において各開口ｆ２５を縁取る部分には、開口ｆ２５を基板ｆ２の短手方向から区画する別の１対の区画面ｆ２４Ｄが存在するが（図１３９にはあらわれていない）、これらの区画面ｆ２４Ｄの間隔も、表面被覆部ｆ２３Ａ側から樹脂膜ｆ２４の表面ｆ２４Ｃに向かうのに従って次第に広がっていてもよい。

２つの開口ｆ２５のうち、一方の開口ｆ２５は、第１接続電極ｆ３によって埋め尽くされ、他方の開口ｆ２５は、第２接続電極ｆ４によって埋め尽くされている。 第１接続電極ｆ３および第２接続電極ｆ４のそれぞれは、樹脂膜ｆ２４の表面ｆ２４Ｃに向かって広がる開口ｆ２５に応じて、樹脂膜ｆ２４の表面ｆ２４Ｃに向かって広がっている。 そのため、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの縦断面（基板ｆ２の長手方向および厚さ方向に沿う平面で切断したときの切断面）は、基板ｆ２の表面ｆ２Ａ側に上底を有して樹脂膜ｆ２４の表面ｆ２４Ｃ側に下底を有する台形状をなしている。 また、当該下底が第１接続電極ｆ３および第２接続電極ｆ４のそれぞれにおける表面ｆ３Ａ，ｆ４Ａとなるのだが、表面ｆ３Ａ，ｆ４Ａのそれぞれでは、開口ｆ２５側の端部が基板ｆ２の表面ｆ２Ａ側へ湾曲している。 なお、開口ｆ２５が樹脂膜ｆ２４の表面ｆ２４Ｃに向かって広がっていない場合（開口ｆ２５を区画する区画面ｆ２４Ｄが基板ｆ２の厚さ方向に延びている）には、表面ｆ３Ａ，ｆ４Ａのそれぞれは、開口ｆ２５側の端部を含む全ての領域において、基板ｆ２の表面ｆ２Ａに沿った平坦面になる。

また、前述したように、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれは、Ｎｉ、ＰｄおよびＡｕをこの順番で表面ｆ２Ａ上に積層することによって構成されているので、Ｎｉ層ｆ３３、Ｐｄ層ｆ３４およびＡｕ層ｆ３５を表面ｆ２Ａ側からこの順で有している。 そのため、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれにおいて、Ｎｉ層ｆ３３とＡｕ層ｆ３５との間にＰｄ層ｆ３４が介装されている。 第１接続電極ｆ３および第２接続電極ｆ４のそれぞれにおいて、Ｎｉ層ｆ３３は各接続電極の大部分を占めており、Ｐｄ層ｆ３４およびＡｕ層ｆ３５は、Ｎｉ層ｆ３３に比べて格段に薄く形成されている。 Ｎｉ層ｆ３３は、チップ抵抗器ｆ１が実装基板ｆ９に実装された際に（図１３１（ｂ）参照）、各開口ｆ２５のパッド領域ｆ２２Ａにおける配線膜ｆ２２のＡｌと、前述した半田ｆ１３とを中継する役割を有している。

第１接続電極ｆ３および第２接続電極ｆ４では、Ｎｉ層ｆ３３の表面が、Ｐｄ層ｆ３４を介してＡｕ層ｆ３５によって覆われているので、Ｎｉ層ｆ３３が酸化することを防止できる。 また、Ａｕ層ｆ３５を薄くすることによってＡｕ層ｆ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｆ３３とＡｕ層ｆ３５との間に介装されたＰｄ層ｆ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｆ３３が外部に露出されて酸化することを防止できる。

そして、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれでは、Ａｕ層ｆ３５が、表面ｆ３Ａ，ｆ４Ａとして、最表面に露出しており、樹脂膜ｆ２４の表面ｆ２４Ａにおいて開口ｆ２５から外部を臨んでいる。 第１接続電極ｆ３は、一方の開口ｆ２５を介して、この開口ｆ２５におけるパッド領域ｆ２２Ａにおいて配線膜ｆ２２に対して電気的に接続されている。 第２接続電極ｆ４は、他方の開口ｆ２５を介して、この開口ｆ２５におけるパッド領域ｆ２２Ａにおいて配線膜ｆ２２に対して電気的に接続されている。 第１接続電極ｆ３および第２接続電極ｆ４のそれぞれでは、Ｎｉ層ｆ３３がパッド領域ｆ２２Ａに対して接続されている。 これにより、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれは、素子ｆ５に対して電気的に接続されている。 ここで、配線膜ｆ２２は、抵抗体Ｒのまとまり（抵抗ｆ５６）、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれに接続された配線を形成している。

このように、開口ｆ２５が形成された樹脂膜ｆ２４およびパッシベーション膜ｆ２３は、開口ｆ２５から第１接続電極ｆ３および第２接続電極ｆ４を露出させた状態で表面ｆ２Ａを覆っている。 そのため、樹脂膜ｆ２４の表面ｆ２４Ｃにおいて開口ｆ２５に露出された第１接続電極ｆ３および第２接続電極ｆ４を介して、チップ抵抗器ｆ１と実装基板ｆ９との間における電気的接続を達成することができる（図１３１（ｂ）参照）。

ここで、樹脂膜ｆ２４の厚み、つまり、基板ｆ２の表面ｆ２Ａからの樹脂膜ｆ２４の表面ｆ２４Ｃまでの高さＨは、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの（表面ｆ２Ａからの）高さＪ以上である。 図１３９では、第１の実施形態として、高さＨと高さＪとは同じになっていて、樹脂膜ｆ２４の表面ｆ２４Ｃと、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの表面ｆ３Ａ，ｆ４Ａとが面一になっている。

図１４０Ａ〜図１４０Ｈは、図１３９に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図１４０Ａに示すように、基板ｆ２の元となる基板ｆ３０を用意する。 この場合、基板ｆ３０の表面ｆ３０Ａは、基板ｆ２の表面ｆ２Ａであり、基板ｆ３０の裏面ｆ３０Ｂは、基板ｆ２の裏面ｆ２Ｂである。

そして、基板ｆ３０の表面ｆ３０Ａを熱酸化して、表面ｆ３０ＡにＳｉＯ _２等からなる絶縁層ｆ２０を形成し、絶縁層ｆ２０上に素子ｆ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｆ２２）を形成する。 具体的には、スパッタリングにより、まず、絶縁層ｆ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｆ２１を全面に形成し、さらに、抵抗体膜ｆ２１に接するように抵抗体膜ｆ２１の上にアルミニウム（Ａｌ）の配線膜ｆ２２を積層する。 その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｆ２１および配線膜ｆ２２を選択的に除去してパターニングし、図１３３Ａに示すように、平面視で、抵抗体膜ｆ２１が積層された一定幅の抵抗体膜ラインｆ２１Ａが一定間隔をあけて列方向に配列される構成を得る。 このとき、部分的に抵抗体膜ラインｆ２１Ａおよび配線膜ｆ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図１３２参照）。 続いて、たとえばウェットエッチングにより抵抗体膜ラインｆ２１Ａの上に積層された配線膜ｆ２２を選択的に除去してパターニングする。 この結果、抵抗体膜ラインｆ２１Ａ上に一定間隔Ｒをあけて配線膜ｆ２２が積層された構成の素子ｆ５（換言すれば複数の抵抗体Ｒ）が得られる。 このように、抵抗体膜ｆ２１に配線膜ｆ２２を積層して抵抗体膜ｆ２１および配線膜ｆ２２をパターニングするだけで、複数の抵抗体ＲとともにヒューズＦも一括して簡易に形成することができる。 なお、抵抗体膜ｆ２１および配線膜ｆ２２が目標寸法で形成されたか否かを確かめるために、素子ｆ５全体の抵抗値を測定してもよい。

図１４０Ａを参照して、素子ｆ５は、１枚の基板ｆ３０に形成するチップ抵抗器ｆ１の数に応じて、基板ｆ３０の表面ｆ３０Ａ上における多数の箇所に形成される。 基板ｆ３０において（１つの）素子ｆ５（前述した抵抗ｆ５６）が形成された１つの領域をチップ部品領域Ｙというと、基板ｆ３０の表面ｆ３０Ａ上には、抵抗ｆ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｆ５）が形成（設定）される。 １つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｆ１（図１３９参照）を平面視したものと一致する。 そして、基板ｆ３０の表面ｆ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。 境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。 境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。 境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｆ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｆ１の大量生産が可能になる。

次いで、図１４０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｆ４５を、基板ｆ３０の表面ｆ３０Ａの全域に亘って形成する。 絶縁膜ｆ４５は、絶縁層ｆ２０および絶縁層ｆ２０上の素子ｆ５（抵抗体膜ｆ２１や配線膜ｆ２２）を全て覆っていて、これらに接している。 そのため、絶縁膜ｆ４５は、前述したトリミング対象領域Ｘ（図１３２参照）における配線膜ｆ２２も覆っている。 また、絶縁膜ｆ４５は、基板ｆ３０の表面ｆ３０Ａにおいて全域に亘って形成されることから、表面ｆ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。 これにより、絶縁膜ｆ４５は、表面ｆ３０Ａ（表面ｆ３０Ａ上の素子ｆ５も含む）全域を保護する保護膜となる。

次いで、図１４０Ｂに示すように、絶縁膜ｆ４５を全て覆うように、基板ｆ３０の表面ｆ３０Ａの全域に亘ってレジストパターンｆ４１を形成する。 レジストパターンｆ４１には、開口ｆ４２が形成されている。
図１４１は、図１４０Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図１４１を参照して、レジストパターンｆ４１の開口ｆ４２は、多数のチップ抵抗器ｆ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｆ１の輪郭の間の領域（図１４１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。 そのため、開口ｆ４２の全体形状は、互いに直交する直線部分ｆ４２Ａおよびｆ４２Ｂを複数有する格子状になっている。

レジストパターンｆ４１では、開口ｆ４２において互いに直交する直線部分ｆ４２Ａおよびｆ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。 そのため、直線部分ｆ４２Ａおよびｆ４２Ｂの交差部分ｆ４３は、平面視で略９０°をなすように尖っている。
図１４０Ｂを参照して、レジストパターンｆ４１をマスクとするプラズマエッチングにより、絶縁膜ｆ４５、絶縁層ｆ２０および基板ｆ３０のそれぞれを選択的に除去する。 これにより、隣り合う素子ｆ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｆ３０の材料がエッチング（除去）される。 その結果、平面視においてレジストパターンｆ４１の開口ｆ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｆ４５および絶縁層ｆ２０を貫通して基板ｆ３０の表面ｆ３０Ａから基板ｆ３０の厚さ途中まで到達する所定深さの第１溝ｆ４４が形成される。 第１溝ｆ４４は、互いに対向する１対の側面ｆ４４Ａと、当該１対の側面ｆ４４Ａの下端（基板ｆ３０の裏面ｆ３０Ｂ側の端）の間を結ぶ底面ｆ４４Ｂとによって区画されている。 基板ｆ３０の表面ｆ３０Ａを基準とした第１溝ｆ４４の深さは、完成したチップ抵抗器ｆ１の厚さＴ（図１３１（ａ）参照）の半分程度であり、第１溝ｆ４４の幅（対向する側面ｆ４４Ａの間隔）Ｍは、２０μｍ前後であって、深さ方向全域に亘って一定になっている。 エッチングの中でも、特にプラズマエッチングを用いることによって、第１溝ｆ４４を高精度に形成することができる。

基板ｆ３０における第１溝ｆ４４の全体形状は、平面視でレジストパターンｆ４１の開口ｆ４２（図１４１参照）と一致する格子状になっている。 そして、基板ｆ３０の表面ｆ３０Ａでは、各素子ｆ５が形成されたチップ部品領域Ｙのまわりを第１溝ｆ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。 基板ｆ３０において素子ｆ５が形成された部分は、チップ抵抗器ｆ１の半製品ｆ５０である。 基板ｆ３０の表面ｆ３０Ａでは、第１溝ｆ４４に取り囲まれたチップ部品領域Ｙに半製品ｆ５０が１つずつ位置していて、これらの半製品ｆ５０は、行列状に整列配置されている。

図１４０Ｂに示すように第１溝ｆ４４が形成された後、レジストパターンｆ４１が除去され、図１４０Ｃに示すように、ダイシングソーｆ４７を有するダイシングマシン（図示せず）が稼動される。 ダイシングソーｆ４７は、円板形状の砥石であって、その周端面に切断歯部が形成されている。 ダイシングソーｆ４７の幅Ｑ（厚み）は、第１溝ｆ４４の幅Ｍよりも小さい。 ここで、第１溝ｆ４４の中央位置（互いに対向する１対の側面ｆ４４Ａから等距離にある位置）に、ダイシングラインＵが設定される。 ダイシングソーｆ４７は、その厚さ方向における中央位置４７Ａが平面視でダイシングラインＵに一致した状態で、第１溝ｆ４４内をダイシングラインＵに沿って移動し、その際、第１溝ｆ４４の底面ｆ４４Ｂから基板ｆ３０を削る。 ダイシングソーｆ４７の移動が完了すると、基板ｆ３０には、第１溝ｆ４４の底面ｆ４４Ｂから掘り下がった所定深さの第２溝ｆ４８が形成される。

第２溝ｆ４８は、第１溝ｆ４４の底面ｆ４４Ｂから連続して、所定深さで基板ｆ３０の裏面ｆ３０Ｂ側へ窪んでいる。 第２溝ｆ４８は、互いに対向する１対の側面ｆ４８Ａと、当該１対の側面ｆ４８Ａの下端（基板ｆ３０の裏面ｆ３０Ｂ側の端）の間を結ぶ底面ｆ４８Ｂとによって区画されている。 第１溝ｆ４４の底面ｆ４４Ｂを基準とした第２溝ｆ４８の深さは、完成したチップ抵抗器ｆ１の厚さＴの半分程度であり、第２溝ｆ４８の幅（対向する側面ｆ４８Ａの間隔）は、ダイシングソーｆ４７の幅Ｑと同じであって、深さ方向全域に亘って一定になっている。 第１溝ｆ４４および第２溝ｆ４８において、基板ｆ３０の厚さ方向に隣り合う側面ｆ４４Ａと側面ｆ４８Ａとの間には、当該厚さ方向に直交する方向（基板ｆ３０の表面ｆ３０Ａに沿う方向）に延びる段差ｆ４９が形成されている。 そのため、連続している第１溝ｆ４４および第２溝ｆ４８のまとまりは、裏面ｆ３０Ｂ側へ向けて細くなる凸状になっている。 側面ｆ４４Ａが、完成したチップ抵抗器ｆ１における各側面（側面ｆ２Ｃ〜ｆ２Ｆのそれぞれ）の粗面領域Ｓとなり、側面ｆ４８Ａが、チップ抵抗器ｆ１における各側面の筋状パターン領域Ｐとなり、段差ｆ４９が、チップ抵抗器ｆ１における各側面の段差Ｎとなる。

ここで、エッチングによって第１溝ｆ４４を形成することによって、各側面ｆ４４Ａおよび底面ｆ４４Ｂは、不規則パターンのざらざらした粗面になっている。 一方、ダイシングソーｆ４７によって第２溝ｆ４８を形成することによって、各側面ｆ４８Ａには、ダイシングソーｆ４７の研削跡をなす多数の筋が規則的なパターンで残っている。 この筋は、側面ｆ４８Ａをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器ｆ１では、前述した筋Ｖとなる（図１３１（ａ）参照）。

次いで、図１４０Ｄに示すようにマスクｆ６５を用いたエッチングによって、絶縁膜ｆ４５を選択的に除去する。 マスクｆ６５では、絶縁膜ｆ４５において平面視で各パッド領域ｆ２２Ａ（図１３９参照）に一致する部分に、開口ｆ６６が形成されている。 これにより、エッチングによって、絶縁膜ｆ４５において開口ｆ６６と一致する部分が除去され、当該部分には、開口ｆ２５が形成される。 これにより、絶縁膜ｆ４５は、開口ｆ２５において各パッド領域ｆ２２Ａを露出させるように形成されたことになる。 １つの半製品ｆ５０につき、開口ｆ２５は２つ形成される。

各半製品ｆ５０において、絶縁膜ｆ４５に２つの開口ｆ２５を形成した後に、抵抗測定装置（図示せず）のプローブｆ７０を各開口ｆ２５のパッド領域ｆ２２Ａに接触させて、素子ｆ５の全体の抵抗値を検出する。 そして、絶縁膜ｆ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図１３２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｆ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。 このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｆ５０（換言すれば、チップ抵抗器ｆ１）全体の抵抗値を調整できる。 このとき、絶縁膜ｆ４５が素子ｆ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｆ５に付着して短絡が生じることを防止できる。 また、絶縁膜ｆ４５がヒューズＦ（抵抗体膜ｆ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。

その後、ＣＶＤ法によって絶縁膜ｆ４５上にＳｉＮを形成し、絶縁膜ｆ４５を厚くする。 このとき、図１４０Ｅに示すように、第１溝ｆ４４および第２溝ｆ４８の内周面（前述した側面ｆ４４Ａ、底面ｆ４４Ｂ、側面ｆ４８Ａおよび底面ｆ４８Ｂ）の全域にも絶縁膜ｆ４５が形成される。 そのため、絶縁膜ｆ４５は、前述した段差ｆ４９上にも形成されている。 第１溝ｆ４４および第２溝ｆ４８のそれぞれの内周面における絶縁膜ｆ４５（図１４０Ｅに示された状態の絶縁膜ｆ４５）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。 このとき、絶縁膜ｆ４５の一部は、各開口ｆ２５に入り込んで開口ｆ２５を塞いでいる。

その後、ポリイミドからなる感光性樹脂の液体を、基板ｆ３０に対して、絶縁膜ｆ４５の上からスプレー塗布して、図１４０Ｅに示すように感光性樹脂の樹脂膜ｆ４６を形成する。 この際、当該液体が第１溝ｆ４４および第２溝ｆ４８内に入り込まないように、平面視で第１溝ｆ４４および第２溝ｆ４８だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｆ３０に対して塗布される。 その結果、当該液状の感光性樹脂は、基板ｆ３０上だけに形成され、基板ｆ３０上において、樹脂膜ｆ４６（樹脂膜）となる。 表面ｆ３０Ａ上の樹脂膜ｆ４６の表面ｆ４６Ａは、表面ｆ３０Ａに沿って平坦になっている。

なお、当該液体が第１溝ｆ４４および第２溝ｆ４８内に入り込んでいないので、第１溝ｆ４４および第２溝ｆ４８内には、樹脂膜ｆ４６が形成されていない。 また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｆ３０の表面ｆ３０Ａに貼り付けたりすることによって、樹脂膜ｆ４６を形成してもよい。

次いで、樹脂膜ｆ４６に熱処理（キュア処理）を施す。 これにより、樹脂膜ｆ４６の厚みが熱収縮するとともに、樹脂膜ｆ４６が硬化して膜質が安定する。
次いで、図１４０Ｆに示すように、樹脂膜ｆ４６をパターニングし、表面ｆ３０Ａ上の樹脂膜ｆ４６において平面視で配線膜ｆ２２の各パッド領域ｆ２２Ａ（開口ｆ２５）と一致する部分を選択的に除去する。 具体的には、平面視で各パッド領域ｆ２２Ａに整合（一致）するパターンの開口ｆ６１が形成されたマスクｆ６２を用いて、樹脂膜ｆ４６を、当該パターンで露光して現像する。 これにより、各パッド領域ｆ２２Ａの上方で樹脂膜ｆ４６が分離されて開口ｆ２５が形成される。 この際、樹脂膜ｆ４６において開口ｆ２５を縁取っている部分が熱収縮し、当該部分において開口ｆ２５を区画する区画面ｆ４６Ｂは、基板ｆ３０の厚さ方向に対して交差する傾斜面になる。 これによって、開口ｆ２５は、前述したように、樹脂膜ｆ４６の表面ｆ４６Ａ（樹脂膜ｆ２４の表面ｆ２４Ｃになる）に向かうのに従って広がった状態になる。

次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｆ２２Ａ上の絶縁膜ｆ４５が除去されることで、各開口ｆ２５が開放されてパッド領域ｆ２２Ａが露出される。
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｆ２５におけるパッド領域ｆ２２Ａ上に形成することによって、図１４０Ｇに示すように、パッド領域ｆ２２Ａ上に第１接続電極ｆ３および第２接続電極ｆ４を形成する。

図１４２は、第１接続電極および第２接続電極の製造工程を説明するための図である。
詳しくは、図１４２を参照して、まず、パッド領域ｆ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。 次いで、当該表面の酸化膜が除去される（ステップＳ２）。 次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｆ２２の）ＡｌがＺｎに置換される（ステップＳ３）。 次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｆ２２Ａでは、新しいＡｌが露出される（ステップＳ４）。

次いで、パッド領域ｆ２２Ａをめっき液に浸けることによって、パッド領域ｆ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。 これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｆ３３が形成される（ステップＳ５）。
次いで、Ｎｉ層ｆ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｆ３３の表面にＰｄめっきが施される。 これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｆ３３の表面にＰｄ層ｆ３４が形成される（ステップＳ６）。

次いで、Ｐｄ層ｆ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｆ３４の表面にＡｕめっきが施される。 これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｆ３４の表面にＡｕ層ｆ３５が形成される（ステップＳ７）。 これによって、第１接続電極ｆ３および第２接続電極ｆ４が形成され、形成後の第１接続電極ｆ３および第２接続電極ｆ４を乾燥させると（ステップＳ８）、第１接続電極ｆ３および第２接続電極ｆ４の製造工程が完了する。 なお、前後するステップの間には、半製品ｆ５０を水で洗浄する工程が適宜実施される。 また、ジンケート処理は複数回実施されてもよい。

図１４０Ｇでは、各半製品ｆ５０において第１接続電極ｆ３および第２接続電極ｆ４が形成された後の状態を示している。 第１接続電極ｆ３および第２接続電極ｆ４のそれぞれでは、表面ｆ３Ａ，ｆ４Ａが、樹脂膜ｆ４６の表面ｆ４６Ａと面一になっている。 また、樹脂膜ｆ４６において開口ｆ２５を区画する区画面ｆ４６Ｂが前述したように傾斜しているのに応じて、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれでは、表面ｆ３Ａ，ｆ４Ａにおいて開口ｆ２５の縁側の端部が、基板ｆ３０の裏面ｆ３０Ｂ側へ湾曲している。 そのため、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれでは、Ｎｉ層ｆ３３、Ｐｄ層ｆ３４およびＡｕ層ｆ３５のそれぞれにおける開口ｆ２５の縁側の端部が、基板ｆ３０の裏面ｆ３０Ｂ側へ湾曲している。

以上のように、第１接続電極ｆ３および第２接続電極ｆ４を無電解めっきによって形成するので、第１接続電極ｆ３および第２接続電極ｆ４を電解めっきによって形成する場合に比べて、第１接続電極ｆ３および第２接続電極ｆ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｆ１の生産性を向上できる。 さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｆ３および第２接続電極ｆ４についての形成位置にずれが生じないので、第１接続電極ｆ３および第２接続電極ｆ４の形成位置精度を向上して歩留まりを向上できる。 また、樹脂膜ｆ２４から露出されたパッド領域ｆ２２Ａを無電解めっきすることによって、当該パッド領域ｆ２２Ａ上だけに第１接続電極ｆ３および第２接続電極ｆ４を形成することができる。

また、電解めっきの場合には、めっき液にＮｉやＳｎが含有されている場合が一般的である。 そのため、第１接続電極ｆ３および第２接続電極ｆ４の表面ｆ３Ａ，ｆ４Ａに残ったＳｎが酸化されることによって、第１接続電極ｆ３および第２接続電極ｆ４と実装基板ｆ９の接続端子ｆ８８（図１３１（ｂ）参照）との接続不良が生じ得るが、無電解めっきを用いる第６参考例では、そのような問題はない。

このように第１接続電極ｆ３および第２接続電極ｆ４が形成されてから、第１接続電極ｆ３および第２接続電極ｆ４間での通電検査が行われた後に、基板ｆ３０が裏面ｆ３０Ｂから研削される。
具体的には、図１４０Ｈに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｆ７２を有する支持テープｆ７１が、粘着面ｆ７２において、各半製品ｆ５０における第１接続電極ｆ３および第２接続電極ｆ４側（つまり、表面ｆ３０Ａ）に貼着される。 これにより、各半製品ｆ５０が支持テープｆ７１に支持される。 ここで、支持テープｆ７１として、たとえば、ラミネートテープを用いることができる。

各半製品ｆ５０が支持テープｆ７１に支持された状態で、基板ｆ３０を裏面ｆ３０Ｂ側から研削する。 研削によって、裏面ｆ３０Ｂが第２溝ｆ４８の底面ｆ４８Ｂ（図１４０Ｇ参照）に到達するまで基板ｆ３０が薄型化されると、隣り合う半製品ｆ５０を連結するものがなくなるので、第１溝ｆ４４および第２溝ｆ４８を境界として基板ｆ３０が分割され、半製品ｆ５０が個別に分離してチップ抵抗器ｆ１の完成品となる。 つまり、第１溝ｆ４４および第２溝ｆ４８（換言すれば、境界領域Ｚ）において基板ｆ３０が切断（分断）され、これによって、個々のチップ抵抗器ｆ１が切り出される。 裏面ｆ３０Ｂを研削した後の基板ｆ３０（基板ｆ２）の厚さは、１５０μｍ〜４００μｍ（１５０μｍ以上４００μｍ以下）である。

完成した各チップ抵抗器ｆ１では、第１溝ｆ４４の側面ｆ４４Ａをなしていた部分が、基板ｆ２の側面ｆ２Ｃ〜ｆ２Ｆのいずれかの粗面領域Ｓとなり、第２溝ｆ４８の側面ｆ４８Ａをなしていた部分が、基板ｆ２の側面ｆ２Ｃ〜ｆ２Ｆのいずれかの筋状パターン領域Ｐとなり、側面ｆ４４Ａと側面ｆ４８Ａとの間の段差ｆ４９が、前述した段差Ｎとなる。 そして、完成した各チップ抵抗器ｆ１では、裏面ｆ３０Ｂが裏面ｆ２Ｂとなる。 つまり、前述したように第１溝ｆ４４および第２溝ｆ４８を形成する工程（図１４０Ｂおよび図１４０Ｃ参照）は、側面ｆ２Ｃ〜ｆ２Ｆを形成する工程に含まれる。 また、絶縁膜ｆ４５がパッシベーション膜ｆ２３となり、樹脂膜ｆ４６が樹脂膜ｆ２４となる。

たとえば、エッチングによって形成された第１溝ｆ４４（図１４０Ｂ参照）の深さが一様でなくでも、ダイシングソーｆ４７によって第２溝ｆ４８を形成すれば（図１４０Ｃ参照）、第１溝ｆ４４および第２溝ｆ４８の全体の深さ（基板ｆ３０の表面ｆ３０Ａから第２溝ｆ４８の底までの深さ）は一様になる。 そのため、基板ｆ３０の裏面ｆ３０Ｂを研削してチップ抵抗器ｆ１を個片化するときに、基板ｆ３０から分離されるまでのチップ抵抗器ｆ１間の時間差を少なくして各チップ抵抗器ｆ１をほぼ同時に基板ｆ３０から分離することができる。 これにより、先に分離されたチップ抵抗器ｆ１が基板ｆ３０と衝突を繰り返すことによってチップ抵抗器ｆ１にチッピングが生じるといった不具合を抑制できる。 また、チップ抵抗器ｆ１の表面ｆ２Ａ側の角部（コーナー部ｆ１１）は、エッチングで形成された第１溝ｆ４４によって区画されているので、コーナー部ｆ１１では、ダイシングソーｆ４７によって区画される場合と比べて、チッピングが生じにくい。 以上の結果、チップ抵抗器ｆ１の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。 つまり、チップ抵抗器ｆ１の表面ｆ２Ａ側におけるコーナー部ｆ１１（図１３１（ａ）参照）における形状のコントロールが可能となる。 また、第１溝ｆ４４および第２溝ｆ４８の両方をエッチングによって形成する場合に比べて、チップ抵抗器ｆ１の個片化にかかる時間を短縮して、チップ抵抗器ｆ１の生産性を向上することもできる。

特に、個片化されたチップ抵抗器ｆ１における基板ｆ２の厚さが１５０μｍ〜４００μｍと比較的大きい場合には、エッチングだけで基板ｆ３０の表面ｆ３０Ａから第２溝ｆ４８の底面ｆ４８Ｂまで到達する溝（図１４０Ｃ参照）を形成するのは困難であるし、時間がかかる。 しかし、このような場合であっても、エッチングおよびダイシングソーｆ４７によるダイシングを併用して第１溝ｆ４４および第２溝ｆ４８を形成してから基板ｆ３０の裏面ｆ３０Ｂを研削することによって、チップ抵抗器ｆ１の個片化にかかる時間を短縮できる。 よって、チップ抵抗器ｆ１の生産性を向上することができる。

また、ダイシングによって第２溝ｆ４８を基板ｆ３０の裏面ｆ３０Ｂまで到達させてしまうと（第２溝ｆ４８が基板ｆ３０を貫通するようにすると）、完成したチップ抵抗器ｆ１では、裏面ｆ２Ｂと側面ｆ２Ｃ〜ｆ２Ｆとのコーナー部にチッピングが生じ得る。 しかし、第６参考例のように第２溝ｆ４８が裏面ｆ３０Ｂまで到達しないようにハーフダイシングしてから（図１４０Ｃ参照）、裏面ｆ３０Ｂを研磨すれば、裏面ｆ２Ｂと側面ｆ２Ｃ〜ｆ２Ｆとのコーナー部にチッピングが生じにくい。

また、エッチングだけで基板ｆ３０の表面ｆ３０Ａから第２溝ｆ４８の底面ｆ４８Ｂまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板ｆ２の厚さ方向に沿わず、溝の断面が矩形状になりにくい。 つまり、溝の側面にばらつきが生じる。 しかし、第６参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第１溝ｆ４４および第２溝ｆ４８の全体の溝側面（側面ｆ４４Ａおよび側面ｆ４８Ａのそれぞれ）におけるばらつきを低減して、当該溝側面を基板ｆ２の厚さ方向に沿わせることができる。

また、ダイシングソーｆ４７の幅Ｑが第１溝ｆ４４の幅Ｍよりも小さいので、ダイシングソーｆ４７によって形成された第２溝ｆ４８の幅Ｑは、第１溝ｆ４４の幅Ｍよりも小さくなり、第２溝ｆ４８は、第１溝ｆ４４の内側に位置する（図１４０Ｃ参照）。 そのため、ダイシングソーｆ４７によって第２溝ｆ４８を形成するときに、ダイシングソーｆ４７が第１溝ｆ４４の幅を広げてしまうことはない。 よって、第１溝ｆ４４によって区画されるはずのチップ抵抗器ｆ１の表面ｆ２Ａ側のコーナー部ｆ１１がダイシングソーｆ４７によって区画されてしまってコーナー部ｆ１１にチッピングが生じることを確実に抑制できる。

なお、第２溝ｆ４８を形成してから裏面ｆ３０Ｂを研削することでチップ抵抗器ｆ１を個片化しているが、第２溝ｆ４８を形成する前に、裏面ｆ３０Ｂを先に研削しておいてから、第２溝ｆ４８をダイシングで形成してもよい。 また、基板ｆ３０を裏面ｆ３０Ｂ側から第２溝ｆ４８の底面ｆ４８Ｂまでエッチングすることによってチップ抵抗器ｆ１を切り出すことも想定される。

以上のように、第１溝ｆ４４および第２溝ｆ４８を形成してから基板ｆ３０を裏面ｆ３０Ｂ側から研削すれば、基板ｆ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｆ１（チップ部品）に分割できる（複数のチップ抵抗器ｆ１の個片を一度に得ることができる）。 よって、複数のチップ抵抗器ｆ１の製造時間の短縮によってチップ抵抗器ｆ１の生産性の向上を図ることができる。 ちなみに、直径が８インチの基板ｆ３０を用いると５０万個程度のチップ抵抗器ｆ１を切り出すことができる。

つまり、チップ抵抗器ｆ１のチップサイズが小さくても、このように先に第１溝ｆ４４および第２溝ｆ４８を形成しておいてから基板ｆ３０を裏面ｆ３０Ｂから研削することによって、チップ抵抗器ｆ１を一度に個片化することができる。
また、エッチングによって第１溝ｆ４４を高精度に形成できるので、個々のチップ抵抗器ｆ１において第１溝ｆ４４によって区画された側面ｆ２Ｃ〜ｆ２Ｆの粗面領域Ｓ側では、外形寸法精度の向上を図ることができる。 特に、プラズマエッチングを用いれば、第１溝ｆ４４を一層高精度に形成できる。 また、レジストパターンｆ４１（図１４１参照）に応じて、第１溝ｆ４４の間隔を微細化できるので、隣り合う第１溝ｆ４４の間に形成されるチップ抵抗器ｆ１の小型化を図ることができる。 また、エッチングの場合には、チップ抵抗器ｆ１の側面ｆ２Ｃ〜ｆ２Ｆの粗面領域Ｓにおいて隣り合うもの同士のコーナー部ｆ１１（図１３１（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｆ１の外観の向上を図ることができる。

なお、完成したチップ抵抗器ｆ１における基板ｆ２の裏面ｆ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｆ２Ｂを綺麗にしてもよい。
図１４０Ｈに示すように完成したチップ抵抗器ｆ１は、支持テープｆ７１から引き剥がされた後に、所定のスペースまで搬送されて当該スペースで保管される。
チップ抵抗器ｆ１を実装基板ｆ９（図１３１（ｂ）参照）に実装する場合、自動実装機の吸着ノズルｆ９１（図１３１（ｂ）参照）にチップ抵抗器ｆ１の裏面ｆ２Ｂを吸着してから吸着ノズルｆ９１を動かすことによって、チップ抵抗器ｆ１を搬送する。 このとき、吸着ノズルｆ９１は、裏面ｆ２Ｂの長手方向における略中央部分に吸着する。 そして、図１３１（ｂ）を参照して、チップ抵抗器ｆ１を吸着した吸着ノズルｆ９１を実装基板ｆ９まで移動させる。 実装基板ｆ９には、チップ抵抗器ｆ１の第１接続電極ｆ３および第２接続電極ｆ４に応じて、前述した１対の接続端子ｆ８８が設けられている。 接続端子ｆ８８は、たとえば、Ｃｕからなる。 各接続端子ｆ８８の表面には、半田ｆ１３が当該表面から突出するように設けられている。

そこで、吸着ノズルｆ９１を移動させて実装基板ｆ９に押し付けることで、チップ抵抗器ｆ１において、第１接続電極ｆ３を一方の接続端子ｆ８８の半田ｆ１３に接触させ、第２接続電極ｆ４を他方の接続端子ｆ８８の半田ｆ１３に接触させる。 この状態で、半田ｆ１３を加熱すると、半田ｆ１３が溶融する。 その後、半田ｆ１３が冷却されて固まると、第１接続電極ｆ３と当該一方の接続端子ｆ８８とが半田ｆ１３を介して接合し、第２接続電極ｆ４と当該他方の接続端子ｆ８８とが半田ｆ１３を介して接合し、実装基板ｆ９へのチップ抵抗器ｆ１の実装が完了する。

図１４３は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。
一方、図１４０Ｈに示すように完成したチップ抵抗器ｆ１を、図１４３に示すエンボスキャリアテープｆ９２に収容する場合もある。
エンボスキャリアテープｆ９２は、たとえば、ポリカーボネート樹脂等で形成されたテープ（帯状体）である。 エンボスキャリアテープｆ９２には、多数のポケットｆ９３が、エンボスキャリアテープｆ９２の長手方向に並ぶように形成されている。 各ポケットｆ９３は、エンボスキャリアテープｆ９２の一方の面（裏面）へ窪む凹状の空間として区画されている。

完成したチップ抵抗器ｆ１（図１４０Ｈ参照）をエンボスキャリアテープｆ９２に収容する場合、搬送装置の吸着ノズルｆ９１（図１３１（ｂ）参照）にチップ抵抗器ｆ１の裏面ｆ２Ｂ（長手方向における略中央部分）を吸着してから吸着ノズルｆ９１を動かすことによって、チップ抵抗器ｆ１を支持テープｆ７１から引き剥がす。 そして、吸着ノズルｆ９１をエンボスキャリアテープｆ９２のポケットｆ９３に対向する位置まで移動させる。 このとき、吸着ノズルｆ９１に吸着されたチップ抵抗器ｆ１では、表面ｆ２Ａ側の第１接続電極ｆ３および第２接続電極ｆ４および樹脂膜ｆ２４がポケットｆ９３に対向している。

ここで、チップ抵抗器ｆ１をエンボスキャリアテープｆ９２に収容する場合、エンボスキャリアテープｆ９２は、平坦な支持台ｆ９５の上に載せられている。 吸着ノズルｆ９１をポケットｆ９３側へ移動させて（太線矢印参照）、表面ｆ２Ａ側がポケットｆ９３に対向した姿勢にあるチップ抵抗器ｆ１を、ポケットｆ９３内へ収容する。 そして、チップ抵抗器ｆ１の表面ｆ２Ａ側がポケットｆ９３の底９３Ａに接触すると、エンボスキャリアテープｆ９２に対するチップ抵抗器ｆ１の収容が完了する。 吸着ノズルｆ９１を移動させることでチップ抵抗器ｆ１の表面ｆ２Ａ側をポケットｆ９３の底９３Ａに接触させるとき、表面ｆ２Ａ側の第１接続電極ｆ３および第２接続電極ｆ４および樹脂膜ｆ２４は、支持台ｆ９５によって支持された底９３Ａに対して押し付けられる。

エンボスキャリアテープｆ９２に対するチップ抵抗器ｆ１の収容が完了してから、エンボスキャリアテープｆ９２の表面には、剥離カバーｆ９４が貼り付けられ、各ポケットｆ９３の内部が剥離カバーｆ９４によって密閉される。 これにより、各ポケットｆ９３内に異物が侵入することが防止される。 エンボスキャリアテープｆ９２からチップ抵抗器ｆ１を取り出す場合には、剥離カバーｆ９４がエンボスキャリアテープｆ９２から剥がされてポケットｆ９３が開放される。 その後、自動実装機によって、ポケットｆ９３からチップ抵抗器ｆ１が取り出されて、前述したように実装される。

このようにチップ抵抗器ｆ１を実装する場合や、チップ抵抗器ｆ１をエンボスキャリアテープｆ９２に収容する場合や、さらにはチップ抵抗器ｆ１に対して応力試験を行う場合において、チップ抵抗器ｆ１の裏面ｆ２Ｂ（長手方向における略中央部分）に力をかけて第１接続電極ｆ３および第２接続電極ｆ４を何か（「被接触部」ということにする）に押し付けようとすると、基板ｆ２の表面ｆ２Ａに応力が作用する。 なお、当該被接触部とは、チップ抵抗器ｆ１を実装する場合には、実装基板ｆ９であり、チップ抵抗器ｆ１をエンボスキャリアテープｆ９２へ収容する時には、支持台ｆ９５によって支持されたポケットｆ９３の底９３Ａであり、応力試験時には、応力を受けるチップ抵抗器ｆ１を支える支持面である。

この場合において、基板ｆ２の表面ｆ２Ａにおける樹脂膜ｆ２４の高さＨ（図１３９参照）が、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの高さＪ（図１３９参照）未満であって、第１接続電極ｆ３および第２接続電極ｆ４の表面ｆ３Ａ，ｆ４Ａが基板ｆ２の表面ｆ２Ａから最も突出している（つまり、樹脂膜ｆ２４が薄い）チップ抵抗器ｆ１が考えられる（後述する図１４４参照）。 このようなチップ抵抗器ｆ１は、表面ｆ２Ａ側では、前述した被接触部に対して第１接続電極ｆ３および第２接続電極ｆ４だけで接触（２点接触）するので、チップ抵抗器ｆ１にかかる応力は、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれと基板ｆ２との接合部に集中する。 これによって、チップ抵抗器ｆ１の電気的特性が悪化する虞がある。 さらには、当該応力によって、チップ抵抗器ｆ１内（特に、基板ｆ２の長手方向における略中央部分）に歪みが生じ、ひどい場合には当該略中央部分を起点として基板ｆ２が割れてしまう虞がある。

しかしながら、第６参考例では、前述したように、樹脂膜ｆ２４の高さＨは、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの高さＪ以上となるように、樹脂膜ｆ２４が厚くなっている（図１３９参照）。 よって、チップ抵抗器ｆ１にかかる応力は、第１接続電極ｆ３および第２接続電極ｆ４だけでなく樹脂膜ｆ２４によっても受け止められる。 つまり、チップ抵抗器ｆ１において応力を受ける部分の面積を増大させることができるので、チップ抵抗器ｆ１にかかる応力を分散できる。 これにより、チップ抵抗器ｆ１において第１接続電極ｆ３および第２接続電極ｆ４に対する応力の集中を抑制できる。 特に、樹脂膜ｆ２４の表面ｆ２４Ｃによって、チップ抵抗器ｆ１にかかる応力をより効果的に分散できる。 これにより、チップ抵抗器ｆ１に対する応力の集中を一層抑制できるので、チップ抵抗器ｆ１の強度向上を図ることができる。 その結果、実装時や耐久試験時やエンボスキャリアテープｆ９２への収容時におけるチップ抵抗器ｆ１の破壊を抑制できる。 その結果、実装やエンボスキャリアテープｆ９２への収容における歩留まりを向上させることができ、さらに、チップ抵抗器ｆ１が壊れにくいことからチップ抵抗器ｆ１の取扱い性を向上させることもできる。

次に、チップ抵抗器ｆ１の変形例について説明する。 図１４４〜図１４８は、第１〜第５変形例に係るチップ抵抗器の模式的な断面図である。 第１〜第５変形例において、これまでチップ抵抗器ｆ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。
第１接続電極ｆ３および第２接続電極ｆ４に関し、図１３９では、第１接続電極ｆ３の表面ｆ３Ａおよび第２接続電極ｆ４の表面ｆ４Ａが、樹脂膜ｆ２４の表面ｆ２４Ｃと面一になっている。 実装時等にチップ抵抗器ｆ１にかかる応力を分散することを考慮しないのであれば、図１４４に示す第１変形例のように、第１接続電極ｆ３の表面ｆ３Ａおよび第２接続電極ｆ４の表面ｆ４Ａは、基板ｆ２の表面ｆ２Ａから離れる方向（図１４４では上方）へ向けて樹脂膜ｆ２４の表面ｆ２４Ｃよりも突出していてもよい。 このとき、樹脂膜ｆ２４の高さＨは、第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの高さＪよりも低くなる。

逆に、図１３９の場合よりも、実装時等にチップ抵抗器ｆ１にかかる応力を分散したいのであれば、図１４５に示す第２変形例のように、樹脂膜ｆ２４の高さＨを第１接続電極ｆ３および第２接続電極ｆ４のそれぞれの高さＪよりも高くするとよい。 これにより、樹脂膜ｆ２４が厚くなって、第１接続電極ｆ３の表面ｆ３Ａおよび第２接続電極ｆ４の表面ｆ４Ａが、樹脂膜ｆ２４の表面ｆ２４Ｃよりも、基板ｆ２の表面ｆ２Ａ側（図１４４では下方）へずれる。 この場合には、第１接続電極ｆ３および第２接続電極ｆ４が、樹脂膜ｆ２４の表面ｆ２４Ｃよりも基板ｆ２側へ埋没した状態になっているので、前述した第１接続電極ｆ３および第２接続電極ｆ４における２点接触自体が発生しない。 そのため、チップ抵抗器ｆ１に対する応力の集中を一層抑制できる。 ただし、第２変形例のチップ抵抗器ｆ１を実装基板ｆ９に実装する場合には、実装基板ｆ９の各接続端子ｆ８８上の半田ｆ１３を、第１接続電極ｆ３の表面ｆ３Ａおよび第２接続電極ｆ４の表面ｆ４Ａに届くように厚くしておいて、第１接続電極ｆ３および第２接続電極ｆ４と半田ｆ１３との接続不良を予防しておく必要がある（図１３１（ｂ）参照）。

また、基板ｆ２の表面ｆ２Ａ上の絶縁層ｆ２０では、その端面ｆ２０Ａ（平面視で表面ｆ２Ａの縁部ｆ８５と一致する部分）が、基板ｆ２の厚さ方向（図１３９、図１４４および図１４５では上下方向）に延びているが、図１４６〜図１４８に示すように、傾斜していてもよい。 詳しくは、絶縁層ｆ２０の端面ｆ２０Ａは、基板ｆ２の表面ｆ２Ａから絶縁層ｆ２０の表面へ近付くのに従って基板ｆ２の内方へ向かうように傾斜している。 このような端面ｆ２０Ａに応じて、パッシベーション膜ｆ２３において当該端面ｆ２０Ａを覆っている部分（前述した端部ｆ２３Ｃ）も、端面ｆ２０Ａに沿って傾斜している。

図１４６〜図１４８に示す第３〜第５変形例のチップ抵抗器ｆ１では、樹脂膜ｆ２４の縁２４Ａの位置に違いがある。
まず、図１４６に示す第３変形例のチップ抵抗器ｆ１は、絶縁層ｆ２０の端面ｆ２０Ａおよびパッシベーション膜ｆ２３の端部ｆ２３Ｃが傾斜している点以外では、図１３９のチップ抵抗器ｆ１と同じである。 そのため、平面視において、樹脂膜ｆ２４の縁２４Ａは、パッシベーション膜ｆ２３の側面被覆部ｆ２３Ｂと整合していて、側面被覆部ｆ２３Ｂの厚み分だけ、基板ｆ２の表面ｆ２Ａの縁部ｆ８５（基板ｆ２の表面ｆ２Ａ側の端縁）よりも外側に位置している。 このように縁２４Ａを側面被覆部ｆ２３Ｂと整合させたければ、前述した樹脂膜ｆ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１４０Ｅ参照）、図示しないマスクを用いて当該液体が第１溝ｆ４４および第２溝ｆ４８内に入り込まないようにしておく必要がある。 または、当該液体が第１溝ｆ４４および第２溝ｆ４８内に入り込んだとしても、その後に樹脂膜ｆ４６をパターニングする際に（図１４０Ｆ参照）、マスクｆ６２において平面視で第１溝ｆ４４および第２溝ｆ４８と一致する部分にも開口ｆ６１を形成しておくとよい。 そうすれば、樹脂膜ｆ４６のパターニングによって、第１溝ｆ４４および第２溝ｆ４８内の樹脂膜ｆ４６を除去し、樹脂膜ｆ２４の縁２４Ａを側面被覆部ｆ２３Ｂと整合させることができる。

ここで、樹脂膜ｆ２４は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。 そのため、樹脂膜ｆ２４が、基板ｆ２の表面ｆ２Ａ（特に、素子ｆ５およびヒューズＦ）と、基板ｆ２の表面ｆ２Ａの縁部ｆ８５とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｆ１を提供することができる。
一方、図１４７に示す第４変形例のチップ抵抗器ｆ１では、平面視において、樹脂膜ｆ２４の縁２４Ａは、パッシベーション膜ｆ２３の側面被覆部ｆ２３Ｂと整合しておらず、側面被覆部ｆ２３Ｂよりも内方、詳しくは、基板ｆ２の表面ｆ２Ａの縁部ｆ８５よりも基板ｆ２の内方に後退している。 この場合にも、樹脂膜ｆ２４が、基板ｆ２の表面ｆ２Ａ（特に、素子ｆ５およびヒューズＦ）を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｆ１を提供することができる。 樹脂膜ｆ２４の縁２４Ａを基板ｆ２の内方に後退させるためには、樹脂膜ｆ４６をパターニングする際に、マスクｆ６２において平面視で基板ｆ２（基板ｆ３０）の縁部ｆ８５と重なる部分にも開口ｆ６１を形成しておくとよい（図１４０Ｆ参照）。 そうすれば、樹脂膜ｆ４６のパターニングによって、平面視で基板ｆ２（基板ｆ３０）の縁部ｆ８５と重なる領域の樹脂膜ｆ４６を除去し、結果として、樹脂膜ｆ２４の縁２４Ａを基板ｆ２の内方に後退させることができる。

そして、図１４８に示す第５変形例のチップ抵抗器ｆ１では、平面視において、樹脂膜ｆ２４の縁２４Ａは、パッシベーション膜ｆ２３の側面被覆部ｆ２３Ｂと整合していない。 詳しくは、樹脂膜ｆ２４は、側面被覆部ｆ２３Ｂよりも外方に張り出していて、側面被覆部ｆ２３Ｂの全域を外から覆っている。 つまり、第５変形例では、樹脂膜ｆ２４は、パッシベーション膜ｆ２３の表面被覆部ｆ２３Ａおよび側面被覆部ｆ２３Ｂの両方を覆っている。 この場合、樹脂膜ｆ２４が、基板ｆ２の表面ｆ２Ａ（特に、素子ｆ５およびヒューズＦ）と、基板ｆ２の側面ｆ２Ｃ〜ｆ２Ｆとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｆ１を提供することができる。 樹脂膜ｆ２４が表面被覆部ｆ２３Ａおよび側面被覆部ｆ２３Ｂの両方を覆いたいのであれば、前述した樹脂膜ｆ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１４０Ｅ参照）、当該液体が第１溝ｆ４４および第２溝ｆ４８内に入り込んで側面被覆部ｆ２３Ｂに付着するようにすればよい。 なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第１溝ｆ４４および第２溝ｆ４８を完全に埋めてしまうので好ましくない。 一方、感光性樹脂からなるシートを基板ｆ３０の表面ｆ３０Ａに貼り付けたりすることで樹脂膜ｆ４６を形成する場合には、当該シートは第１溝ｆ４４および第２溝ｆ４８内に入り込めないから、側面被覆部ｆ２３Ｂの全域を覆うことができないので好ましくない。 よって、樹脂膜ｆ２４が表面被覆部ｆ２３Ａおよび側面被覆部ｆ２３Ｂの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。

以上、第６参考例の実施形態について説明してきたが、第６参考例はさらに他の形態で実施することもできる。 たとえば、第６参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｆ１を開示したが、第６参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。 以下では、チップコンデンサについて説明する。

図１４９は、第６参考例の他の実施形態に係るチップコンデンサの平面図である。 図１５０は、図１４９の切断面線ＣＬ−ＣＬから見た断面図である。 図１５１は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサｆ１０１において、前述したチップ抵抗器ｆ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。 チップコンデンサｆ１０１において、チップ抵抗器ｆ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｆ１で説明した部分と同じ構成を有していて、チップ抵抗器ｆ１で説明した部分と同じ作用効果を奏することができる。

図１４９を参照して、チップコンデンサｆ１０１は、チップ抵抗器ｆ１と同様に、基板ｆ２と、基板ｆ２上（基板ｆ２の表面ｆ２Ａ側）に配置された第１接続電極ｆ３と、同じく基板ｆ２上に配置された第２接続電極ｆ４とを備えている。 基板ｆ２は、この実施形態では、平面視において矩形形状を有している。 基板ｆ２の長手方向両端部に第１接続電極ｆ３および第２接続電極ｆ４がそれぞれ配置されている。 第１接続電極ｆ３および第２接続電極ｆ４は、この実施形態では、基板ｆ２の短手方向に延びたほぼ矩形の平面形状を有している。 基板ｆ２の表面ｆ２Ａには、第１接続電極ｆ３および第２接続電極ｆ４の間のキャパシタ配置領域ｆ１０５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が配置されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、前述した素子ｆ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｆ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｆ４に対して切り離し可能となるように電気的に接続されている。 これらのキャパシタ要素Ｃ１〜Ｃ９によって構成された素子ｆ５は、キャパシタ回路網になっている。

図１５０および図１５１に示されているように、基板ｆ２の表面ｆ２Ａには絶縁層ｆ２０が形成されていて、絶縁層ｆ２０の表面に下部電極膜ｆ１１１が形成されている。 下部電極膜ｆ１１１は、キャパシタ配置領域ｆ１０５のほぼ全域にわたっている。 さらに、下部電極膜ｆ１１１は、第１接続電極ｆ３の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜ｆ１１１は、キャパシタ配置領域ｆ１０５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｆ１１１Ａと、第１接続電極ｆ３の直下に配置される外部電極引き出しのためのパッド領域ｆ１１１Ｂ（パッド）とを有している。 キャパシタ電極領域ｆ１１１Ａがキャパシタ配置領域ｆ１０５に位置していて、パッド領域ｆ１１１Ｂが第１接続電極ｆ３の直下に位置して第１接続電極ｆ３に接触している。

キャパシタ配置領域ｆ１０５において下部電極膜ｆ１１１（キャパシタ電極領域ｆ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｆ１１２が形成されている。 容量膜ｆ１１２は、キャパシタ電極領域ｆ１１１Ａ（キャパシタ配置領域ｆ１０５）の全域にわたって形成されている。 容量膜ｆ１１２は、この実施形態では、さらにキャパシタ配置領域ｆ１０５外の絶縁層ｆ２０を覆っている。

容量膜ｆ１１２の上には、上部電極膜ｆ１１３が容量膜ｆ１１２に接するように形成されている。 図１４９では、明瞭化のために、上部電極膜ｆ１１３を着色して示してある。 上部電極膜ｆ１１３は、キャパシタ配置領域ｆ１０５に位置するキャパシタ電極領域ｆ１１３Ａと、第２接続電極ｆ４の直下に位置して第２接続電極ｆ４に接触するパッド領域ｆ１１３Ｂ（パッド）と、キャパシタ電極領域ｆ１１３Ａとパッド領域ｆ１１３Ｂとの間に配置されたヒューズ領域ｆ１１３Ｃとを有している。

キャパシタ電極領域ｆ１１３Ａにおいて、上部電極膜ｆ１１３は、複数の電極膜部分（上部電極膜部分）ｆ１３１〜ｆ１３９に分割（分離）されている。 この実施形態では、各電極膜部分ｆ１３１〜ｆ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｆ１１３Ｃから第１接続電極ｆ３に向かって帯状に延びている。 複数の電極膜部分ｆ１３１〜ｆ１３９は、複数種類の対向面積で、容量膜ｆ１１２を挟んで（容量膜ｆ１１２に接しつつ）下部電極膜ｆ１１１に対向している。 より具体的には、電極膜部分ｆ１３１〜ｆ１３９の下部電極膜ｆ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分ｆ１３１〜ｆ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｆ１３１〜ｆ１３８（またはｆ１３１〜ｆ１３７，ｆ１３９）を含む。 これによって、各電極膜部分ｆ１３１〜ｆ１３９と容量膜ｆ１１２を挟んで対向する下部電極膜ｆ１１１と容量膜ｆ１１２とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分ｆ１３１〜ｆ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分ｆ１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分ｆ１３５，ｆ１３６，ｆ１３７，ｆ１３８，ｆ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分ｆ１３５〜ｆ１３９は、キャパシタ配置領域ｆ１０５の第２接続電極ｆ４側の端縁から第１接続電極ｆ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｆ１３１〜ｆ１３４は、それよりも短く形成されている。

パッド領域ｆ１１３Ｂは、第２接続電極ｆ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。 図１５０に示すように、パッド領域ｆ１１３Ｂにおける上部電極膜ｆ１１３は、第２接続電極ｆ４に接している。
ヒューズ領域ｆ１１３Ｃは、パッド領域ｆ１１３Ｂの一つの長辺（基板ｆ２の周縁に対して内方側の長辺）に沿って配置されている。 ヒューズ領域ｆ１１３Ｃは、パッド領域ｆ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｆ１０７を含む。

ヒューズユニットｆ１０７は、上部電極膜ｆ１１３のパッド領域ｆ１１３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分ｆ１３１〜ｆ１３９は、１つまたは複数個のヒューズユニットｆ１０７と一体的に形成されていて、それらのヒューズユニットｆ１０７を介してパッド領域ｆ１１３Ｂに接続され、このパッド領域ｆ１１３Ｂを介して第２接続電極ｆ４に電気的に接続されている。 図１４９に示すように、面積の比較的小さな電極膜部分ｆ１３１〜ｆ１３６は、一つのヒューズユニットｆ１０７によってパッド領域ｆ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｆ１３７〜ｆ１３９は複数個のヒューズユニットｆ１０７を介してパッド領域ｆ１１３Ｂに接続されている。 全てのヒューズユニットｆ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｆ１０７は未使用である。

ヒューズユニットｆ１０７は、パッド領域ｆ１１３Ｂとの接続のための第１幅広部ｆ１０７Ａと、電極膜部分ｆ１３１〜ｆ１３９との接続のための第２幅広部ｆ１０７Ｂと、第１および第２幅広部ｆ１０７Ａ，７Ｂの間を接続する幅狭部ｆ１０７Ｃとを含む。 幅狭部ｆ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分ｆ１３１〜ｆ１３９のうち不要な電極膜部分を、ヒューズユニットｆ１０７の切断によって第１および第２接続電極ｆ３，ｆ４から電気的に切り離すことができる。

図１４９および図１５１では図示を省略したが、図１５０に表れている通り、上部電極膜ｆ１１３の表面を含むチップコンデンサｆ１０１の表面は、前述したパッシベーション膜ｆ２３によって覆われている。 パッシベーション膜ｆ２３は、たとえば窒化膜からなっていて、チップコンデンサｆ１０１の上面のみならず、基板ｆ２の側面ｆ２Ｃ〜ｆ２Ｆまで延びて、側面ｆ２Ｃ〜ｆ２Ｆの全域をも覆うように形成されている。 さらに、パッシベーション膜ｆ２３の上には、前述した樹脂膜ｆ２４が形成されている。

パッシベーション膜ｆ２３および樹脂膜ｆ２４は、チップコンデンサｆ１０１の表面を保護する保護膜である。 これらには、第１接続電極ｆ３および第２接続電極ｆ４に対応する領域に、前述した開口ｆ２５がそれぞれ形成されている。 開口ｆ２５はそれぞれ下部電極膜ｆ１１１のパッド領域ｆ１１１Ｂの一部の領域、上部電極膜ｆ１１３のパッド領域ｆ１１３Ｂの一部の領域を露出させるようにパッシベーション膜ｆ２３および樹脂膜ｆ２４を貫通している。 さらに、この実施形態では、第１接続電極ｆ３に対応した開口ｆ２５は、容量膜ｆ１１２をも貫通している。

開口ｆ２５には、第１接続電極ｆ３および第２接続電極ｆ４がそれぞれ埋め込まれている。 これにより、第１接続電極ｆ３は下部電極膜ｆ１１１のパッド領域ｆ１１１Ｂに接合しており、第２接続電極ｆ４は上部電極膜ｆ１１３のパッド領域ｆ１１３Ｂに接合している。 この実施形態では、第１および第２外部電極ｆ３，ｆ４は、それぞれの表面ｆ３Ａ，ｆ４Ａが樹脂膜ｆ２４の表面ｆ２４Ａと略面一になるように形成されている。 チップ抵抗器ｆ１と同様に、実装基板ｆ９に対してチップコンデンサｆ１０１をフリップチップ接合することができる。

図１５２は、前記チップコンデンサの内部の電気的構成を示す回路図である。 第１接続電極ｆ３と第２接続電極ｆ４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極ｆ４との間には、一つまたは複数のヒューズユニットｆ１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサｆ１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｆ１０１の容量値が減少する。

そこで、パッド領域ｆ１１１Ｂ，ｆ１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｆ１０１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップコンデンサｆ１０１を提供することができる。

以上のように、この実施形態によれば、第１接続電極ｆ３および第２接続電極ｆ４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｆ１０１を共通の設計で実現することができる。

チップコンデンサｆ１０１の各部の詳細について以下に説明を加える。
図１４９を参照して、基板ｆ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域ｆ１０５は、概ね、基板ｆ２の短辺の長さに相当する一辺を有する正方形領域となる。 基板ｆ２の厚さは、１５０μｍ程度であってもよい。 図１５０を参照して、基板ｆ２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板ｆ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁層ｆ２０は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜ｆ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜ｆ１１１は、スパッタ法によって形成することができる。 上部電極膜ｆ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜ｆ１１３は、スパッタ法によって形成することができる。 上部電極膜ｆ１１３のキャパシタ電極領域ｆ１１３Ａを電極膜部分ｆ１３１〜ｆ１３９に分割し、さらに、ヒューズ領域ｆ１１３Ｃを複数のヒューズユニットｆ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜ｆ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜ｆ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜ｆ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜ｆ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

第１および第２接続電極ｆ３，ｆ４は、たとえば、下部電極膜ｆ１１１または上部電極膜ｆ１１３に接するＮｉ層ｆ３３と、このＮｉ層ｆ３３上に積層したＰｄ層ｆ３４と、そのＰｄ層ｆ３４上に積層したＡｕ層ｆ３５とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。 Ｎｉ層ｆ３３は下部電極膜ｆ１１１または上部電極膜ｆ１１３に対する密着性の向上に寄与し、Ｐｄ層ｆ３４は上部電極膜または下部電極膜の材料と第１および第２接続電極ｆ３，ｆ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。

このようなチップコンデンサｆ１０１の製造工程は、素子ｆ５を形成した後のチップ抵抗器ｆ１の製造工程と同じである。
チップコンデンサｆ１０１において素子ｆ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｆ３０（基板ｆ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｆ２０が形成される。 次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｆ１１１が絶縁層ｆ２０の表面全域に形成される。 下部電極膜ｆ１１１の膜厚は８０００Å程度とされてもよい。 次に、その下部電極膜の表面に、下部電極膜ｆ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。 このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１４９等に示したパターンの下部電極膜ｆ１１１が得られる。 下部電極膜ｆ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｆ１１２が、下部電極膜ｆ１１１上に形成される。 下部電極膜ｆ１１１が形成されていない領域では、絶縁層ｆ２０の表面に容量膜ｆ１１２が形成されることになる。 次いで、その容量膜ｆ１１２の上に、上部電極膜ｆ１１３が形成される。 上部電極膜ｆ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。 その膜厚は、８０００Å程度とされてもよい。 次いで、上部電極膜ｆ１１３の表面に上部電極膜ｆ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。 このレジストパターンをマスクとしたエッチングにより、上部電極膜ｆ１１３が、最終形状（図１４９等参照）にパターニングされる。 それによって、上部電極膜ｆ１１３は、キャパシタ電極領域ｆ１１３Ａに複数の電極膜部分ｆ１３１〜ｆ１３９に分割された部分を有し、ヒューズ領域ｆ１１３Ｃに複数のヒューズユニットｆ１０７を有し、それらのヒューズユニットｆ１０７に接続されたパッド領域ｆ１１３Ｂを有するパターンに整形される。 上部電極膜ｆ１１３が分割されることによって、電極膜部分ｆ１３１〜ｆ１３９の数に応じた複数のキャパシタ要素Ｃ１〜Ｃ９を形成することができる。 上部電極膜ｆ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、チップコンデンサｆ１０１における素子ｆ５（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニットｆ１０７）が形成される。 素子ｆ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｆ４５が、素子ｆ５（上部電極膜ｆ１１３、上部電極膜ｆ１１３が形成されていない領域における容量膜ｆ１１２）を全て覆うように形成される（図１４０Ａ参照）。 その後は、第１溝ｆ４４および第２溝ｆ４８が形成されてから（図１４０Ｂおよび図１４０Ｃ参照）、開口ｆ２５が形成される（図１４０Ｄ参照）。 そして、開口ｆ２５から露出された上部電極膜ｆ１１３のパッド領域ｆ１１３Ｂと下部電極膜ｆ１１１のパッド領域ｆ１１１Ｂとにプローブｆ７０を押し当てて、複数のキャパシタ要素Ｃ０〜Ｃ９の総容量値が測定される（図１４０Ｄ参照）。 この測定された総容量値に基づき、目的とするチップコンデンサｆ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。

この状態から、ヒューズユニットｆ１０７を溶断するためのレーザトリミングが行われる。 すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｆ１０７にレーザ光を当てて、そのヒューズユニットｆ１０７の幅狭部ｆ１０７Ｃ（図１４９参照）が溶断される。 これにより、対応するキャパシタ要素がパッド領域ｆ１１３Ｂから切り離される。 ヒューズユニットｆ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｆ４５の働きによって、ヒューズユニットｆ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｆ１０７が溶断する。 これにより、チップコンデンサｆ１０１の容量値を確実に目的の容量値とすることができる。

次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｆ４５）上に窒化シリコン膜が堆積させられ、パッシベーション膜ｆ２３が形成される。 前述のカバー膜は最終形態において、パッシベーション膜ｆ２３と一体化し、このパッシベーション膜ｆ２３の一部を構成する。 ヒューズの切断後に形成されたパッシベーション膜ｆ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｆ１０７の切断面を覆って保護する。 したがって、パッシベーション膜ｆ２３は、ヒューズユニットｆ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。 これにより、信頼性の高いチップコンデンサｆ１０１を製造することができる。 パッシベーション膜ｆ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

次に、前述した樹脂膜ｆ４６が形成される（図１４０Ｅ参照）。 その後、樹脂膜ｆ４６やパッシベーション膜ｆ２３によって塞がれていた開口ｆ２５が開放され（図１４０Ｆ参照）、パッド領域ｆ１１１Ｂおよびパッド領域ｆ１１３Ｂが、開口ｆ２５を介して樹脂膜ｆ４６（樹脂膜ｆ２４）から露出される。 その後、開口ｆ２５において樹脂膜ｆ４６から露出されたパッド領域ｆ１１１Ｂ上およびパッド領域ｆ１１３Ｂ上に、たとえば無電解めっき法によって、第１接続電極ｆ３および第２接続電極ｆ４が形成される（図１４０Ｇ参照）。

その後、チップ抵抗器ｆ１の場合と同じように、基板ｆ３０を裏面ｆ３０Ｂから研削すると（図１４０Ｈ参照）、チップコンデンサｆ１０１の個片を切り出すことができる。
フォトリソグラフィ工程を利用した上部電極膜ｆ１１３のパターニングでは、微小面積の電極膜部分ｆ１３１〜ｆ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｆ１０７を形成することができる。 そして、上部電極膜ｆ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。 その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｆ１０１を得ることができる。 つまり、このチップコンデンサｆ１０１では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。 換言すれば、容量値の異なる複数のキャパシタ要素Ｃ１〜Ｃ９を組み合わせることによって、様々な容量値のチップコンデンサｆ１０１を共通の設計で実現することができる。

以上、第６参考例のチップ部品（チップ抵抗器ｆ１やチップコンデンサｆ１０１）について説明してきたが、第６参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器ｆ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。 また、チップコンデンサｆ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、チップ抵抗器ｆ１やチップコンデンサｆ１０１では、基板ｆ２の表面に絶縁層ｆ２０が形成されているが、基板ｆ２が絶縁性の基板であれば、絶縁層ｆ２０を省くこともできる。
また、チップコンデンサｆ１０１では、上部電極膜ｆ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｆ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｆ１１３および下部電極膜ｆ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。 さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。 また、前述したチップコンデンサｆ１０１では、上部電極膜ｆ１１３および下部電極膜ｆ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｆ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

チップコンデンサｆ１０１では、また、基板ｆ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｆ１１２を形成してもよい。 この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第６参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板ｆ２上に形成された素子ｆ５は、複数のインダクタ要素（素子要素）を含んだインダクタ回路網（インダクタ素子）を含む。 この場合、素子ｆ５は、基板ｆ２の表面ｆ２Ａ上に形成された多層配線中に設けられていて、配線膜ｆ２２によって形成されている。 このチップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。

そして、第６参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板ｆ２上に形成された素子ｆ５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。 ダイオード素子は基板ｆ２に形成されている。 このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。

チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器ｆ１やチップコンデンサｆ１０１の場合と同じ作用効果を奏することができる。
また、前述した第１接続電極ｆ３および第２接続電極ｆ４において、Ｎｉ層ｆ３３とＡｕ層ｆ３５との間に介装されていたＰｄ層ｆ３４を省略することもできる。 Ｎｉ層ｆ３３とＡｕ層ｆ３５との接着性が良好なので、Ａｕ層ｆ３５に前述したピンホールができないのであれば、Ｐｄ層ｆ３４を省略しても構わない。

また、前述したようにエッチングによって第１溝ｆ４４を形成する際に用いるレジストパターンｆ４１の開口ｆ４２の交差部分ｆ４３（図１４１参照）をラウンド形状にしておけば、完成したチップ部品では、基板ｆ２の表面ｆ２Ａ側のコーナー部（粗面領域Ｓにおけるコーナー部）１１をラウンド状に成形することができる。
また、チップ抵抗器ｆ１において説明した変形例１〜５（図１４４〜図１４８）の構成は、チップコンデンサｆ１０１、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。

図１５３は、第６参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 スマートフォンｆ２０１は、扁平な直方体形状の筐体ｆ２０２の内部に電子部品を収納して構成されている。 筐体ｆ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｆ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｆ２０３の表示面が露出している。 表示パネルｆ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｆ２０３は、筐体ｆ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｆ２０３の一つの短辺に沿うように、操作ボタンｆ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｆ２０４が表示パネルｆ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｆ２０４およびタッチパネルを操作することによって、スマートフォンｆ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｆ２０３の別の一つの短辺の近傍には、スピーカｆ２０５が配置されている。 スピーカｆ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｆ２０４の近くには、筐体ｆ２０２の一つの側面にマイクロフォンｆ２０６が配置されている。 マイクロフォンｆ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図１５４は、筐体ｆ２０２の内部に収容された電子回路アセンブリｆ２１０の構成を示す図解的な平面図である。 電子回路アセンブリｆ２１０は、配線基板ｆ２１１と、配線基板ｆ２１１の実装面に実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｆ２１２−ｆ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｆ２１２、ワンセグＴＶ受信ＩＣｆ２１３、ＧＰＳ受信ＩＣｆ２１４、ＦＭチューナＩＣｆ２１５、電源ＩＣｆ２１６、フラッシュメモリｆ２１７、マイクロコンピュータｆ２１８、電源ＩＣｆ２１９およびベースバンドＩＣｆ２２０を含む。 複数のチップ部品（第６参考例のチップ部品に相当する）は、チップインダクタｆ２２１，ｆ２２５，ｆ２３５、チップ抵抗器ｆ２２２，ｆ２２４，ｆ２３３、チップキャパシタｆ２２７，ｆ２３０，ｆ２３４、およびチップダイオードｆ２２８，ｆ２３１を含む。

伝送処理ＩＣｆ２１２は、表示パネルｆ２０３に対する表示制御信号を生成し、かつ表示パネルｆ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｆ２０３との接続のために、伝送処理ＩＣｆ２１２には、フレキシブル配線ｆ２０９が接続されている。
ワンセグＴＶ受信ＩＣｆ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｆ２１３の近傍には、複数のチップインダクタｆ２２１と、複数のチップ抵抗器ｆ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｆ２１３、チップインダクタｆ２２１およびチップ抵抗器ｆ２２２は、ワンセグ放送受信回路ｆ２２３を構成している。 チップインダクタｆ２２１およびチップ抵抗器ｆ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｆ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｆ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｆ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｆ２１５は、その近傍において配線基板ｆ２１１に実装された複数のチップ抵抗器ｆ２２４および複数のチップインダクタｆ２２５とともに、ＦＭ放送受信回路ｆ２２６を構成している。 チップ抵抗器ｆ２２４およびチップインダクタｆ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｆ２２６に高精度な回路定数を与える。

電源ＩＣｆ２１６の近傍には、複数のチップキャパシタｆ２２７および複数のチップダイオードｆ２２８が配線基板ｆ２１１の実装面に実装されている。 電源ＩＣｆ２１６は、チップキャパシタｆ２２７およびチップダイオードｆ２２８とともに、電源回路ｆ２２９を構成している。
フラッシュメモリｆ２１７は、オペレーティングシステムプログラム、スマートフォンｆ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｆ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｆ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｆ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｆ２１９の近くには、複数のチップキャパシタｆ２３０および複数のチップダイオードｆ２３１が配線基板ｆ２１１の実装面に実装されている。 電源ＩＣｆ２１９は、チップキャパシタｆ２３０およびチップダイオードｆ２３１とともに、電源回路ｆ２３２を構成している。

ベースバンドＩＣｆ２２０の近くには、複数のチップ抵抗器ｆ２３３、複数のチップキャパシタｆ２３４、および複数のチップインダクタｆ２３５が、配線基板ｆ２１１の実装面に実装されている。 ベースバンドＩＣｆ２２０は、チップ抵抗器ｆ２３３、チップキャパシタｆ２３４およびチップインダクタｆ２３５とともに、ベースバンド通信回路ｆ２３６を構成している。 ベースバンド通信回路ｆ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｆ２２９，ｆ２３２によって適切に調整された電力が、伝送処理ＩＣｆ２１２、ＧＰＳ受信ＩＣｆ２１４、ワンセグ放送受信回路ｆ２２３、ＦＭ放送受信回路ｆ２２６、ベースバンド通信回路ｆ２３６、フラッシュメモリｆ２１７およびマイクロコンピュータｆ２１８に供給される。 マイクロコンピュータｆ２１８は、伝送処理ＩＣｆ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｆ２１２から表示パネルｆ２０３に表示制御信号を出力して表示パネルｆ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｆ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｆ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｆ２０３に出力し、受信された音声をスピーカｆ２０５から音響化させるための演算処理が、マイクロコンピュータｆ２１８によって実行される。
また、スマートフォンｆ２０１の位置情報が必要とされるときには、マイクロコンピュータｆ２１８は、ＧＰＳ受信ＩＣｆ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｆ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｆ２１８は、ＦＭ放送受信回路ｆ２２６を起動し、受信された音声をスピーカｆ２０５から出力させるための演算処理を実行する。
フラッシュメモリｆ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｆ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｆ２１８は、必要に応じて、フラッシュメモリｆ２１７に対してデータを書き込み、またフラッシュメモリｆ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｆ２３６によって実現される。 マイクロコンピュータｆ２１８は、ベースバンド通信回路ｆ２３６を制御して、音声またはデータを送受信するための処理を行う。
＜第７参考例に係る発明＞
（１）第７参考例に係る発明の特徴 たとえば、第７参考例に係る発明の特徴は、以下のＧ１〜Ｇ１８である。
（Ｇ１）互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺のうちの第１長辺に沿って設けられた第１電極と、前記基板上に、前記一対の長辺のうちの第２長辺に沿って設けられた第２電極と、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層された配線膜を含み、前記第１電極および前記第２電極の間に形成された複数の抵抗回路と、前記第１電極および前記第２電極の間に形成され、前記複数の抵抗回路をそれぞれ接続する切断可能な複数のヒューズと、を含むことを特徴とする、チップ抵抗器。

この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。 そして、放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。 よって、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
従来構造では、小型化したときに、チップ抵抗器が高温になるので、過酷な温度サイクルに晒されるおそれがあり、それによって、温度サイクル耐性が悪くなるおそれがある。 さらに、チップ抵抗器が高温となることによって、実装配線基板との間の半田が溶け出すおそれがあり、半田接合信頼性が悪くなるおそれがある。 これらの問題は、いずれも、第７参考例によって解決される。

また、低抵抗のチップ抵抗器を実現しやすい。 なぜなら、複数の抵抗回路における抵抗体膜の幅を広くでき、かつ、長さを短くできるからである。
（Ｇ２）前記第１電極および前記第２電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って形成されていることを特徴とする、Ｇ１に記載のチップ抵抗器。
この構成によれば、基板の長手方向に沿って一対の電極が形成されており、しかも、各電極は基板の長辺全長に亘って伸びており、電極面積を大きくして、放熱特性のさらなる向上を図れる。
（Ｇ３）前記第１電極および前記第２電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って連続して形成されていることを特徴とする、Ｇ２に記載のチップ抵抗器。

この構成によれば、小型のチップ抵抗器において、大きな電極を形成でき、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
（Ｇ４）前記第１電極および前記第２電極のうちの少なくとも一方は、対応する前記長辺に沿って間隔を開けて配置された複数の電極部分を含むことを特徴とする、Ｇ２に記載のチップ抵抗器。
（Ｇ５）前記第１電極が、前記第１長辺に沿って配置された電極部分を含み、前記第２電極が、前記第２長辺に沿って間隔を開けて配置された複数の電極部分を含み、前記第１電極および前記第２電極の前記各電極部分は、前記短辺に沿う方向に見て重なり部分を有しないように配置されていることを特徴とする、Ｇ１またはＧ２に記載のチップ抵抗器。

Ｇ４およびＧ５の構成によれば、第１電極および第２電極は、チップ抵抗器の短辺方向に対向するから、それらの間隔が短い。 そのため、実装基板に半田接合したときに、第１および第２電極間を半田が短絡してしまう可能性がある。 そこで、長辺方向に関して第１電極および第２電極の配置をずらすことによって、問題を解消している。
（Ｇ６）前記長辺の長さが０．４ｍｍ以下であり、前記短辺の長さが０．２ｍｍ以下であることを特徴とする、Ｇ１〜Ｇ５のいずれか一項に記載のチップ抵抗器。

この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。 すなわち、小サイズでも放熱効率が良いので、機能素子の温度特性に起因する性能変動を抑制できる。 よって、正確な特性で小サイズのチップ部品を実現できる。
（Ｇ７）前記第１電極および第２電極間の抵抗値が、１ｍΩ〜１ＧΩであることを特徴とする、Ｇ１〜Ｇ６のいずれか一項に記載のチップ抵抗器。

この構成によれば、低抵抗値で小型のチップ抵抗器を実現できる。
（Ｇ８）互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺のうちの第１長辺に沿って設けられた第１電極と、前記基板上に、前記一対の長辺のうちの第２長辺に沿って設けられた第２電極と、前記第１電極および第２電極で挟まれた前記基板の表面領域に形成された機能素子とを含むことを特徴とする、チップ部品。
（Ｇ９）前記第１電極および前記第２電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って形成されていることを特徴とする、Ｇ８に記載のチップ部品。
（Ｇ１０）前記第１電極および前記第２電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って連続して形成されていることを特徴とする、Ｇ９に記載のチップ部品。
（Ｇ１１）前記第１電極および前記第２電極の間に形成され、前記複数の抵抗回路をそれぞれ接続する切断可能な複数のヒューズと、前記機能素子がダイオードを含み、前記チップ部品がチップダイオードであることを特徴とする、Ｇ８〜Ｇ１０のいずれか一項に記載のチップ部品。
（Ｇ１２）前記機能素子がインダクタを含み、前記チップ部品がチップインダクタであることを特徴とする、Ｇ８〜Ｇ１０のいずれか一項に記載のチップ部品。
（Ｇ１３）前記機能素子がコンデンサを含み、前記チップ部品がチップコンデンサであることを特徴とする、Ｇ８〜Ｇ１０のいずれか一項に記載のチップ部品。
（Ｇ１４）前記第１電極および前記第２電極の間に形成され、前記機能素子を選択的に接続する切断可能な複数のヒューズを含むことを特徴とする、Ｇ８〜Ｇ１３のいずれか一項に記載のチップ部品。
（Ｇ１５）前記長辺の長さが０．４ｍｍ以下であり、前記短辺の長さが０．２ｍｍ以下であることを特徴とする、Ｇ８〜Ｇ１４のいずれか一項に記載のチップ部品。

Ｇ８〜Ｇ１５の構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。 そして、放熱効率が良いので、機能素子の温度特性に起因する変動を抑制でき、特性の向上したチップ部品を提供することができる。
（Ｇ１６）実装基板と、前記実装基板に実装されたＧ１〜７のいずれか一項に記載のチップ抵抗器またはＧ８〜Ｇ１５のいずれか一項に記載のチップ部品と、を含むことを特徴とする、回路アッセンブリ。
（Ｇ１７）前記実装基板が所定の曲げ方向に沿って曲げられるフレキシブル基板であり、前記フレキシブル基板の曲げ方向に直交する方向に前記一対の長辺を沿わせて前記チップ抵抗器またはチップ部品が前記実装基板に実装されていることを特徴とする、Ｇ１６に記載の回路アッセンブリ。

Ｇ１６およびＧ１７の構成によれば、チップ抵抗器やチップ部品は、電極面積が大きいため、実装基板との接合面積が大きく、実装基板に強固に接合できる。 そのため、実装基板とチップ抵抗器やチップ部品との熱膨張係数の差が生じても、接合部が剥がれにくい。 また、接合部間の距離が短いので、チップ抵抗器にかかる曲げ応力が小さく、チップ抵抗器やチップ部品の破損も生じにくい。 とくに、実装基板の曲げ方向に直交するようにチップ抵抗器やチップ部品の長辺を配置したとき、実装基板からチップ抵抗器やチップ部品に加わる曲げ応力が最小となる。 さらに、抵抗素子や機能素子から電極までの距離が短いから放熱経路が短く、かつ電極面積が大きいので放熱面積が大きい。 したがって、温度サイクルによるダメージを受けにくく、熱ストレスの少ない回路アッセンブリを提供できる。
（Ｇ１８）筐体と、前記筐体に収容されたＧ１６またはＧ１７に記載の回路アッセンブリと、を含むことを特徴とする、電子機器。

この構成によれば、小型で高性能な電子機器を提供できる。
（２）第７参考例に係る発明の実施形態 以下には、第７参考例の実施の形態を、添付図面を参照して詳細に説明する。 なお、図１５５〜図１８８で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。

（２−１）チップ抵抗器の実施形態の説明 図１５５（Ａ）は、第７参考例の一実施形態に係るチップ抵抗器ｇ１０の外観構成を示す図解的な斜視図であり、図１５５（Ｂ）は、チップ抵抗器ｇ１０が基板上に実装された状態を示す側面図である。
図１５５（Ａ）を参照して、第７参考例の一実施形態に係るチップ抵抗器ｇ１０は、基板ｇ１１上に形成された第１接続電極ｇ１２と、第２接続電極ｇ１３と、抵抗回路網ｇ１４とを備えている。 基板ｇ１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。 基板ｇ１１は、平面視で角が面取りされた角ラウンド形状であってもよい。 基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。 以下の実施形態では、基板ｇ１１がシリコン基板の場合を例にとって説明する。

基板ｇ１１上において、第１接続電極ｇ１２は基板ｇ１１の一方長辺ｇ１１１に沿って設けられ、長辺ｇ１１１方向に長手の矩形電極である。 第２接続電極ｇ１３は、基板ｇ１１上の他方長辺ｇ１１２に沿って設けられ、長辺ｇ１１２方向に長手の矩形電極である。 この実施形態の特徴は、このように一対の接続電極が、基板ｇ１１の一対の長辺ｇ１１１、１１２に沿って形成されていることである。 抵抗回路網ｇ１４は、基板ｇ１１上の第１接続電極ｇ１２と第２接続電極ｇ１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。 そして、抵抗回路網ｇ１４の一端側は第１接続電極ｇ１２に電気的に接続されており、抵抗回路網ｇ１４の他端側は第２接続電極ｇ１３に電気的に接続されている。 これら第１接続電極ｇ１２、第２接続電極ｇ１３および抵抗回路網ｇ１４は、たとえば一例として、基板ｇ１１上に微細加工プロセスを用いて設けることができる。 特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網ｇ１４を形成することができる。

第１接続電極ｇ１２および第２接続電極ｇ１３は、それぞれ、外部接続電極として機能する。 チップ抵抗器ｇ１０が回路基板ｇ１５に実装された状態においては、図１５５（Ｂ）に示すように、第１接続電極ｇ１２および第２接続電極ｇ１３が、それぞれ、回路基板ｇ１５の回路（図示せず）と半田により電気的かつ機械的に接続される。 なお、外部接続電極として機能する第1接続電極ｇ１２および第２接続電極ｇ１３は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図１５６は、チップ抵抗器ｇ１０の平面図であり、第１接続電極ｇ１２、第２接続電極ｇ１３および抵抗回路網ｇ１４の配置関係ならびに抵抗回路網ｇ１４の平面視の構成（レイアウトパターン）が示されている。
図１５６を参照して、チップ抵抗器ｇ１０は、基板ｇ１１上面の一方長辺ｇ１１１に長辺が沿うように配置された平面視が長手で略矩形をした第１接続電極ｇ１２と、基板ｇ１１上面の他方長辺ｇ１１２に長辺が沿うように配置された平面視が長手で略矩形をした第２接続電極ｇ１３と、第１接続電極ｇ１２および第２接続電極ｇ１３間の平面視矩形の領域に設けられた抵抗回路網ｇ１４とを含んでいる。

抵抗回路網ｇ１４には、基板ｇ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図１５６の例では、行方向（基板ｇ１１の幅（短手）方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板ｇ１１の長手方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が導体膜Ｃ（導体膜Ｃは、好ましくはＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属で形成された配線膜）で電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。

さらに、抵抗回路を抵抗回路網ｇ１４に電気的に組み込んだり、または、抵抗回路網ｇ１４から電気的に分離するために溶断可能な複数のヒューズＦ（好ましくは、導体膜Ｃと同じ材料であるＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう）が設けられている。 複数のヒューズＦは、第２接続電極ｇ１３の内側辺沿いに、配置領域が直線状になるように配列されている。 より具体的には、複数のヒューズＦおよび接続用導体膜、すなわち配線幕Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図１５７Ａは、図１５６に示す抵抗回路網ｇ１４の一部分を拡大して描いた平面図であり、図１５７Ｂおよび図１５７Ｃは、それぞれ、抵抗回路網ｇ１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図１５７Ａ、図１５７Ｂおよび図１５７Ｃを参照して、単位抵抗体Ｒの構成について説明をする。

基板ｇ１１の上面には絶縁層（ＳｉＯ _２ ）ｇ１９が形成され、絶縁層ｇ１９上に抵抗体膜ｇ２０が配置されている。 抵抗体膜ｇ２０は、抵抗体膜ｇ２０は、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。 抵抗体膜ｇ２０をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。 また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。 この抵抗体膜ｇ２０は、第１接続電極ｇ１２と第２接続電極ｇ１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ラインｇ２０は、ライン方向に所定の位置で切断されている場合がある。 抵抗体膜ラインｇ２０上には、導体膜片ｇ２１としてのたとえばアルミニウム膜が積層されている。 各導体膜片ｇ２１は、抵抗体膜ラインｇ２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ラインｇ２０および導体膜片ｇ２１の電気的特徴を回路記号で示すと、図１５８の通りである。 すなわち、図１５８（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｇ２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 導体膜片ｇ２１が積層された領域は、当該導体膜片ｇ２１で抵抗体膜ラインｇ２０が短絡されている。 よって、図１５８（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ラインｇ２０同士は抵抗体膜ラインｇ２０および導体膜片ｇ２１で接続されているから、図１５７Ａに示す抵抗回路網は、図１５８（Ｃ）に示す抵抗回路を構成している。
図１５７Ｂおよび図１５７Ｃに示す図解的な断面図において、参照番号ｇ１１は基板、ｇ１９は絶縁層としての二酸化シリコンＳｉＯ _２層、ｇ２０は絶縁層ｇ１９上に形成された抵抗体膜、ｇ２１はアルミニウム（Ａｌ）の配線膜、ｇ２２は保護膜としてのＳｉＮ膜、ｇ２３は保護層としてのポリイミド層を示している。

抵抗体膜ｇ２０の材質は、上記のとおり、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。 また、抵抗体膜ｇ２０ の膜厚は、３００Å〜１μｍであることが望ましい。 抵抗体膜ｇ２０の膜厚をこの範囲とすれば、抵抗体膜ｇ２０の温度係数を５０ｐｐｍ／℃〜２００ｐｐｍ／℃に実現でき、温度特性の影響を受けにくいチップ抵抗器となるからである。

なお、抵抗体膜ｇ２０の温度係数は、１０００ｐｐｍ／℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜ｇ２０は、１μｍ〜１．５μｍの線幅を有する線状要素を含む構造であることが望ましい。 抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜ｇ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。 配線膜ｇ２１(ヒューズＦを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。

なお、かかる構成の抵抗回路網ｇ１４の製造プロセスについては、後に詳述する。
この実施形態では、基板ｇ１１上に形成された抵抗回路網ｇ１４に含まれる単位抵抗体Ｒは、抵抗体膜ラインｇ２０と、抵抗体膜ラインｇ２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片ｇ２１とを含み、導体膜片ｇ２１が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｇ２０が、１個の単位抵抗体Ｒを構成している。 単位抵抗体Ｒを構成している抵抗体膜ラインｇ２０は、その形状および大きさが全て等しい。 よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板ｇ１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ラインｇ２０上に積層された導体膜片ｇ２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図１５９（Ａ）は、図１５６に示すチップ抵抗器ｇ１０の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図１５９（Ｂ）は、図１５９（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図１５９（Ａ）（Ｂ）に示すように、ヒューズＦも、抵抗体膜ｇ２０上に積層された配線膜ｇ２１により形成されている。 すなわち、単位抵抗体Ｒを形成する抵抗体膜ラインｇ２０上に積層された導体膜片ｇ２１と同じレイヤーに、導体膜片ｇ２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。 なお、導体膜片ｇ２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜ｇ２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網ｇ１４を構成するための接続用配線膜、ヒューズＦ、ならびに抵抗回路網ｇ１４を第１接続電極ｇ１２および第２接続電極ｇ１３に接続するための配線膜が、同一のアルミニウム系金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。 これにより、このチップ抵抗器ｇ１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。 さらに、抵抗体膜ｇ２０とのアライメント性も向上する。

図１６０は、図１５６に示す抵抗回路網ｇ１４における複数種類の抵抗回路を接続する接続用導体膜ＣおよびヒューズＦの配列関係と、その接続用導体膜ＣおよびヒューズＦに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図１６０を参照して、第１接続電極ｇ１２には、抵抗回路網ｇ１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。 基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズＦ１に接続されている。

ヒューズＦ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズＦ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズＦ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズＦ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズＦ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズＦ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズＦ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズＦ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズＦ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズＦ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズＦ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズＦ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズＦ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズＦおよび接続用導体膜Ｃは、それぞれ、ヒューズＦ１、接続用導体膜Ｃ２、ヒューズＦ３、ヒューズＦ４、接続用導体膜Ｃ５、ヒューズＦ６、ヒューズＦ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズＦ１０、ヒューズＦ１１、接続用導体膜Ｃ１２、ヒューズＦ１３、ヒューズＦ１４、接続用導体膜Ｃ１５、ヒューズＦ１６、ヒューズＦ１７、接続用導体膜Ｃ１８、ヒューズＦ１９、ヒューズＦ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。 各ヒューズＦが溶断されると、ヒューズＦに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図１６１の通りである。 すなわち、全てのヒューズＦが溶断されていない状態では、抵抗回路網ｇ１４は、第１接続電極ｇ１２および第２接続電極ｇ１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。 たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極ｇ１２および第２接続電極ｇ１３が接続されたチップ抵抗器ｇ１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズＦが並列的に接続され、各ヒューズＦによりこれら複数種類の抵抗回路は短絡された状態となっている。 つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網ｇ１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器ｇ１０は、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザー光で溶断する。 それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、抵抗回路網ｇ１４に組み込まれることになる。 よって、抵抗回路網ｇ１４の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器ｇ１０は、複数種類の抵抗回路に対応して設けられたヒューズＦを選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ｇ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ｇ１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 そして、これらがヒューズＦで短絡された状態で直列に接続されている。 よって、ヒューズＦを選択的に溶断することにより、抵抗回路網ｇ１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図１６２は、第７参考例の他の実施形態に係るチップ抵抗器ｇ３０の平面図であり、第１接続電極ｇ１２、第２接続電極ｇ１３および抵抗回路網４の配置関係ならびに抵抗回路網ｇ１４の平面視の構成が示されている。
この実施形態においても、基板ｇ１１の一対の長辺沿いに、第１接続電極ｇ１２および第２接続電極ｇ１３が設けられている。

チップ抵抗器ｇ３０が、前述したチップ抵抗器ｇ１０と異なるところは、抵抗回路網ｇ１４における単位抵抗体Ｒの接続態様である。
すなわち、チップ抵抗器ｇ３０の抵抗回路網ｇ１４には、基板ｇ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図１６２の構成では、行方向（基板ｇ１１の短手（幅）方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板ｇ１１の長手方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。 そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。 形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズＦにより並列態様で接続されている。 複数のヒューズＦは、第２接続電極ｇ１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズＦが溶断されると、ヒューズＦに接続された抵抗回路が抵抗回路網ｇ１４から電気的に分離される構成である。

なお、抵抗回路網ｇ１４を構成する多数個の単位抵抗体Ｒの材質および構造や、接続用導体膜、ヒューズＦの材質および構造は、先に説明したチップ抵抗器ｇ１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図１６３は、図１６２に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズＦの配列関係ならびにヒューズＦに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図１６３を参照して、第１接続電極ｇ１２には、抵抗回路網ｇ１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。 基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。
ヒューズＦ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズＦ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズＦ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズＦ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズＦ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズＦ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズＦ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズＦ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズＦ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズＦ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズＦ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズＦ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズＦ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズＦは、ヒューズＦ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極ｇ１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズＦが溶断されると、そのヒューズＦに一端が接続された抵抗回路は、抵抗回路網ｇ１４から電気的に切り離される。

図１６３の構成、すなわちチップ抵抗器ｇ３０に備えられた抵抗回路網ｇ１４の構成を、電気回路図で示すと図１６４の通りである。 全てのヒューズＦが溶断されていない状態では、抵抗回路網ｇ１４は、第１接続電極ｇ１４および第２接続電極ｇ１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。 よって、この抵抗回路網ｇ１４を有するチップ抵抗器ｇ３０では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、抵抗回路網ｇ１４から電気的に分離され、チップ抵抗器ｇ１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器ｇ３０も、複数種類の抵抗回路に対応して設けられたヒューズＦを選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。 そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網ｇ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器ｇ３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。 よって、ヒューズＦを選択的に溶断することにより、抵抗回路網ｇ１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

なお、図１６４に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図１６４に示す電気回路を、図１６５（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。 すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成ｇ１４０を含む回路に変えるのである。

図１６５（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズＦとの直列接続を複数組並列に接続した構成ｇ１４０を含む回路とされている。 これにより、流れる電流の分散を図ることができる。
図１６６は、第７参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網ｇ１４の回路構成を電気回路図で示した図である。 図１６６に示す抵抗回路網ｇ１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。 従って、ヒューズＦを溶断すると、そのヒューズＦで短絡されていた抵抗回路が、抵抗回路網ｇ１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。 従って、ヒューズＦを溶断することにより、ヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。 よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網ｇ１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズＦを予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズＦを溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。

図１６７は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網ｇ１４の具体的な構成例を示す電気回路図である。
図１６７に示す抵抗回路網ｇ１４も、ヒューズＦで短絡された複数種類の抵抗回路の直列接続と、ヒューズＦが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。

図１６７の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を、精度１％以内で設定できる。 また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を、精度１％以内で設定できる。 直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズＦを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。

なお、ヒューズＦは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。 また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。 なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図１６８は、第７参考例のさらに他の実施形態に係るチップ抵抗器ｇ９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器ｇ１０（図１５５、図１５６参照）や、チップ抵抗器ｇ３０（図１６２参照）では、抵抗回路を構成する抵抗体膜ラインｇ２０と導体膜片ｇ２１の関係を平面視で表わすと、図１６８（Ａ）に示す構成になっている。 すなわち、図１６８（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｇ２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。 そして単位抵抗体Ｒの両側には導体膜片ｇ２１が積層され、当該導体膜片ｇ２１で抵抗体膜ラインｇ２０が短絡されている。

ここで、前述したチップ抵抗器ｇ１０およびチップ抵抗器ｇ３０では、単位抵抗体Ｒを形成している抵抗体膜ラインｇ２０部分の長さは、たとえば１２μｍであり、抵抗体膜ラインｇ２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。 このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図１５５、図１５６に示すチップ抵抗器ｇ１０において、抵抗回路網ｇ１４の配置領域を拡げることなく、抵抗回路網ｇ１４の抵抗値を高めて、チップ抵抗器ｇ１０の高抵抗化を図りたいといった要望がある。

そこで、この実施形態に係るチップ抵抗器ｇ９０では、抵抗回路網ｇ１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図１６８（Ｂ）に示す形状および大きさとした。
図１６８（Ｂ）を参照して、抵抗体膜ラインｇ２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ラインｇ２０を含む。 そして、抵抗体膜ラインｇ２０において、所定間隔Ｒ′の抵抗体膜ラインｇ２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。 単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。 こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図１６８（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。

また、抵抗体膜ラインｇ２０上に積層される導体膜片ｇ２１の長さは、図１６８（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。 それゆえ、抵抗回路網ｇ１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器ｇ９０は高抵抗化が実現されたものとなる。

図１６９は、第７参考例の他の実施形態に係るチップ抵抗器の電極の配置構成（レイアウト）を表わす平面図である。
図１６９（Ａ）に示すチップ抵抗器ｇ４０は、基板ｇ１１上において、基板ｇ１１の一方長辺ｇ１１１に沿って設けられ、長辺ｇ１１１方向に長手の第１接続電極ｇ１２を有する。 また、基板ｇ１１の他方長辺ｇ１１２に沿って設けられ、長辺ｇ１１２方向に長手の第２接続電極ｇ１３を有する。 基板ｇ１１は、その幅Ｗが３００μｍで、その長さＬが１５０μｍである。 基板ｇ１１上における第１接続電極ｇ１２および第２接続電極ｇ１３は、その幅Ｗが３００μｍで、その長さが５０μｍであるから、これら電極ｇ１２、１３で挟まれた抵抗回路網形成領域ｇ１４は、その幅Ｗが３００μｍ、その長さが５０μｍの長細い領域となっている。 そして、長さ／幅（Ｌ／Ｗ）の割合は、０．１７とされている。

この実施例のチップ抵抗器ｇ４０のように、基板ｇ１１上において、３分の１の領域を抵抗回路網形成領域ｇ１４とし、残り３分の２の領域を、抵抗回路網形成領域ｇ１４を挟むように配置された長手の電極ｇ１２、ｇ１３とすると、電極ｇ１２、ｇ１３の表面積を大きくでき、電極ｇ１２、ｇ１３と実装基板との接合面積を大きくできる。 よって、熱ストレスに強いチップ抵抗器ｇ４０となる。

また、抵抗回路網形成領域ｇ１４を、電極ｇ１２、ｇ１３に挟まれた細長い領域とすることにより、その領域の長さＬが短く、幅Ｗが広くなる。 このため、抵抗回路網形成領域ｇ１４に形成される抵抗体膜の幅を広く、かつ長さを短くすることができ、低抵抗のチップ抵抗器ｇ４０を実現することができる。
図１６９（Ｂ）は、他の実施形態に係るチップ抵抗器ｇ５０の平面図である。 このチップ抵抗器ｇ５０では、基板ｇ１１上が長さ方向に３等分されて３つの領域に分けられている。 第１の領域ｇ２０１には、第１接続電極ｇ１２が設けられ、第２の領域ｇ２０２は、抵抗回路網形成領域ｇ１４とされ、第３の領域ｇ２０３には、第２接続電極ｇ１３Ａ、ｇ１３Ｂが形成されている。

第１接続電極ｇ１２は、基板ｇ１１の一方長辺ｇ１１１に沿って設けられているが、一方長辺ｇ１１１の全範囲にわたって設けられてはいない。 一方長辺ｇ１１１の中央部分を中心に延び、一方長辺ｇ１１１の両端部分には第１接続電極ｇ１２は配置されていない。
第２接続電極ｇ１３Ａ、ｇ１３Ｂは、他方長辺ｇ１１２に沿って設けられているが、他方長辺ｇ１１２に沿って間隔をあけて配置された２つの電極部分ｇ１３Ａおよびｇ１３Ｂを含んでいる。 より具体的には、他方長辺ｇ１１２の中央部分を除き、両端部分に沿って延びる２つの電極部分ｇ１３Ａおよびｇ１３Ｂを有する配置構造となっている。

また、第１接続電極ｇ１２および第２接続電極ｇ１３Ａ、ｇ１３Ｂを基板ｇ１１の短辺方向に観察すると、第１接続電極ｇ１２と第２接続電極ｇ１３Ａ、ｇ１３Ｂとは、重なり部分を有さないように配置されている。 電極ｇ１２、ｇ１３Ａ、ｇ１３Ｂをかかる配置構造としたことにより、チップ抵抗器ｇ２００を実装基板にはんだ接合したときに、第１接続電極ｇ１２および第２接続電極ｇ１３Ａ、ｇ１３Ｂ間をはんだが短絡する可能性を回避できる。

第７参考例に係るチップ抵抗器における電極の配置構造は、図１６９（Ａ）（Ｂ）に示すものに限定されない。 たとえば、第１接続電極ｇ１２を一方長辺ｇ１１１に沿って間隔をあけて配置された複数の電極部分を含む配置構造とし、第２接続電極ｇ１３も、他方長辺ｇ１１２に沿って間隔をあけて配置された複数の電極部分を含む配置構造とする。 そして、それら第１接続電極ｇ１２の複数の電極部分と、第２接続電極ｇ１３の複数の電極部分とが、短辺方向に見て、重なりを有しないように、つまり抵抗回路網形成領域ｇ１４を挟んで対向しないように、互い違いに配置された構成としたものでもよい。

また、図１６９（Ｂ）に示すチップ抵抗器ｇ５０において、第１の領域ｇ２０１および第３の領域ｇ２０３における電極を設けていない領域に、抵抗回路網を配置した構成としてもよい。 かかる構成の場合、抵抗回路網の配置領域が増え、抵抗値の選択範囲を増やすことができる。 あるいは、より高抵抗のチップ抵抗器を実現し易いといったメリットがある。

図１７０は、図１５５〜１６１を参照して説明したチップ抵抗器ｇ１０の製造工程の一例を示すフロー図である。 次に、このフロー図の製造工程に従って、かつ、必要に応じて図１５５〜１６１を参照しつつ、チップ抵抗器ｇ１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板ｇ１１が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層ｇ１９としての二酸化シリコン（ＳｉＯ２）層が形成される。

ステップＳ２：次に、たとえばスパッタ法によって、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ _２ 、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料、たとえばＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｇ２０が絶縁層ｇ１９の表面全域に形成される。
ステップＳ３：次に、たとえばスパッタ法によって、抵抗体膜ｇ２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜ｇ２１が積層形成される。 積層された抵抗体膜ｇ２０および配線膜ｇ２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。 配線膜ｇ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。 配線膜ｇ２１を、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。

ステップＳ４：次に、フォトリソグラフィプロセスを用い、配線膜ｇ２１の表面に、抵抗回路網ｇ１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。
ステップＳ５：そして、第１エッチング工程が行われる。 すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜ｇ２０および配線膜ｇ２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。 そして、エッチング後に第１レジストパターンは剥離される。

ステップＳ６：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。 ステップＳ６で形成される第２レジストパターンは、抵抗体膜ｇ２０上に積層された配線膜ｇ２１を選択的に除去して、単位抵抗体Ｒ（図１５６で細いドットを付して示す領域）を形成するためのパターンである。
ステップＳ７：ステップＳ６で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜ｇ２１のみが選択的にエッチングされる（第２エッチング工程）。 エッチング後、第２レジストパターンが剥離される。 これにより、図１５６に示した抵抗回路網ｇ１４のレイアウトパターンが得られる。

ステップＳ８：この段階で、基板表面に形成された抵抗回路網ｇ１４の抵抗値（回路網ｇ１４全体の抵抗値）が測定される。 この測定は、たとえばマルチプローブピンを図１５６に示す第１接続電極ｇ１２とつながる側の抵抗回路網ｇ１４の端部と、第２接続電極ｇ１３につながる側のヒューズ膜および抵抗回路網ｇ１４の端部とに接触させて測定する。 この測定により、製造された抵抗回路網ｇ１４の初期状態における良否が判定できる。

ステップＳ９：次いで、基板ｇ１１の上に形成された抵抗回路網ｇ１４の全面を覆うように、たとえば窒化膜からなるカバー膜ｇ２２ａが形成される。 カバー膜ｇ２２ａは、窒化膜（ＳｉＮ膜)に換え、酸化膜（ＳｉＯ _２膜)であってもよい。 このカバー膜ｇ２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。 カバー膜ｇ２２ａは、パターニングされた配線膜ｇ２１、抵抗体膜ｇ２０およびヒューズＦを覆う。

ステップＳ１０：この状態から、ヒューズＦを選択的に溶断して、チップ抵抗器ｇ１０を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。 すなわち、図１７１（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズＦにレーザー光を当てて、そのヒューズＦおよびその下に位置する抵抗体膜ｇ２０が溶断される。 これにより、ヒューズＦで短絡されていた対応する抵抗回路が抵抗回路網ｇ１４中に組み込まれ、抵抗回路網ｇ１４の抵抗値を所望の抵抗値に合わせ込むことができる。 ヒューズＦにレーザー光を当てるとき、カバー膜ｇ２２ａの働きによって、ヒューズＦの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズＦおよびその下層の抵抗体膜ｇ２０が溶断する。

ステップＳ１１：次に、図１７１（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜ｇ２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜ｇ２２が形成される。 前述のカバー膜ｇ２２ａは、最終形態において、パッシベーション膜ｇ２２と一体化し、このパッシベーション膜ｇ２２の一部を構成する。 ヒューズＦおよびその下層の抵抗体膜ｇ２０の切断後に形成されたパッシベーション膜ｇ２２は、ヒューズＦおよびその下層の抵抗体膜ｇ２０の溶断の際に同時に破壊されたカバー膜ｇ２２ａの開口２２ｂ内に入り込み、ヒューズＦおよびその下層の抵抗体膜ｇ２０の切断面を保護する。 従って、パッシベーション膜ｇ２２は、ヒューズＦの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。 パッシベーション膜ｇ２２は、全体で、たとえば１０００〜２００００Å程度の厚みであればよく、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

また、上述のように、パッシベーション膜ｇ２２はシリコン酸化膜であってもよい。
ステップＳ１２：次いで、図１７１（Ｃ）に示すように、全面に樹脂膜ｇ２３が塗布される。 樹脂膜ｇ２３としては、たとえば感光性のポリイミドの塗布膜ｇ２３が用いられる。
ステップＳ１３：この樹脂膜ｇ２３に対して、前記第１接続電極ｇ１２、第２接続電極ｇ１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。 これにより、樹脂膜ｇ２３に第１接続電極ｇ１２および第２接続電極ｇ１３のためのパッド開口が形成される。

ステップＳ１４：その後、樹脂膜ｇ２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜ｇ２３が安定化される。 熱処理は、例えば１７０℃〜７００℃程度の温度で行ってもよい。 その結果、抵抗体(抵抗体膜ｇ２０およびパターニングされた配線膜ｇ２１）の特性が安定するというメリットもある。
ステップＳ１５：次に、第１接続電極ｇ１２および第２接続電極ｇ１３を形成すべき位置に貫通孔を有するポリイミド膜ｇ２３をマスクとしてパッシベーション膜ｇ２２のエッチングが行われる。 それによって、配線膜ｇ２１を第１接続電極ｇ１２の領域および第２接続電極ｇ１３の領域において露出させるパッド開口が形成される。 パッシベーション膜ｇ２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。

ステップＳ１６：２つのパッド開口から露出した配線膜ｇ２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。 このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズＦの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器ｇ１０に対するトリミング処理能力が大幅に向上する。

ステップＳ１７：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極ｇ１２および第２接続電極ｇ１３を成長させる。
ステップＳ１８：その後、基板表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器ｇ１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。 レジスト膜は基板表面において、各チップ抵抗器ｇ１０を保護すべく設けられ、各チップ抵抗器ｇ１０間がエッチングされるように形成される。

ステップＳ１９：そしてプラズマダイシングが実行される。 プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板表面から所定深さの溝が、各チップ抵抗器ｇ１０の間に形成される。 その後レジスト膜が剥離される。
ステップＳ２０：そして、たとえば図１７２（Ａ）に示すように、表面に保護テープ１００が貼着される。

ステップＳ２１：次いで、基板の裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器ｇ１０に分離される（図１７２（Ａ）（Ｂ））。
ステップＳ２２：そして、図１７２（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）ｇ２００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器ｇ１０は、キャリアテープｇ２００上に配列された状態で保持される。 一方で、表面に貼着された保護テープは取り除かれる（図１７２（Ｄ））。

ステップＳ２３：熱発泡シートｇ２００は、加熱されることによりその内部に含まれる熱発泡粒子２０１が膨らみ、それによりキャリアテープｇ２００表面に接着されている各チップ抵抗器ｇ１０はキャリアテープｇ２００から剥離されて個々に分離される（図１７２（Ｅ）（Ｆ））。
（２−２）チップコンデンサの実施形態の説明 図１７３は、第７参考例の他の実施形態に係るチップコンデンサｇ３０１の平面図であり、図１７４はその断面図であって、図１７３の切断面線ＣＬＸＸＩＶ−ＣＬＸＸＩＶから見た切断面が示されている。

チップコンデンサｇ３０１は、基板ｇ３０２と、基板ｇ３０２上に配置された第１外部電極ｇ３０３と、同じく基板ｇ３０２上に配置された第２外部電極ｇ３０４とを備えている。 基板ｇ３０２は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。 矩形形状は、例えば、０．３ｍｍ×０．１５ｍｍ程度の寸法である。 基板ｇ３０２の短手方向両端部に第１外部電極ｇ３０３および第２外部電極ｇ３０４がそれぞれ配置されている。 第１外部電極ｇ３０３および第２外部電極ｇ３０４は、この実施形態では、基板ｇ３０２の長手方向に延びたほぼ矩形の長手平面形状を有し、基板ｇ３０２の角に対応する各２箇所に面取り部を有している。

つまり、チップコンデンサｇ３０１においても、一対の長手電極ｇ３０３、ｇ３０４が備えられている。
基板ｇ３０２上には、第１外部電極ｇ３０３および第２外部電極ｇ３０４の間のキャパシタ配置領域ｇ３０５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が配置されている。 複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニットｇ３０７を介してそれぞれ第１外部電極ｇ３０３に電気的に接続されている。

図１７４に示されているように、基板ｇ３０２の表面には絶縁膜ｇ３０８が形成されていて、絶縁膜ｇ３０８の表面に下部電極膜ｇ３１１が形成されている。 下部電極膜ｇ３１１は、キャパシタ配置領域ｇ３０５のほぼ全域にわたっているとともに、第２外部電極ｇ３０４の直下の領域にまで延びて形成されている。 より具体的には、下部電極膜ｇ３１１は、キャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｇ３１１Ａと、外部電極引き出しのためのパッド領域ｇ３１１Ｂとを有している。 キャパシタ電極領域ｇ３１１Ａがキャパシタ配置領域ｇ３０５に位置していて、パッド領域ｇ３１１Ｂが第２外部電極ｇ３０４の直下に位置している。

キャパシタ配置領域ｇ３０５において下部電極膜ｇ３１１（キャパシタ電極領域ｇ３１１Ａ）を覆うように容量膜（誘電体膜）ｇ３１２が形成されている。 容量膜ｇ３１２は、キャパシタ電極領域ｇ３１１Ａの全域にわたって連続しており、この実施形態では、さらに第１外部電極ｇ３０３の直下の領域にまで延び、キャパシタ配置領域ｇ３０５外の絶縁膜ｇ３０８を覆っている。

容量膜ｇ３１２の上には、上部電極膜ｇ３１３が形成されている。 図１７３では、明瞭化のために、上部電極膜ｇ３１３に細ドットを付して示してある。 上部電極膜ｇ３１３は、キャパシタ配置領域５に位置するキャパシタ電極領域ｇ３１３Ａと、第１外部電極ｇ３０３の直下に位置するパッド領域ｇ３１３Ｂと、パッド領域ｇ３１３Ｂとキャパシタ電極領域ｇ３１３Ａとの間に配置されたヒューズ領域ｇ３１３Ｃとを有している。

キャパシタ電極領域ｇ３１３Ａにおいて、上部電極膜ｇ３１３は、複数の電極膜部分ｇ１３１〜１３９に分割されている。 この実施形態では、各電極膜部分ｇ１３１〜ｇ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｇ３１３Ｃから第２外部電極ｇ３０４に向かって帯状に延びている。 複数の電極膜部分ｇ１３１〜ｇ１３９は、複数種類の対向面積で、容量膜ｇ３１２を挟んで下部電極膜ｇ３１１に対向している。 より具体的には、電極膜部分ｇ１３１〜ｇ１３９の下部電極膜ｇ３１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。 すなわち、複数の電極膜部分ｇ１３１〜ｇ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｇ１３１〜ｇ１３８（またはｇ１３１〜ｇ１３７，ｇ１３９）を含む。 これによって、各電極膜部分ｇ１３１〜ｇ１３９と容量膜ｇ３１２を挟んで対向する下部電極膜ｇ３１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。 電極膜部分ｇ１３１〜ｇ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。 すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分ｇ１３１〜ｇ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。 また、電極膜部分ｇ１３５，ｇ１３６，ｇ１３７，ｇ１３８，ｇ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。 電極膜部分ｇ１３５〜ｇ１３９は、キャパシタ配置領域ｇ３０５の第１外部電極ｇ３０３側の端縁から第２外部電極ｇ３０４側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｇ１３１〜ｇ１３４は、それよりも短く形成されている。

パッド領域ｇ３１３Ｂは、第１外部電極ｇ３とほぼ相似形に形成されており、基板ｇ３０２の角部に対応する２つの面取り部を有するほぼ矩形の平面形状を有している。 このパッド領域ｇ３１３Ｂの一つの長辺（基板ｇ３０２の周縁に対して内方側の長辺）に沿ってヒューズ領域ｇ３１３Ｃが配置されている。 ヒューズ領域ｇ３１３Ｃは、パッド領域ｇ３１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｇ３０７を含む。 ヒューズユニットｇ３０７は、上部電極膜ｇ３１３のパッド領域ｇ３１３Ｂと同じ材料で一体的に形成されている。 複数の電極膜部分ｇ１３１〜ｇ１３９は、１つまたは複数個のヒューズユニットｇ３０７と一体的に形成されていて、それらのヒューズユニットｇ３０７を介してパッド領域ｇ３１３Ｂに接続され、このパッド領域ｇ３１３Ｂを介して第１外部電極ｇ３０３に電気的に接続されている。 面積の比較的小さな電極膜部分ｇ１３１〜ｇ１３６は、一つのヒューズユニットｇ３０７によってパッド領域ｇ３１３Ｂに接続されており、面積の比較的大きな電極膜部分ｇ１３７〜ｇ１３９は複数個のヒューズユニットｇ３０７を介してパッド領域ｇ３１３Ｂに接続されている。 全てのヒューズユニットｇ３０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｇ３０７は未使用である。

ヒューズユニットｇ３０７は、パッド領域ｇ３１３Ｂとの接続のための第１幅広部ｇ３０７Ａと電極膜部分ｇ１３１〜ｇ１３９との接続のための第２幅広部ｇ３０７Ｂと、第１および第２幅広部ｇ３０７Ａ，ｇ３０７Ｂの間を接続する幅狭部ｇ３０７Ｃとを含む。 幅狭部ｇ３０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。 それによって、電極膜部分ｇ１３１〜１３９のうち不要な電極膜部分をヒューズユニットｇ３０７の切断によって第１および第２外部電極ｇ３０３，ｇ３０４から電気的に切り離すことができる。

図１７３では図示を省略したが、図１７４に表れている通り、上部電極膜ｇ３１３の表面を含むチップコンデンサｇ３０１の表面はパッシベーション膜ｇ３０９によって覆われている。 パッシベーション膜ｇ３０９は、たとえば窒化膜からなっていて、チップコンデンサｇ３０１の上面のみならず、基板ｇ３０２の側面まで延びて、この側面をも覆うように形成されている。 さらに、パッシベーション膜ｇ３０９の上には、ポリイミド樹脂等からなる樹脂膜ｇ３１０が形成されている。 樹脂膜ｇ３１０は、チップコンデンサｇ３０１の上面を覆い、さらに基板ｇ３０２の側面に至って、当該側面上のパッシベーション膜ｇ３０９を覆うように形成されている。

パッシベーション膜ｇ３０９および樹脂膜ｇ３１０は、チップコンデンサｇ３０１の表面を保護する保護膜である。 これらには、第１外部電極ｇ３０３および第２外部電極ｇ３０４に対応する領域にパッド開口ｇ３２１，ｇ３２２がそれぞれ形成されている。 パッド開口ｇ３２１，ｇ３２２はそれぞれ上部電極膜ｇ３１３のパッド領域ｇ３１３Ｂの一部の領域、下部電極膜ｇ３１１のパッド領域ｇ３１１Ｂの一部の領域を露出させるようにパッシベーション膜ｇ３０９および樹脂膜ｇ３１０を貫通している。 さらに、この実施形態では、第２外部電極ｇ３０４に対応したパッド開口ｇ３２２は、容量膜ｇ３１２をも貫通している。

パッド開口ｇ３２１，ｇ３２２には、第１外部電極ｇ３０３および第２外部電極ｇ３０４がそれぞれ埋め込まれている。 これにより、第１外部電極ｇ３０３は上部電極膜ｇ３１３のパッド領域ｇ３１３Ｂに接合しており、第２外部電極ｇ３０４は下部電極膜ｇ３１１のパッド領域ｇ３１１Ｂに接合している。 第１および第２外部電極ｇ３０３，ｇ３０４は、樹脂膜ｇ３１０の表面から突出するように形成されている。 これにより、実装基板に対してチップコンデンサｇ３０１をフリップチップ接合することができる。

図１７５は、チップコンデンサｇ３０１の内部の電気的構成を示す回路図である。 第１外部電極ｇ３０３と第２外部電極ｇ３０４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。 各キャパシタ要素Ｃ１〜Ｃ９と第１外部電極ｇ３０３との間には、一つまたは複数のヒューズユニットｇ３０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサｇ３０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。 複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｇ３０１の容量値が減少する。

そこで、パッド領域ｇ３１１Ｂ，ｇ３１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。 とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｇ３０１の容量を微調整できる。 また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、０．１ｐＦ〜１０ｐＦの間の任意の容量値のチップコンデンサｇ３０１を提供することができる。

以上のように、この実施形態によれば、第１外部電極ｇ３０３および第２外部電極ｇ３０４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。 キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。 それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｇ３０１を提供できる。

チップコンデンサｇ３０１の各部の詳細について以下に説明を加える。
基板ｇ３０２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍ、または０．２ｍｍ×０．１ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。 キャパシタ配置領域ｇ３０５は、概ね、基板ｇ３０２の長辺に沿って形成された一対の外部電極ｇ３０３、ｇ３０４に挟まれた長方形領域となる。 基板ｇ３０２の厚さは、１５０μｍ程度であってもよい。 基板ｇ３０２は、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。 基板ｇ３０２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁膜ｇ３０８は、酸化シリコン膜等の酸化膜であってもよい。 その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜ｇ３１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。 アルミニウム膜からなる下部電極膜ｇ３１１は、スパッタ法によって形成することができる。 上部電極膜ｇ３１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。 アルミニウム膜からなる上部電極膜ｇ３１３は、スパッタ法によって形成することができる。 上部電極膜ｇ３１３のキャパシタ電極領域ｇ３１３Ａを電極膜部分ｇ１３１〜ｇ１３９に分割し、かつヒューズ領域ｇ３１３Ｃを複数のヒューズユニットｇ３０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜ｇ３１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。 容量膜ｇ３１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜ｇ３０９は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。 その膜厚は、８０００Å程度とされてもよい。 樹脂膜ｇ３１０は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

第１および第２外部電極ｇ３０３，ｇ３０４は、たとえば、下部電極膜ｇ３１１または上部電極膜ｇ３１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。 ニッケル層は下部電極膜ｇ３１１または上部電極膜ｇ３１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２外部電極ｇ３０３，ｇ３０４の最上層の金との相互拡散を抑制する拡散防止層として機能する。

図１７６は、チップコンデンサｇ３０１の製造工程の一例を説明するための流れ図である。 基板ｇ３０２として、比抵抗が１００Ω・ｃｍ以上の半導体基板を準備する。 次いで、基板ｇ３０２の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁膜ｇ３０８が形成される（ステップＳ１）。 次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｇ３１１が絶縁膜ｇ３０８の表面全域に形成される（ステップＳ２）。 下部電極膜ｇ３１１の膜厚は８０００Å程度とされてもよい。 次に、その下部電極膜の表面に、下部電極膜ｇ３１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される（ステップＳ３）。 このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１７３等に示したパターンの下部電極膜ｇ３１１が得られる（ステップＳ４）。 下部電極膜ｇ３１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｇ３１２が、下部電極膜ｇ３１１上に形成される（ステップＳ５）。 下部電極膜ｇ３１１が形成されていない領域では、絶縁膜ｇ３０８の表面に容量膜ｇ３１２が形成されることになる。 次いで、その容量膜ｇ３１２の上に、上部電極膜ｇ３１３が形成される（ステップＳ６）。 上部電極膜ｇ３１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。 その膜厚は、８０００Å程度とされてもよい。 次いで、上部電極膜ｇ３１３の表面に上部電極膜ｇ３１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される（ステップＳ７）。 このレジストパターンをマスクとしたエッチングにより、上部電極膜ｇ３１３が、最終形状（図１７３等参照）にパターニングされる（ステップＳ８）。 それによって、上部電極膜ｇ３１３は、キャパシタ電極領域ｇ３１３Ａに複数の電極膜部分ｇ１３１〜ｇ１３９を有し、ヒューズ領域ｇ３１３Ｃに複数のヒューズユニットｇ３０７を有し、それらのヒューズユニットｇ３０７に接続されたパッド領域ｇ３１３Ｂを有するパターンに整形される。 上部電極膜ｇ３１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

この後、上部電極膜ｇ３１３のパッド領域ｇ３１３Ｂと下部電極膜ｇ３１１のパッド領域ｇ３１１Ｂとに検査用プローブを押し当てて、複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値が測定される（ステップＳ９）。 この測定された総容量値に基づき、目的とするチップコンデンサｇ３０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される（ステップＳ１０）。

次いで、図１７７Ａに示すように、基板ｇ３０２上の全面にたとえば窒化膜からなるカバー膜ｇ３２６が形成される（ステップＳ１１）。 このカバー膜ｇ３２６の形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜が形成されてもよい。 カバー膜ｇ３２６は、パターニングされた上部電極膜ｇ３１３を覆い、上部電極膜ｇ３１３が形成されていない領域では容量膜ｇ３１２を覆う。 カバー膜ｇ３２６は、ヒューズ領域ｇ３１３Ｃにおいてはヒューズユニットｇ３０７を覆うことになる。

この状態から、ヒューズユニットｇ３０７を溶断するためのレーザトリミングが行われる（ステップＳ１２）。 すなわち、図１７７Ｂに示すように、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｇ３０７にレーザ光ｇ３２７を当てて、そのヒューズユニットｇ３０７の幅狭部ｇ３０７Ｃが溶断される。 これにより、対応するキャパシタ要素がパッド領域ｇ３１３Ｂから切り離される。 ヒューズユニットｇ３０７にレーザ光ｇ３２７を当てるとき、カバー膜ｇ３２６の働きによって、ヒューズユニットｇ３０７の近傍にレーザ光ｇ３２７のエネルギーが蓄積され、それによって、ヒューズユニットｇ３０７が溶断する。

次に、図１７７Ｃに示すように、たとえばプラズマＣＶＤ法によって、カバー膜ｇ３２６上に窒化シリコン膜が堆積させられ、パッシベーション膜ｇ３０９が形成される（ステップＳ１３）。 前述のカバー膜ｇ３２６は最終形態において、パッシベーション膜ｇ３０９と一体化し、このパッシベーション膜ｇ３０９の一部を構成する。 ヒューズの切断後に形成されたパッシベーション膜ｇ３０９は、ヒューズ溶断の際に同時に破壊されたカバー膜ｇ３２６の開口内に入り込み、ヒューズユニットｇ３０７の切断面を保護する。 したがって、パッシベーション膜ｇ３０９は、ヒューズユニットｇ３０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。 パッシベーション膜ｇ３０９は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

次に、第１および第２外部電極ｇ３０３，ｇ３０４を形成すべき位置に貫通孔を有するレジストパターンがパッシベーション膜ｇ３０９上に形成される（ステップＳ１４）。 このレジストパターンをマスクとしてパッシベーション膜ｇ３０９のエッチングが行われる。 それによって、下部電極膜ｇ３１１をパッド領域ｇ３１１Ｂにおいて露出させるパッド開口と、上部電極膜ｇ３１３をパッド領域ｇ３１３Ｂにおいて露出させるパッド開口とが形成されることになる（ステップＳ１５）。 パッシベーション膜ｇ３０９のエッチングは、反応性イオンエッチングによって行われてもよい。 パッシベーション膜ｇ３０９のエッチングの際に、同じく窒化膜で形成されている容量膜ｇ３１２も開口することになり、それによって、下部電極膜ｇ３１１のパッド領域ｇ３１１Ｂが露出することになる。

次いで、全面に樹脂膜が塗布される（ステップＳ１６）。 樹脂膜としては、たとえば感光性のポリイミドの塗布膜が用いられる。 この樹脂膜に対して、前記パッド開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる（ステップＳ１７）。 これにより、樹脂膜ｇ３１０およびパッシベーション膜ｇ３０９を貫通したパッド開口ｇ３２１，ｇ３２２が形成される。 その後、樹脂膜を硬化するための熱処理（キュア処理）が行われ（ステップＳ１８）、さらに、パッド開口ｇ３２１，ｇ３２２内に、たとえば無電解めっき法によって、第１外部電極ｇ３０３および第２外部電極ｇ３０４が成長させられる（ステップＳ１９）。 こうして、図１７３等に示す構造のチップコンデンサｇ３０１が得られる。

フォトリソグラフィ工程を利用した上部電極膜ｇ３１３のパターニングでは、微小面積の電極膜部分ｇ１３１〜ｇ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｇ３０７を形成することができる。 そして、上部電極膜ｇ３１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。 その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｇ３０１を得ることができる。

そして、その後は、各チップコンデンサｇ３０１が、元基板から分離され、個々のチップコンデンサｇ３０１が得られる。
（２−３）チップダイオードの実施形態の説明 図１７８は、第７参考例の他の一実施形態に係るチップダイオードｇ４０１の斜視図であり、図１７９はその平面図であり、図１８０は、図１７９のＣＬＸＸＸ−ＣＬＸＸＸ線でとった断面図である。 さらに、図１８１は、図１７９のＣＬＸＸＸＩ−ＣＬＸＸＸＩでとった断面図である。

チップダイオードｇ４０１は、ｐ ^＋型の半導体基板ｇ４０２（たとえばシリコン基板）と、半導体基板ｇ４０２に形成された複数のダイオードセルＤ１〜Ｄ４と、これらの複数のダイオードセルＤ１〜Ｄ４を並列に接続するカソード電極ｇ４０３およびアノード電極ｇ４０４とを含む。 半導体基板ｇ４０２は、一対の主面ｇ４０２ａ，ｇ４０２ｂと、その一対の主面ｇ４０２ａ，ｇ４０２ｂと直交する複数の側面ｇ４０２ｃとを含み、前記一対の主面ｇ４０２ａ，ｇ４０２ｂのうちの一方（主面ｇ４０２ａ）が素子形成面とされている。 以下、この主面ｇ４０２ａを「素子形成面ｇ４０２ａ」という。 素子形成面ｇ４０２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。 また、チップダイオードｇ４０１の全体の厚さＴは０．１ｍｍ程度であってもよい。

素子形成面ｇ４０２ａの短手方向の両端部に、カソード電極ｇ４０３の外部接続電極ｇ４０３Ｂと、アノード電極ｇ４０４の外部接続電極ｇ４０４Ｂとが配置されている。 これらの外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂは、図示のように、素子形成面ｇ４０２ａの長手方向に沿った長手電極とされていて、これら外部接続電極ｇ４０３Ｂ、ｇ４０４Ｂの間の素子形成面ｇ４０２ａに、ダイオードセル領域ｇ４０７が設けられている。

素子形成面ｇ４０２ａの一つの長辺（この実施形態ではカソード側外部接続電極ｇ４０３Ｂに近い長辺）に連なる一つの側面ｇ４０２ｃには、半導体基板ｇ４０２の厚さ方向に延びて切り欠かれた複数の凹部７（たとえば最大４つの凹部）が形成されている。 各凹部７は、この実施形態では、半導体基板ｇ４０２の厚さ方向の全域にわたって延びている。 各凹部７は、平面視において、素子形成面ｇ４０２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面ｇ４０２ａの内方に向かって幅狭となる台形形状を有している。 むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。

凹部７は、チップダイオードｇ４０１の向き（チップ方向）を表す。 より具体的には、凹部７は、カソード側外部接続電極ｇ４０３Ｂの位置を表すカソードマークを提供している。 これにより、チップダイオードｇ４０１の実装時に、その外観によって極性を把握できる構造となっている。 また、凹部７は、チップコンデンサｇ４０１の極性方向に加え、型名、製造年月日その他の情報を表示するための標印としても機能してもよい。

半導体基板ｇ４０２は、４つの側面ｇ４０２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部ｇ４０９を有している。 この４つのコーナー部ｇ４０９は、この実施形態では、ラウンド形状に整形されている。 コーナー部ｇ４０９は、素子形成面ｇ４０２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。 これにより、チップダイオードｇ４０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。

ダイオードセル領域ｇ４０７は、この実施形態では、矩形に形成されている。 ダイオードセル領域ｇ４０７内に、複数のダイオードセルＤ１〜Ｄ４が配置されている。 複数のダイオードセルＤ１〜Ｄ４は、この実施形態では４個設けられており、半導体基板ｇ４０２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１８２は、カソード電極ｇ４０３およびアノード電極ｇ４０４ならびにその上に形成された構成を取り除いて、半導体基板ｇ４０２の表面（素子形成面ｇ４０２ａ）の構造を示す平面図である。 ダイオードセルＤ１〜Ｄ４の各領域内には、それぞれ、ｐ ^＋型の半導体基板ｇ４０２の表層領域にｎ ^＋型領域ｇ４１０が形成されている。 ｎ ^＋型領域ｇ４１０は、個々のダイオードセル毎に分離されている。 これにより、ダイオードセルＤ１〜Ｄ４は、ダイオードセル毎に分離されたｐｎ接合領域ｇ４１１をそれぞれ有している。

複数のダイオードセルＤ１〜Ｄ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ ^＋型領域ｇ４１０が形成されている。 この実施形態では、ｎ ^＋型領域ｇ４１０は、正八角形に形成されており、ダイオードセルＤ１〜Ｄ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ１〜Ｄ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。

図１８０および図１８１に示されているように、半導体基板ｇ４０２の素子形成面ｇ４０２ａには、酸化膜等からなる絶縁膜ｇ４１５（図１７９では図示省略）が形成されている。 絶縁膜ｇ４１５には、ダイオードセルＤ１〜Ｄ４のそれぞれのｎ ^＋型領域ｇ４１０の表面を露出させるコンタクト孔ｇ４１６（カソードコンタクト孔）と、素子形成面ｇ４０２ａを露出させるコンタクト孔ｇ４１７（アノードコンタクト孔）とが形成されている。 絶縁膜ｇ４１５の表面には、カソード電極ｇ４０３およびアノード電極ｇ４０４が形成されている。 カソード電極ｇ４０３は、絶縁膜ｇ４１５の表面に形成されたカソード電極膜ｇ４０３Ａと、カソード電極膜ｇ４０３Ａに接合された外部接続電極ｇ４０３Ｂとを含む。 カソード電極膜ｇ４０３Ａは、複数のダイオードセルＤ１，Ｄ３に接続された引き出し電極Ｌ１と、複数のダイオードＤ２，Ｄ４に接続された引き出し電極Ｌ２と、引き出し電極Ｌ１，Ｌ２（カソード引き出し電極）と一体的に形成されたカソードパッドｇ４０５とを有している。 カソードパッドｇ４０５は、素子形成面ｇ４０２ａの一端部に矩形に形成されている。 このカソードパッドｇ４０５に外部接続電極ｇ４０３Ｂが接続されている。 このようにして、外部接続電極ｇ４０３Ｂは、引き出し電極Ｌ１，Ｌ２に共通に接続されている。 カソードパッドｇ４０５および外部接続電極ｇ４０３Ｂは、カソード電極ｇ４０３の外部接続部（カソード外部接続部）を構成している。

アノード電極ｇ４０４は、絶縁膜ｇ４１５の表面に形成されたアノード電極膜ｇ４０４Ａと、アノード電極膜ｇ４０４Ａに接合された外部接続電極ｇ４０４Ｂとを含む。 アノード電極膜ｇ４０４Ａは、ｐ ^＋型半導体基板ｇ４０２に接続されており、素子形成面ｇ４０２ａの一端部付近にアノードパッドｇ４０６を有している。 アノードパッドｇ４０６は、アノード電極膜ｇ４０４Ａにおいて素子形成面ｇ４０２ａの一端部に配置された領域からなる。 このアノードパッドｇ４０６に外部接続電極ｇ４０４Ｂが接続されている。 アノードパッドｇ４０６および外部接続電極ｇ４０４Ｂは、アノード電極ｇ４０４の外部接続部（アノード外部接続部）を構成している。 アノード電極膜ｇ４０４Ａにおいて、アノードパッドｇ４０６以外の領域は、アノードコンタクト孔ｇ４１７から引き出されたアノード引き出し電極である。

引き出し電極Ｌ１は、絶縁膜ｇ４１５の表面からダイオードセルＤ１，Ｄ３のコンタクト孔ｇ４１６内に入り込み、各コンタクト孔ｇ４１６内でダイオードセルＤ１，Ｄ３の各ｎ ^＋型領域ｇ１０にオーミック接触している。 引き出し電極Ｌ１において、コンタクト孔ｇ４１６内でダイオードセルＤ１，Ｄ３に接続されている部分は、セル接続部Ｃ１，Ｃ３を構成している。 同様に、引き出し電極Ｌ２は、絶縁膜ｇ４１５の表面からダイオードセルＤ２，Ｄ４のコンタクト孔ｇ４１６内に入り込み、各コンタクト孔ｇ４１６内でダイオードセルＤ２，Ｄ４の各ｎ ^＋型領域ｇ４１０にオーミック接触している。 引き出し電極Ｌ２において、コンタクト孔ｇ４１６内でダイオードセルＤ２，Ｄ４に接続されている部分は、セル接続部Ｃ２，Ｃ４を構成している。 アノード電極膜ｇ４０４Ａは、絶縁膜ｇ４１５の表面からコンタクト孔ｇ４１７の内方へと延びており、コンタクト孔ｇ４１７内でｐ ^＋型の半導体基板ｇ４０２にオーミック接触している。 カソード電極膜ｇ４０３Ａおよびアノード電極膜ｇ４０４Ａは、この実施形態では、同じ材料からなっている。

電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。 ＡｌＳｉ膜を用いると、半導体基板ｇ４０２の表面にｐ ^＋型領域を設けることなく、アノード電極膜ｇ４０４Ａをｐ ^＋型の半導体基板ｇ４０２にオーミック接触させることができる。 すなわち、アノード電極膜ｇ４０４Ａをｐ ^＋型の半導体基板ｇ４０２に直接接触させてオーミック接合を形成できる。 したがって、ｐ ^＋型領域を形成するための工程を省くことができる。

カソード電極膜ｇ４０３Ａとアノード電極膜ｇ４０４Ａとの間は、スリットｇ４１８によって分離されている。 引き出し電極Ｌ１は、ダイオードセルＤ１からダイオードセルＤ３を通ってカソードパッドｇ４０５に至る直線に沿って直線状に形成されている。 同様に、引き出し電極Ｌ２は、ダイオードセルＤ２からダイオードセルＤ４を通ってカソードパッドｇ４０５に至る直線に沿って直線状に形成されている。 引き出し電極Ｌ１，Ｌ２は、ｎ ^＋型領域ｇ４１０からカソードパッドｇ４０５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部Ｃ１，Ｃ２，Ｃ３，Ｃ４の幅よりも広い。 セル接続部Ｃ１〜Ｃ４の幅は、引き出し電極Ｌ１，Ｌ２の引き出し方向に直交する方向の長さによって定義される。 引き出し電極Ｌ１，Ｌ２の先端部は、ｎ ^＋型領域ｇ４１０の平面形状と整合するように整形されている。 引き出し電極Ｌ１，Ｌ２の基端部は、カソードパッドｇ４０５に接続されている。 スリットｇ４１８は、引き出し電極Ｌ１，Ｌ２を縁取るように形成されている。 一方、アノード電極膜ｇ４０４Ａは、ほぼ一定の幅のスリットｇ４１８に対応した間隔を開けて、カソード電極膜ｇ４０３Ａを取り囲むように、絶縁膜ｇ４１５の表面に形成されている。 アノード電極膜ｇ４０４Ａは、素子形成面ｇ４０２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドｇ４０６とを一体的に有している。

カソード電極膜ｇ４０３Ａおよびアノード電極膜ｇ４０４Ａは、たとえば窒化膜からなるパッシベーション膜ｇ４２０（図１７９では図示省略）によって覆われており、さらにパッシベーション膜ｇ４２０の上にはポリイミド等の樹脂膜ｇ４２１が形成されている。 パッシベーション膜ｇ４２０および樹脂膜ｇ４２１を貫通するように、カソードパッドｇ４０５を露出させるパッド開口ｇ４２２と、アノードパッドｇ４０６を露出させるパッド開口ｇ４２３とが形成されている。 パッド開口ｇ４２２，ｇ４２３に外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂがそれぞれ埋め込まれている。 パッシベーション膜ｇ４２０および樹脂膜ｇ４２１は、保護膜を構成しており、引き出し電極Ｌ１，Ｌ２およびｐｎ接合領域ｇ４１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードｇ４０１の耐久性の向上に寄与している。

外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂは、樹脂膜ｇ４２１の表面よりも低い位置（半導体基板ｇ４０２に近い位置）に表面を有していてもよいし、樹脂膜ｇ４２１の表面から突出していて、樹脂膜ｇ４２１よりも高い位置（半導体基板ｇ４０２から遠い位置）に表面を有していてもよい。 図１８０には、外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂが樹脂膜ｇ４２１の表面から突出している例を示す。 外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂは、たとえば、電極膜ｇ４０３Ａ，ｇ４０４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。 このような積層膜は、めっき法によって形成することができる。

各ダイオードセルＤ１〜Ｄ４では、ｐ型の半導体基板ｇ４０２とｎ ^＋型領域ｇ４１０との間にｐｎ接合領域ｇ４１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。 そして、複数のダイオードセルＤ１〜Ｄ４のｎ ^＋型領域ｇ４１０がカソード電極ｇ４０３に共通に接続され、ダイオードセルＤ１〜Ｄ４の共通のｐ型領域であるｐ ^＋型の半導体基板ｇ４０２がアノード電極ｇ４０４に共通に接続されている。 これによって、半導体基板ｇ４０２上に形成された複数のダイオードセルＤ１〜Ｄ４は、すべて並列に接続されている。

図１８３は、チップダイオードｇ４０１の内部の電気的構造を示す電気回路図である。 ダイオードセルＤ１〜Ｄ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極ｇ４０３によって共通接続され、アノード側がアノード電極ｇ４０４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。

この実施形態の構成によれば、チップダイオードｇ４０１は複数のダイオードセルＤ１〜Ｄ４を有しており、各ダイオードセルＤ１〜Ｄ４がｐｎ接合領域ｇ４１１を有している。 ｐｎ接合領域ｇ４１１は、ダイオードセルＤ１〜Ｄ４毎に分離されている。 そのため、チップダイオードｇ４０１は、ｐｎ接合領域ｇ４１１の周囲長、すなわち、半導体基板ｇ４０２におけるｎ ^＋型領域ｇ４１０の周囲長の合計（総延長）が長くなる。 これにより、ｐｎ接合領域ｇ４１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。 すなわち、チップダイオードｇ４０１を小型に形成する場合であっても、ｐｎ接合領域ｇ４１１の総周囲長を大きくすることができるから、チップダイオードｇ４０１の小型化とＥＳＤ耐量の確保とを両立することができる。

この実施形態では、半導体基板ｇ４０２のカソード側外部接続電極ｇ４０３Ｂに近い長辺に陰極方向を表す凹部７が形成されているので、半導体基板ｇ４０２の裏面（素子形成面ｇ４０２ａとは反対側の主面）に、カソードマークを標印する必要がない。 凹部７は、チップダイオードｇ４０１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくことができる。 また、チップダイオードｇ４０１のサイズが微小で、標印が困難な場合にも凹部７を形成して、カソードの方向を表示できる。 したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードｇ４０１に対してもカソードマークを付与できる。

図１８４は、チップダイオードｇ４０１の製造工程の一例を説明するための工程図である。 また、図１８５Ａおよび図１８５Ｂは、図１８４の製造工程途中の構成を示す断面図であり、図１８０に対応する切断面を示す。
まず、半導体基板ｇ４０２の元基板としてのｐ ^＋型半導体ウエハＷが用意される。 半導体ウエハＷの表面は素子形成面であり、半導体基板ｇ４０２の素子形成面ｇ４０２ａに対応している。 素子形成面には、複数のチップダイオードｇ４０１に対応した複数のチップダイオード領域ｇ４０１ａが、マトリクス状に配列されて設定されている。 隣接するチップダイオード領域ｇ４０１ａの間には、境界領域が設けられている。 境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。 半導体ウエハＷに対して必要な工程を行った後に、境界領域に沿って半導体ウエハＷを切り離すことにより、複数のチップダイオードｇ４０１が得られる。

半導体ウエハＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ ^＋型半導体ウエハＷの素子形成面に、熱酸化膜やＣＶＤ酸化膜等の絶縁膜ｇ４１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（Ｓ１）、その上にレジストマスクが形成される（Ｓ２）。 このレジストマスクを用いたエッチングによって、ｎ ^＋型領域ｇ４１０に対応する開口が絶縁膜ｇ４１５に形成される（Ｓ３）。 さらに、レジストマスクを剥離した後に、絶縁膜ｇ４１５に形成された開口から露出する半導体ウエハＷの表層部にｎ型不純物が導入される（Ｓ４）。 ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。 リンデポとは、半導体ウエハＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ _３ガスを流して行う熱処理によって、絶縁膜ｇ４１５の開口内で露出する半導体ウエハＷの表面に燐を堆積させる処理である。 必要に応じて絶縁膜ｇ４１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（Ｓ５）、半導体ウエハＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（Ｓ６）。 これにより、半導体ウエハＷの表層部にｎ ^＋型領域ｇ４１０が形成される。

次いで、コンタクト孔ｇ４１６，ｇ４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜ｇ４１５の上に形成される（Ｓ７）。 このレジストマスクを介するエッチングによって、絶縁膜ｇ４１５にコンタクト孔ｇ４１６，ｇ４１７が形成される（Ｓ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極ｇ４０３およびアノード電極ｇ４０４を構成する電極膜が絶縁膜ｇ４１５上に形成される（Ｓ９）。 この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。 そして、この電極膜上に、スリットｇ４１８に対応する開口パターンを有する別のレジストマスクが形成され（Ｓ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットｇ４１８が形成される（Ｓ１１）。 スリットｇ４１８の幅は、３μｍ程度であってもよい。 これにより、前記電極膜が、カソード電極膜ｇ４０３Ａおよびアノード電極膜ｇ４０４Ａに分離される。

次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜ｇ４２０が形成され（Ｓ１２）、さらにポリイミド等を塗布することにより樹脂膜ｇ４２１が形成される（Ｓ１３）。 たとえば、感光性を付与したポリイミドが塗布され、パッド開口ｇ４２３，ｇ４２４に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＳ１４）。 これにより、パッド開口ｇ４２３，ｇ４２４に対応した開口を有する樹脂膜ｇ４２１が形成される。 その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（Ｓ１５）。 そして、樹脂膜ｇ４２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜ｇ４２０にパッド開口ｇ４２２，ｇ４２３が形成される（Ｓ１６）。 その後、パッド開口ｇ４２２，ｇ４２３内に外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂが形成される（Ｓ１７）。 外部接続電極ｇ４０３Ｂ，ｇ４０４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。

次いで、境界領域に整合する格子状の開口を有するレジストマスクｇ８３（図１８５Ａ参照）が形成される（Ｓ１８）。 このレジストマスクｇ８３を介してプラズマエッチングが行われ、それによって、図１８５Ａに示すように、半導体ウエハＷがその素子形成面から所定の深さまでエッチングされる。 これによって、境界領域ｇ８に沿って、切断用の溝ｇ８１が形成される（Ｓ１９）。 レジストマスクｇ８３が剥離された後、図１８５Ｂに示すように、半導体ウエハＷが裏面Ｗｂから、溝ｇ８１の底部に到達するまで研削される（Ｓ２０）。 これによって、複数のチップダイオード領域ｇ４０１ａが個片化され、前述の構造のチップダイオードｇ４０１を得ることができる。

以上、第７参考例の実施形態として、チップ抵抗器、チップコンデンサおよびチップダイオードについて説明したが、第７参考例は、チップ抵抗器、チップコンデンサおよびチップダイオード以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。 チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものであり、一対の接続用電極が外部に露出している。 かかるチップインダクタにおいても、接続用電極を、第７参考例による長手電極とすることにより、実装に適し、取り扱い易いチップインダクタ（チップ部品）とすることができる。

図１８６は、第７参考例の一実施形態に係る回路アセンブリの構成例を示す図解的な斜視図である。
図１８６に示す回路アセンブリｇ９０は、フレキシブル基板ｇ９１と、フレキシブル基板ｇ９１上に実装されたチップ抵抗器ｇ１０を含む。 フレキシブル基板ｇ９１は、矢印Ａ１方向に曲げられるように配置される。 チップ抵抗器ｇ１０は、フレキシブル基板ｇ９１の曲げ方向Ａ１に直交する矢印Ａ２方向に、基板ｇ１１の長辺を沿わせて実装されている。 フレキシブル基板ｇ９は、矢印Ａ２方向には湾曲されない。 よって、チップ抵抗器ｇ１０の長辺方向に長手の第１接続電極ｇ１２および第２接続電極ｇ１３は、フレキシブル基板ｇ９１の表面にはんだで強固に接合される。 そして、チップ抵抗器ｇ１０の長辺方向にはフレキシブル基板ｇ９１には曲げが生じないので、チップ抵抗器ｇ１０は、フレキシブル基板ｇ９１から剥がれたり分離したりする恐れがない。

また、フレキシブル基板ｇ９に矢印Ａ１方向の曲げが加えられたとしても、この方向はチップ抵抗器ｇ１０の短辺方向であり、その寸法が短い。 よって、フレキシブル基板ｇ９１の曲げ（湾曲）が実装されたチップ抵抗器ｇ１０に与える悪影響は殆どない。 フレキシブル基板ｇ９１上に実装されたチップ抵抗器ｇ１０は、第１接続電極ｇ１２および第２接続電極ｇ１３が基板ｇ１１の短辺方向に対向しており、それらの間隔が短い。 そのため、フレキシブル基板ｇ９１が矢印Ａ１方向に曲げられたとしても、チップ抵抗器ｇ１０にかかる曲げ応力が小さく、チップ抵抗器ｇ１０の破損は生じにくい。

なお、上記のチップ抵抗器ｇ１０の実装形態を、次のように変更してもよい。 すなわち、フレキシブル基板上にチップ抵抗器ｇ１０を実装する際、フレキシブル基板の曲げたくない方向と、チップ抵抗器ｇ１０の接続電極の長手方向とを一致させてもよい。 この場合は、実装したチップ抵抗器ｇ１０の長手電極の作用により、フレキシブル基板が曲がりにくくなり、所期の目的が達成できるという効果がある。

上記の説明は、フレキシブル基板へのチップ抵抗器ｇ１０の実装を例にとって説明したが、第７参考例の他のチップ部品、すなわちチップコンデンサ、チップダイオード、チップインダクタの場合の実装構造にも同様に適用できる。 図１８７は、第７参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
スマートフォンｇ２０１は、扁平な直方体形状の筐体ｇ２０２の内部に電子部品を収納して構成されている。 筐体ｇ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。 筐体ｇ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｇ２０３の表示面が露出している。 表示パネルｇ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネルｇ２０３は、筐体ｇ２０２の一つの主面の大部分を占める長方形形状に形成されている。 表示パネルｇ２０３の一つの短辺に沿うように、操作ボタンｇ２０４が配置されている。 この実施形態では、複数（３つ）の操作ボタンｇ２０４が表示パネルｇ２０３の短辺に沿って配列されている。 使用者は、操作ボタンｇ２０４およびタッチパネルを操作することによって、スマートフォンｇ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネルｇ２０３の別の一つの短辺の近傍には、スピーカｇ２０５が配置されている。 スピーカｇ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。 一方、操作ボタンｇ２０４の近くには、筐体ｇ２０２の一つの側面にマイクロフォンｇ２０６が配置されている。 マイクロフォンｇ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図１８８は、筐体ｇ２０２の内部に収容された電子回路アセンブリｇ２１０の構成を示す図解的な平面図である。
電子回路アセンブリｇ２１０は、配線基板ｇ２１１と、配線基板ｇ２１１の実装面に実装された回路部品とを含む。 複数の回路部品は、複数の集積回路素子（ＩＣ）ｇ２１２−ｇ２２０と、複数のチップ部品とを含む。 複数のＩＣは、伝送処理ＩＣｇ２１２、ワンセグＴＶ受信ＩＣｇ２１３、ＧＰＳ受信ＩＣｇ２１４、ＦＭチューナＩＣｇ２１５、電源ＩＣｇ２１６、フラッシュメモリｇ２１７、マイクロコンピュータｇ２１８、電源ＩＣｇ２１９およびベースバンドＩＣｇ２２０を含む。 複数のチップ部品は、チップインダクタｇ２２１，ｇ２２５，ｇ２３５、チップ抵抗器ｇ２２２，ｇ２２４，ｇ２３３、チップキャパシタｇ２２７，ｇ２３０，ｇ２３４、およびチップダイオードｇ２２８，ｇ２３１を含む。 これらチップ部品は、第７参考例に係る構成のものを用いることができる。

伝送処理ＩＣｇ２１２は、表示パネルｇ２０３に対する表示制御信号を生成し、かつ表示パネルｇ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。 表示パネルｇ２０３との接続のために、伝送処理ＩＣｇ２１２には、フレキシブル配線２０９が接続されている。
ワンセグＴＶ受信ＩＣｇ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。 ワンセグＴＶ受信ＩＣｇ２１３の近傍には、複数のチップインダクタｇ２２１と、複数のチップ抵抗器ｇ２２２とが配置されている。 ワンセグＴＶ受信ＩＣｇ２１３、チップインダクタｇ２２１およびチップ抵抗器ｇ２２２は、ワンセグ放送受信回路ｇ２２３を構成している。 チップインダクタｇ２２１およびチップ抵抗器ｇ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｇ２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣｇ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｇ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣｇ２１５は、その近傍において配線基板ｇ２１１に実装された複数のチップ抵抗器ｇ２２４および複数のチップインダクタｇ２２５とともに、ＦＭ放送受信回路ｇ２２６を構成している。 チップ抵抗器ｇ２２４およびチップインダクタｇ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｇ２２６に高精度な回路定数を与える。

電源ＩＣｇ２１６の近傍には、複数のチップキャパシタｇ２２７および複数のチップダイオードｇ２２８が配線基板ｇ２１１の実装面に実装されている。 電源ＩＣｇ２１６は、チップキャパシタｇ２２７およびチップダイオードｇ２２８とともに、電源回路ｇ２２９を構成している。 フラッシュメモリｇ２１７は、オペレーティングシステムプログラム、スマートフォンｇ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータｇ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｇ２０１の複数の機能を実現する演算処理回路である。 より具体的には、マイクロコンピュータｇ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣｇ２１９の近くには、複数のチップキャパシタｇ２３０および複数のチップダイオードｇ２３１が配線基板ｇ２１１の実装面に実装されている。 電源ＩＣｇ２１９は、チップキャパシタｇ２３０およびチップダイオードｇ２３１とともに、電源回路ｇ２３２を構成している。

ベースバンドＩＣｇ２２０の近くには、複数のチップ抵抗器ｇ２３３、複数のチップキャパシタｇ２３４、および複数のチップインダクタｇ２３５が、配線基板ｇ２１１の実装面に実装されている。 ベースバンドＩＣｇ２２０は、チップ抵抗器ｇ２３３、チップキャパシタｇ２３４およびチップインダクタｇ２３５とともに、ベースバンド通信回路ｇ２３６を構成している。 ベースバンド通信回路ｇ２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路ｇ２２９，２３２によって適切に調整された電力が、伝送処理ＩＣｇ２１２、ＧＰＳ受信ＩＣｇ２１４、ワンセグ放送受信回路ｇ２２３、ＦＭ放送受信回路ｇ２２６、ベースバンド通信回路ｇ２３６、フラッシュメモリｇ２１７およびマイクロコンピュータｇ２１８に供給される。 マイクロコンピュータｇ２１８は、伝送処理ＩＣｇ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｇ２１２から表示パネルｇ２０３に表示制御信号を出力して表示パネルｇ２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタンｇ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｇ２２３の働きによってワンセグ放送が受信される。 そして、受信された画像を表示パネルｇ２０３に出力し、受信された音声をスピーカｇ２０５から音響化させるための演算処理が、マイクロコンピュータｇ２１８によって実行される。
また、スマートフォンｇ２０１の位置情報が必要とされるときには、マイクロコンピュータｇ２１８は、ＧＰＳ受信ＩＣｇ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタンｇ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｇ２１８は、ＦＭ放送受信回路ｇ２２６を起動し、受信された音声をスピーカｇ２０５から出力させるための演算処理を実行する。
フラッシュメモリｇ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｇ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。 マイクロコンピュータｇ２１８は、必要に応じて、フラッシュメモリｇ２１７に対してデータを書き込み、またフラッシュメモリｇ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路ｇ２３６によって実現される。 マイクロコンピュータｇ２１８は、ベースバンド通信回路ｇ２３６を制御して、音声またはデータを送受信するための処理を行う。

１０、３０ チップ抵抗器 １１ 基板（シリコン基板）
１２ 第１接続電極（外部接続電極）
１３ 第２接続電極（外部接続電極）
１４ 抵抗回路網 ２０、１０３ 抵抗体膜（抵抗体膜ライン）
２１ 導体膜（配線膜）
Ｆ ヒューズ膜 Ｃ 接続用導体膜 Ｃ１〜Ｃ９ キャパシタ要素 Ｆ１〜Ｆ９ ヒューズ １ チップコンデンサ ２ 基板 ３ 第１外部電極 ４ 第２外部電極 ５ キャパシタ配置領域 ７ ヒューズユニット ８ 絶縁膜 ９ パッシベーション膜 ５０ 樹脂膜 ５１ 下部電極膜 ５１Ａ キャパシタ電極領域 ５１Ｂ パッド領域 ５１Ｃ ヒューズ領域 ５２ 容量膜 ５３ 上部電極膜 ５３Ａ キャパシタ電極領域 ５３Ｂ パッド領域 ５３Ｃ ヒューズ領域 １３１〜１３９ 電極膜部分 １４１〜１４９ 電極膜部分 １５１〜１５９ 電極膜部分 ３１ チップコンデンサ ４１ チップコンデンサ ４７ ヒューズユニット