Plane audio amplifier output inductor using a current sensor

本明細書は、電流センサを用いた平面オーディオ増幅器出力インダクタについて記述する。 米国特許７４３２７９３号を引用することにより、その全てが本明細書に組み込まれる。

従来技術として、オーディオ増幅器が知られている。

一態様においてオーディオ増幅器は、第１複数巻線及び第２複数巻線を備えた平面インダクタ構造を有する。 第１複数巻線は、第１回路基板の層上に形成され、第２複数巻線は、第２回路基板の層上に形成される。 前記オーディオは、さらに出力ステージ、及び切替ステージを備えてもよい。 第１複数巻線は、出力ステージに隣接し、第２複数巻線は、切替ステージに隣接してよい。 第１複数巻線は、厚みを有するスペーシング構造によって、第２複数巻線から隔てられてもよい。 誘電結合定数Ｋは、前記厚みに比例する。 スペーシング構造は、誘電性材料の層を有してもよい。 スペーシング構造は、相互接続ピンを有してもよい。 第１複数巻線及び第２複数巻線は、スペーシング構造の厚みに比例する結合定数Ｋによって特徴づけられてもよい。 平面出力インダクタは、さらに第１複数巻線及び第２複数巻線を十分に取り囲むフェライトコア構造を有してもよい。 フェライトコア構造は、幅を有するギャップによって隔てられた２つの向かい合う面を有してもよい。 出力インダクタのインダクタンスは、前記ギャップの幅に比例する。 請求項のオーディオ増幅器は、さらに第１コア構造、及び第２コア構造を備える。 第１コア構造は、フェライトからなり、第２コア構造は、４〜２００の範囲の透磁率μを持つ材料からなる。 第１構造及び第２構造は、空洞(cavity)を有する結合構造(combined structure)を形成するように構成され、前記空洞は、第１複数巻線及び第２複数巻線を収容(accommodate)する。 ここで、出力インダクタのインダクタンスは、μに比例する。 オーディオ増幅器は、さらに検知コイル(sense coil)を備える。 検知コイルは、インダクタ内の電流を検知する。 また検知コイルは、第１回路基板の層上に形成され、第１複数巻線のうちの１つと隣り合う。

他の態様において、オーディオ増幅器は、第１複数巻線及び検知コイルを備えた平面インダクタ構造を有する。 第１複数巻線は、第１回路基板の層上に形成される。 検知コイルは、第１複数巻線のうちの１つと隣り合い、第１複数巻線内の電流を検知する。 平面インダクタ構造は、第２回路基板の層上に形成された第２複数巻線をさらに備えてもよい。

その他の特徴、目的、及び利点は、以下の図とともに後述の詳細な説明を読むと、該詳細な説明から明らかになる。

クラスＤ増幅器のブロック図である。

クラスＤ増幅器のブロック図である。

クラスＤ増幅器のブロック図である。

クラスＤ増幅器のブロック図である。

結合キャパシタンスの効果を示すクラスＤ増幅器のブロック図である。

結合係数の効果を示すＶ

_ＯＵＴ ／Ｖ

_ｉｎのグラフである。

電流センシングループを伴う平面インダクタの断面図である。

電流センシングループを伴う平面インダクタの断面図である。

インダクタ及び検出コイルの上面図である。

図面のいくつかの表示の構成要素は、ブロック図内で、別々の構成要素として図示、及び説明され、示唆しない限り“回路”として言及されるが、これらの構成要素は、アナログ回路、デジタル回路、ソフトウェア命令を実行する１又は２以上のマイクロプロセッサ、又はそれらの組み合わせのうちの１つとして実現される。 前記ソフトウェア命令は、デジタル信号処理(digital signal processing DSP)命令を含んでもよい。 アナログ回路、又はソフトウェアを実行するマイクロプロセッサによって動作が実行されてもよい。 前記ソフトウェアは、数学的、及び論理的にアナログ動作と同等の動作を実行する。 示唆されない限り、信号ライン(signal line)は、離散的アナログ信号ライン(discrete analog line)又はデジタル信号ライン(digital signal line)として、またはオーディオ信号の分離ストリーム(separate streams of audio signals)を処理する適切な信号を用いたシングル離散デジタル信号ライン(single discrete digital signal line)として、または無線通信システムの構成要素として、実行されてもよい。 いくつかの処理は、ブロック図内で説明される。 各ブロック内で実行される動作は、１つの構成要素、又は複数の構成要素によって実行されてよく、時間的に分離されてもよい。 ブロックの動作を実行する構成要素は、物理的に分離されてもよい。 示唆されない限り、オーディオ信号又はビデオ信号、又はそれら両方が、デジタル、又はアナログ形式で符号化及び送信される。 従来の(conventional)デジタル−アナログ、又はアナログ−デジタル変換器は、図中に図示をしていない。

図１は、クラスＤ増幅器１０を示す。 Ｖ _high電圧源１２は、スイッチ１６によって切替ノード１４に接続され、かつダイオード２６によってノード１８とに接続される。 Ｖ _low電圧源２２は、スイッチ２４によって切替ノード１４に接続され、かつ、ダイオード２０によってノード１８に接続される。 切替ノード１４は、キャパシタンス４０を介して接地され、かつノード１８へ接続されてもよい。 キャパシタンス４０は、キャパシタ素子を必ずしも意味する必要はない。 キャパシタンス４０は、例えば、スイッチ１６及び２４と、ダイオード２０及び２６との機能を果たす電界効果トランジスタ(Field Effect Transistors)[FETs]からの寄生キャパシタンスであってよい。 ノード１８は、インダクタ３０によってノード２８に接続される。 ノード２８は、出力キャパシタ３２によって接地されるとともに、出力端３４に接続される。 出力端３４は、負荷３６に接続される。 変調部３８は、作用的に(operatively)スイッチ１６及び２４に接続され、スイッチ１６及び２４を制御する。

インダクタ３０及びキャパシタ３２は、出力フィルタを形成する。 切替増幅器は、一般的に出力フィルタを利用し、スイッチング周波数及び高調波が放射し、その他の機器との電磁雑音(Electromagnetic Interference)ＥＭＩを生じさせることを防止する。

作動において、スイッチ１６及び２４は、スイッチングサイクルに従って、変調部３８により開閉される。 ある間隔の間、スイッチ１６は、閉じられ、インダクタ３０を介して、負荷を最大要求負荷電圧(the highest required load voltage)よりも高い電圧源(Ｖ _high )１２に接続する。 その後、スイッチ１６は開き、スイッチ２４は、閉じられ、インダクタ３０を介して、負荷を最小要求負荷電圧(the lowest required load voltage)よりも低い電圧源(Ｖ _low )２２に異なる一定間隔だけ接続する。 その後、スイッチ２４は開き、スイッチ１６が再度閉じられる。 負荷における電圧は、前記２つのスイッチの相対的な“ＯＮ”の時間に比例して、Ｖ _lowとＶ _highの間の値に平均化される。 この比例関係(デューティサイクル)は、所望の出力電圧を生成するという目的を持つ変調部によって、連続的に十分に変化する。 “リップル電流”と呼ばれるスイッチングサイクルの変動に伴い、インダクタ電流(外部に向かう方向を指す)は、スイッチ１６がオンの時、正に変化し、スイッチ２４がオンの時、負に変化し、出力電流を平均化する。 大部分において、リップル電流は、出力キャパシタ３２を介して流れ、平均インダクタ電流は、負荷における電流に等しい。

インダクタ３０及びキャパシタ３２を有する出力フィルタによって生じる歪みの軽減などの様々な理由から、負荷においてフィルタ後の出力電流の辺りでフィードバックループを閉じることが望ましい。 このフィルタが２次のシステムであることと、その他の遅延及び、増幅制御システムにおける位相の遅れへ寄与が存在することから、このことはシステムの安定化のための追加的な補償を必要とする。 この１つの対処法が、図２内で示される。 図２の増幅器は、外部電圧ループを備える。 外部電圧ループにおいて、出力端３４の電圧は、電圧フィードバック回路へ返される。 当該電圧フィードバック回路は、電圧ループ加算部(voltage loop summer)１１及び電圧ループ補償部(voltage loop compensator)１３を備える。 加えて、電流センサ４２、電流ループ加算部１５、及び電流ループ補償部１７を含む内部電流ループは、外部電圧ループを安定化させるために、外部電圧ループの出力において動作する。 前記電流センサ４２は、インダクタ３０内の電流を検知する。 前記電流ループは、出力インダクタ内の電流を検知するために、高帯域低雑音法(high bandwidth, low noise method)を有することが望ましい。 後述する理由により、電流センサ４２を、インダクタ３０の出力ステージの終端に配置することが望ましい。 しかし、電流センサは、どんな都合の良い場所に位置させることも可能である。

高帯域ＡＣ電流センサは、出力インダクタ３０にわたる電圧の積分に基づく。

図４Ａは、追加的な特徴を有するクラスＤ増幅器の出力部を図示する。 図４Ａの増幅器は、同調ネットワーク(tuned network)５４をさらに備える。 同調ネットワーク５４は、インダクタ５６と、キャパシタ５８と、抵抗６０とを直列に有する。 同調ネットワーク５４は、図示するように、例えば、米国特許７４３２７９３号の図８(ここにおいて、図４Ａの抵抗６０は、寄生抵抗である)のように、出力インダクタ上のタップに接続される。 同調ネットワーク５４の利点は、図５の説明において以下で説明される。 同調ネットワークインダクタ５６が従来の磁気巻構造(wound magnetic structure)として実施される場合、図４Ａの構成を有する増幅器は、不利な点をいくつか有する可能性がある。 不利な点は、センサ巻線と出力インダクタ３０の巻線との間の結合キャパシタンスと、共鳴ネットワークの同調の困難さ（出力インダクタ３０の２つの部分３０Ａ及び３０Ｂの間の磁気結合係数Ｋによって、同調は大きく影響を受けるため）と、追加的な巻線、タップ、及びピンの結果として生じる追加のコストと、大きく異なる巻き数及びワイヤーゲージ(wire gauge)を有するインダクタにおける複数巻線に関連した機械的な問題及びばらつき(variability)とを含む。

結合キャパシタンス問題は、図４Ｂを参照して説明することができる。 図４Ｂは、図４ＡのクラスＤ増幅器の出力部である。 図４Ｂにおいて(センサ巻線５０と出力インダクタ３０との間の寄生結合キャパシタンスを示す)追加的なキャパシタ６２が、スイッチ１６及び２４の出力と、電流センサ回路における積分部への入力との間に加えられた。 この結合キャパシタンスは、誤差項を注入する。 この(電流センサ回路により積分される)誤差項は、センサの出力へ足し合わされた増幅出力電圧に比例する項をもたらす。 我々が増幅器出力電流のクリーンイメージ(clean image)を提供するためにセンサを信頼する限り、これは好ましくないことである。

出力インダクタ３０の２つの部分３０Ａ及び３０Ｂが、結合係数Ｋによって結合される２つのインダクタとして表される場合、Ｖ _inは、ノード６４での電圧を表し、Ｖ _outは、出力端３４での電圧を表す。 その結果、Ｖ _out ／Ｖ _inは、結合係数Ｋの値によって著しく影響を受ける。

図５は、Ｖ _out ／Ｖ _inの周波数応答を示す。 曲線６６は、同調ネットワーク５４なしの周波数応答を示す。 曲線６８は、同調ネットワーク５４を有し、結合係数Ｋ＝０．９９である場合の周波数応答を示す。 曲線７０は、同調ネットワーク５４を有し、結合係数Ｋ＝０．９である場合の周波数応答を示す。 パラメータＫのたった１０％の変化が、約６ｄＢのシステム応答差を引き起こすことが見て取れる。

図６Ａは、平面インダクタの断面を示す。 平面インダクタは、極めて再現性のある(repeatable)結合係数(repeatable coupling coefficient)Ｋを提供するとともに、図４Ｂのキャパシタ６２によって示される寄生キャパシタンスの影響を減少させる。 プライム(')付の参照番号は、以前の図で対応した参照番号を有する回路素子の物理的な実施を示す。 インダクタの部分３０Ａ'は、インダクタの“雑音(noisy)”部、即ち、以前の図のスイッチ１６及び２４と隣り合うインダクタの終端(“雑音終端”)を含むインダクタの部分である。 インダクタの部分３０Ｂ'は、インダクタの“無雑音(quiet)”部、即ち、出力ステージに隣り合うインダクタの終端(“無雑音終端”)を含むインダクタの部分である。 インダクタの無雑音部３０Ｂ'は、メインプリント回路基板(printed circuit board、 pcb)６４の層上に形成される。 即ち、他の構成要素が備え付けられ、他の回路素子への相互接続が形成されているプリント回路基板の一部の上に形成される。 インダクタの雑音部３０Ａ'は、追加のｐｃｂ構造６６の層上に形成される。 ｐｃｂ構造６６は、例えば０．２ｍｍの厚さｔを有するスペーサー７０によってメインｐｃｂ６４から間隔が空けられている。 前記間隔は、メインｐｃｂ６４内又はメインｐｃｂ６４上において、相互接続ピンを有する誘電性層、又はその他の方法によって実現され得る。 間隔７０は、インダクタの部分３０Ａ及び３０Ｂ間の、再現性のある結合係数Ｋを提供する。 結合の量(amount of coupling)は、間隔７０の厚みに対して反比例して変化し、希望する特定の結合に調整することができる。 電流センサ信号を生成する巻線５０'は、メインｐｃｂ６４の最上部に位置し、インダクタターン(inductor turns)によって、インダクタの“雑音”部から遮断される。 図４Ｂのキャパシタ６２によって示される寄生キャパシタンスは、従来の構成よりも小さい。 フェライトコア(ferrite core)６８は、米国特許７４３２７９３号に記載されている。 図６Ａの実施において、平面インダクタのインダクタンスは、フェライトコアの２つの接面間の距離ｓによって決定される。

図６Ｂは、平面インダクタの他の実施形態の断面を示す。 当該平面インダクタは、極めて再現性のある結合係数(repeatable coupling coefficient)Ｋを提供するとともに、図４Ｂのキャパシタ６２によって示される寄生キャパシタンスの影響を減少させる。 図６Ｂの実施形態は、図６Ａのフェライトコア６８が、第１部分７２及び第２部分７４を有するコア構造によって置換されていることを除いて、図６Ａの構造と類似している。 第１部分７２は、フェライト構造であり、第２部分７４は、４〜２００の範囲の透磁率μを有する低透磁率材料を含む。 １つの適切な材料としては、Micrometals Inc. of Anaheim, CA, USAから商業的に提供される、絶縁マトリックス(insulating matrix)でのミクロンスケールクラスの酸化鉄パウダー(a class of micron scale iron oxide powder)である。 第１部分７２及び第２部分７４は、これらが、雑音インダクタ部３０Ａ'と、無雑音インダクタ部３０Ｂ'と、検知コイル５０'とを収容する空洞(cavity)を有するコア構造を形成するように組み合わされる(mated)。 第１部分７２及び第２部分７４は、さらに、組み合わされる時に、第１部分７２が少なくとも部分的に雑音インダクタ部３０Ａ'を囲み、かつ第２部分７４が少なくとも部分的に無雑音インダクタ部３０Ｂ'を囲むように構成される。 第１部分７２及び第２部分７４は、間隔ｓがゼロであるように組み合わされる。 図６Ｂの構成において、インダクタンスは、第２部分７４の磁性体の透磁率μによって決定される。 他の構成も可能であり、例えば、第１部分７２は、低磁性体を有し、第２部分７４は、フェライトコアを有してもよい。

図７は、検知コイルを有し、図６Ａのフェライトコア６８又は図６Ｂのコア構造７２，７４を有さない平面インダクタの上面図である。 図７の符号は、以前の図において同じ番号が付けられた構成要素を示す。 実際の実施において、メインｐｃｂ６４は、一般的にインダクタよりも相対的に十分に大きく、その上に載せられた多くの他の構成要素を有する。 相互接続パッド８０は、インダクタコイルを他の回路素子に接続させる、またはｐｃｂの他の層上で、インダクタコイルとインダクタコイルを相互接続させるために、米国特許７４３２７９３号に記載されている方法で、インダクタコイルをビア(via)に接続させる。 相互接続パッド８２は、検知コイル５０'を他の回路素子に接続させる。

ここで開示された特定の装置及び技術の様々な用途、及び逸脱は、本発明の趣旨から逸れることなく実施可能である。 それ故、本発明は、ここに開示された各新規な特徴、特徴の新規な組み合わせが含まれると理解され、添付の特許請求の範囲の趣旨、及び範囲にのみに制限される。

１０ クラスＤ増幅器１１ 電圧ループ加算部(voltage loop summer)
１２ 電圧源（Ｖ _high ）
１３ 電圧ループ補償部(voltage loop compensator)
１４ 切替ノード１５ 電流ループ加算部１６ スイッチ１７ 電流ループ補償部１８ ノード２２ 電圧源（Ｖ _low ）
２４ スイッチ２６ ダイオード２８ ノード３０ 出力インダクタ３０Ａ' 雑音インダクタ部３０Ｂ' 無雑音インダクタ部３２ 出力キャパシタ３４ 出力端３６ 負荷３８ 変調部４０ キャパシタンス４２ 電流センサ５０ センサ巻線５０' 検知コイル５２ 出力端５３ 積分部５４ 同調ネットワーク(tuned network)
５６ インダクタ５８ キャパシタ６０ 抵抗６２ キャパシタ６４ メインプリント回路基板(pcb)、ノード６８ フェライトコア(ferrite core）
７０ スペーサー７２ 第１部分７４ 第２部分８０ 相互接続パッド８２ 相互接続パッド