一种3D NAND存储器件及其制造方法 |
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申请号 | CN201710772503.4 | 申请日 | 2017-08-31 | 公开(公告)号 | CN107527919A | 公开(公告)日 | 2017-12-29 |
申请人 | 长江存储科技有限责任公司; | 发明人 | 黄新运; 王颀; 付祥; 夏志良; 张黄鹏; 曹华敏; | ||||
摘要 | 本 发明 提供了一种3D NAND 存储器 件及其制造方法,该存储器件包括:基底、堆叠层、 沟道 孔、ONO层、N+漏极层以及P+源极层。通过N+漏极层与P+源极层形成 电路 通道,可见,多个本结构的存储单元之间,是并联的关系,这样就无需在字线WL上加载高 电压 的方式进行存储单元的选择,即,通过施加一个 低电压 即可实现数据的传输,降低了读取干扰和传输干扰,并且,通过 开关 管的通道 电阻 不会影响读操作中各个存储单元的 串联 电阻,使得本3D NAND存储器件的读取操作更精准。 | ||||||
权利要求 | 1.一种3D NAND存储器件,其特征在于,包括: |
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说明书全文 | 一种3D NAND存储器件及其制造方法技术领域[0001] 本发明涉及闪存存储器领域,更具体地说,涉及一种3D NAND存储器件及其制造方法。 背景技术[0002] NAND闪存是一种比硬盘驱动器更好的存储设备,随着人们追求功耗低、质量轻和性能佳的非易失存储产品,在电子产品中得到了广泛的应用。目前,平面结构的NAND闪存已近实际扩展的极限,为了进一步的提高存储容量,降低每比特的存储成本,提出了3D结构的NAND存储器。 [0003] 图1为常用的3D NAND存储器结构,在沟道的内部中间为多晶硅,周围为NO结构,发明人发现,在该结构下,多个存储单元之间是串联结构,需要使用高压来选通开关管,导致会产生大量的读取干扰以及传输干扰。 [0004] 因此,如何提供一种3D NAND存储器件及其制造方法,降低读取干扰以及传输干扰,是本领域技术人员亟待解决的一大技术难题。 发明内容[0005] 有鉴于此,本发明提供了一种3D NAND存储器件及其制造方法,采用N+漏极层以及P+源极层,使得多个存储单元之间是并联结构,施加一个低电压即可实现数据的传输,降低了读取干扰和传输干扰,并且,通过开关管的通道电阻不会影响读操作中各个存储单元的串联电阻,使得本3D NAND存储器件的读取操作更精准。 [0006] 为实现上述目的,本发明提供如下技术方案: [0007] 一种3D NAND存储器件,包括: [0008] 基底; [0010] 沟道孔,设置在所述堆叠层中; [0011] ONO层,所述ONO层沉积在所述沟道孔中; [0012] N+漏极层,所述N+漏极层沉积在所述ONO层表面; [0013] P+源极层,所述P+源极层沉积在所述N+漏极层上。 [0014] 优选的,还包括Ox层,所述Ox层填充在所述P+源极层内。 [0015] 优选的,所述ONO层,包括沿字线方向依次填充的Ox、Ni以及Ox。 [0016] 优选的,还包括: [0017] N+塞,所述N+塞形成在所述沟道孔的顶部。 [0018] 优选的,还包括: [0019] 第一金属,所述第一金属通过过孔与所述N+塞相连,所述第一金属作为搜书存储器件的位线。 [0020] 一种3D NAND存储器件的制造方法,包括: [0021] 提供基底; [0022] 在所述基底上形成堆叠层,所述堆叠层为相互间隔堆叠的氧化物层和氮化物层; [0023] 在所述堆叠层中形成沟道孔; [0024] 在所述沟道孔中,沉积ONO层; [0025] 在所述ONO层表面沉积N+漏极层; [0026] 在所述N+漏极层上沉积P+源极层; [0027] 填充Ox。 [0028] 优选的,所述沉积ONO层,包括: [0029] 沿字线方向依次填充有Ox、Ni以及Ox。 [0030] 优选的,还包括: [0031] 在所述沟道孔的顶部形成N+塞。 [0032] 优选的,还包括: [0033] 所述N+塞通过过孔与第一金属相连,所述第一金属作为所述存储器件的位线。 [0034] 与现有技术相比,本发明所提供的技术方案具有以下优点: [0035] 该3D NAND存储器件,包括:基底、堆叠层、沟道孔、ONO层、N+漏极层、P+源极层以及Ox层。通过N+漏极层与P+源极层形成电路通道,可见,多个本结构的存储单元之间,是并联的关系,这样就无需在字线WL上加载高电压的方式进行存储单元的选择,即,通过施加一个低电压即可实现数据的传输,降低了读取干扰和传输干扰,并且,通过开关管的通道电阻不会影响读操作中各个存储单元的串联电阻,使得本3D NAND存储器件的读取操作更精准。附图说明 [0036] 为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。 [0037] 图1为现有技术提供的一种3D NAND存储器件的结构示意图; [0038] 图2为本实施例提供的一种3D NAND存储器件的结构示意图; [0039] 图3为本实施例提供的一种3D NAND存储器件的又一结构示意图; [0040] 图4为本实施例提供的一种3D NAND存储器件的又一结构示意图; [0041] 图5为本实施例提供的一种3D NAND存储器件的能带图; [0042] 图6为本实施例提供的一种3D NAND存储器件的又一能带图; [0043] 图7为本实施例提供的一种3D NAND存储器件的又一能带图; [0044] 图8为本实施例提供的一种3D NAND存储器件的又一能带图; [0045] 图9为本实施例提供的一种3D NAND存储器件的又一能带图; [0046] 图10为本实施例提供的一种3D NAND存储器件的又一能带图; [0047] 图11为本实施例提供的一种3D NAND存储器件的又一能带图; [0048] 图12为本实施例提供的一种3D NAND存储器件的又一能带图; [0049] 图13为本实施例提供的一种3D NAND存储器件的制造方法的流程示意图; [0050] 图14为本实施例提供的一种3D NAND存储器件的制造方法的又一流程示意图; [0051] 图15为本实施例提供的一种3D NAND存储器件的制造方法的又一流程示意图。 具体实施方式[0052] 下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。 [0053] 本发明提供了一种3D NAND存储器件及其制造方法,该存储器件包括:基底、堆叠层、沟道孔、ONO层、N+漏极层以及P+源极层。通过N+漏极层与P+源极层形成电路通道,可见,多个本结构的存储单元之间,是并联的关系,这样就无需在字线WL上加载高电压的方式进行存储单元的选择,即,通过施加一个低电压即可实现数据的传输,降低了读取干扰和传输干扰,并且,通过开关管的通道电阻不会影响读操作中各个存储单元的串联电阻,使得本3D NAND存储器件的读取操作更精准。 [0054] 结合图1,发明人发现: [0055] ①读取干扰是NAND架构中最常见的一种干扰。 [0056] 在当多次读取同一个数据单元(data cell)时,可能会发生这种干扰。 [0057] 因为在读取操作中,被读取的那个单元的栅极上被施加了读取电压(Vread),这时候与要读取的那一个数据单元在同一个串(string)的所有其他数据单元必须被施加一个传输(Vpass)电压,使得这些数据单元都处于开启状态(传输状态)。 [0058] 其中,施加在传输状态的数据单元的控制栅极上的相对较高的Vpass偏置和这些电压偏执的脉冲序列可能会触发某些单元(主要是与被读取单元相邻的那两个单元)中的SILC效应,因此可能会增加电荷陷阱层(charge trap layer)中的电荷。 [0059] 这些阈值电压正向偏移,可能导致读取错误。由于SILC效应不对称,可能受读取干扰引起的SILC效应影响的数据单元不一定相同,可能表现出数据存储的可靠性(data retain)问题。 [0060] ②传输干扰与读取干扰类似,也是影响和要编程的数据单元格在同一串的那些数据单元。和读取干扰的区别是,传输干扰发生于施加在不被写入(编程)的数据单元的较高的Vpass电压(这个Vpass电压增大了不希望被编程的那些数据单元中栅极到沟道间的电场强度,所以增大了点和陷阱层中电荷被注入的趋势)。 [0061] 另一方面,在最坏的情况下,一个数据单元能够受到的传输干扰次数就是一个串上所有数据单元被全部编程的次数(当一个串已被完全编程时,必须使用擦除操作,然后才能再对数据单元进行编程):因此,传输干扰持续时间(与读取干扰相比)要短得多,并且不存在在读取干扰中遇到的连续读取脉冲的累积效应。 [0062] 对于一个数据块(block),可以进行无限次读取操作,但是不可能进行无限次编程操作,因为数据单元个数是有限的,一般一个串上有32个或者64个数据单元,这些数据单元都写入(编程)过后,只能对整个块擦除然后在写入 [0063] ③写入操作会干扰那些不希望被写入(编程)的但是与要编程的数据单元在相同的字线(word line)的数据单元。 [0064] 在这种情况下,编程干扰和写入操作中用到的电压和脉冲序列密切相关。在NAND存储器中,一个有效的写入操作顺序对于数据的保存可靠性很有帮助。写入操作应该遵循良好定义的“顺序结构”:从最接近串源极的地方开始,沿着字符串向串的漏极推进,直到最后一个数据单元被写入。 [0065] 综上,图1中的存储器件,具有读干扰以及传输干扰,因此,如图2所示,本实施例提出了一种3D NAND存储器件,包括: [0066] 基底10; [0067] 堆叠层(图中未示出),所述堆叠层在所述基底上形成,所述堆叠层为相互间隔堆叠的氧化物层和氮化物层; [0068] 沟道孔12,设置在所述堆叠层中; [0069] ONO层13,所述ONO层沉积在所述沟道孔中; [0070] N+漏极层14,所述N+漏极层沉积在所述ONO层表面; [0071] P+源极层15,所述P+源极层沉积在所述N+漏极层上。 [0072] 除此,还可以包括: [0073] Ox层16,所述Ox层填充在所述P+源极层内。需要说明的是,该Ox层是可以省略的结构,这样能进一步简化工艺。 [0074] 其中,所述ONO层,包括沿字线方向依次填充的Ox、Ni以及Ox。 [0075] 在上述实施例的基础上,本实施例提供的存储器件,如图3所示,还包括: [0076] N+塞17,所述N+塞形成在所述沟道孔的顶部。 [0077] 除此本实施例提供的存储器件,还可以包括: [0078] 第一金属,所述第一金属通过过孔与所述N+塞相连,所述第一金属作为搜书存储器件的位线。 [0079] 结合上述结构,本实施例提供的存储器件由于在3D NAND串中,每个存储单元彼此并联,所以不需要使用高电压来接通传输晶体管(开关管),因此读取干扰很小。即,一个低电压施加在传输晶体管上就可以了。 [0080] 同样,由于没有必要使用高电压来接通传导晶体管,因此在加低电压的同时,会产生非常小的传输干扰。 [0081] 除此,每个数据单元彼此平行。所以通过晶体管“通道电阻”不会影响读操作中串的串联电阻,即不会影响数据的读取,提高了数据存储效率。 [0082] 示意性的, [0083] 在数据读取阶段,本实施例提供的存储器件的电荷走向如图4所示,在编程状态,其能级图如图5所示,在擦除状态,能级图如图6所示。 [0085] 图6中,.N+drain和P+source间的PN结实反向偏执状态,这个反偏电压很大,有FN隧穿电流出现,data cell处于开启状态。 [0086] 请结合图7-图14,对各个工作状态的电流情况进行简要说明,如下: [0087] 图7中,对不希望被编程的数据单元编程(pgm)抑制操作:在控制栅极上加正电压(~20V),通过关闭串选择管,使得这个data cell的沟道浮空(floating),沟道电势会跟随控制栅极上升而上升,最终达到~16V左右。数据单元的两边压差不能达到编程操作的要求,编程(pgm)操作被抑制。 [0088] 图8中,对Data cell编程(pgm)操作:在控制栅极上加正电压(~20V),沟道加低压(~GND),data cell能带如图,电子从沟道隧穿到电荷陷阱层,数据单元的Vt值变大。 [0089] 图9中,编程操作时不希望被编程的数据单元的沟道能带图,源和漏极电压不高,控制栅极电压不高,所以沟道能带基本没有向下弯曲。 [0090] 图10中,编程操作时不希望被编程的数据单元的沟道能带图,源和漏极电压不高,控制栅极电压较高,所以沟道能带向下弯曲明显一些。 [0091] 图11中,对于未被选中的块,擦除操作的时候源和漏极是浮空的,控制栅极也是接地,所以数据单元上没有大的电压差。电荷陷阱层中的电子不会隧穿到沟道中。 [0092] 图12中,对于被选中的块,擦除操作的时候源和漏极是接高压(~20V),控制栅极是接地,所以数据单元上有大的电压差。电荷陷阱层中的电子会隧穿到沟道中。 [0093] 在上述实施例的基础上,如图13所示,本实施例还提供了一种3D NAND存储器件的制造方法,包括步骤: [0094] S151、提供基底; [0095] S152、在所述基底上形成堆叠层,所述堆叠层为相互间隔堆叠的氧化物层和氮化物层; [0096] S153、在所述堆叠层中形成沟道孔; [0097] S154、在所述沟道孔中,沉积ONO层; [0098] S155、在所述ONO层表面沉积N+漏极层; [0099] S156、在所述N+漏极层上沉积P+源极层; [0100] S157、填充Ox。 [0101] 其中,所述沉积ONO层,包括:沿字线方向依次填充有Ox、Ni以及Ox。 [0102] 可选的,如图14所示,本实施例提供的3D NAND存储器件的制造方法,还包括步骤: [0103] S161、在所述沟道孔的顶部形成N+塞。 [0104] 除此,如图15所示,还可以包括步骤: [0105] S171、所述N+塞通过过孔与第一金属相连,所述第一金属作为所述存储器件的位线。 [0106] 其工作原理请参见结构实施例。 [0107] 综上所述,本发明提供了一种3D NAND存储器件及其制造方法,该存储器件包括:基底、堆叠层、沟道孔、ONO层、N+漏极层、P+源极层以及Ox层。通过N+漏极层与P+源极层形成电路通道,可见,多个本结构的存储单元之间,是并联的关系,这样就无需在字线WL上加载高电压的方式进行存储单元的选择,即,通过施加一个低电压即可实现数据的传输,降低了读取干扰和传输干扰,并且,通过开关管的通道电阻不会影响读操作中各个存储单元的串联电阻,使得本3D NAND存储器件的读取操作更精准。 |