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半导体装置
申请号	CN201710447345.5	申请日	2017-06-14	公开(公告)号	CN107527908A	公开(公告)日	2017-12-29
申请人	瑞萨电子株式会社;			发明人	山本芳树;
摘要	本发明提供一种半导体装置。半导体装置具备：基板；电路，具有形成于基板的晶体管；振荡电路，产生频率信号；基板电压产生电路，根据来自振荡电路的频率信号，产生基板电压；以及控制电路，在电路的待机期间，对振荡电路的频率信号的频率进行变更。
权利要求	1.一种半导体装置，其特征在于，具备：基板；电路，具有形成于所述基板的晶体管；振荡电路，产生频率信号；基板电压产生电路，根据来自所述振荡电路的所述频率信号，产生基板电压；以及控制电路，在所述电路的待机期间，对所述振荡电路的频率信号的频率进行变更。 2.根据权利要求1所述的半导体装置，其特征在于，所述电路的待机期间包括从所述电路的活动状态转移到待机状态的待机转移期间以及维持所述待机状态的待机稳定期间，所述控制电路在所述待机转移期间与所述待机稳定期间对所述振荡电路的频率信号的频率进行变更。 3.根据权利要求2所述的半导体装置，其特征在于，所述控制电路使所述待机转移期间的所述振荡电路的频率信号的频率比所述待机稳定期间的所述振荡电路的频率信号的频率高。 4.根据权利要求3所述的半导体装置，其特征在于，所述振荡电路产生与输入电压相应的频率的频率信号，所述控制电路将在所述待机稳定期间输入的输入电压设定得比在所述待机转移期间输入的输入电压低。 5.根据权利要求4所述的半导体装置，其特征在于，还具备调整电路，该调整电路对输入到所述振荡电路的输入电压的电压电平进行调整，所述控制电路对所述调整电路进行指示而将在所述待机稳定期间输入的输入电压设定得比在所述待机转移期间输入的输入电压低。 6.根据权利要求5所述的半导体装置，其特征在于，所述调整电路包括设置于作为所述输入电压而输入的电源电压与所述振荡电路之间的开关晶体管，所述控制电路在所述待机转移期间使所述开关晶体管导通，在所述待机稳定期间对所述开关晶体管进行二极管接法。 7.根据权利要求1所述的半导体装置，其特征在于，所述电路是存储器。 8.根据权利要求7所述的半导体装置，其特征在于，所述存储器是静态随机存取存储器。 9.根据权利要求1所述的半导体装置，其特征在于，晶体管具有薄氧化埋层上覆硅构造。
说明书全文	半导体装置技术领域 [0001] 本公开涉及一种产生基板电压的半导体装置。背景技术 [0002] 通过半导体元件的持续不懈的微型化，集成度以及动作速度等性能持续提高，并且每单个元件的耗电持续降低。然而，到了元件的加工尺寸低于50nm这一代，难以兼顾性能提高和耗电降低。 [0003] 作为产生这样的问题的原因，例如，存在由载流子的速度饱和导致的动作电流的极限、来自栅极氧化膜的漏电流的增大等，作为用于解决这些的代表性手段，正在开发高介电常数栅极绝缘膜、应变硅等高迁移率沟道。前者抑制通过极度薄膜化了的栅极绝缘膜而流过的隧道漏电流，从而主要使电子电路的待机状态下的耗电降低。另外，后者使同一元件尺寸下的输出电流增大，从而提高动作速度，或者在动作速度恒定的状态下使耗电降低。 [0004] 另一方面，作为伴随着微型化的推进的新课题，元件的偏差的增大变得更严重。如果元件的偏差变大，则由于需要确保使全部电路正常动作所需的电压余量，难以实现与微型化一起推进的电源电压的降低。 [0005] 这使得每单个元件的耗电的降低变成困难，使随着微型化而集成度上升了的半导体芯片的耗电增大。进一步地，如果元件的偏差大，则耗电性能差的元件还会使芯片整体的耗电大幅增大。因此，通过微型化，不改变同一面积的芯片处的耗电而使电路规模、功能增大这一点此前一直能够实现，但正变得困难。 [0006] 作为能够抑制元件的偏差而提高半导体芯片的性能的技术，公开了日本特开2005-251776号公报所示的绝缘体上硅结构(SOI：Silicon On Insulator)技术。该技术与以往的SOI技术不同，使用将SOI层以及隐埋绝缘(BOX：Buried Oxide)层做得非常薄的SOI基板来形成全耗尽型SOI(FDSOI：fully-depleted Silicon-On-Insulator)元件，并且通过从BOX层的背面施加偏压，能够使元件的阈值电压变化。 [0007] 由此，通过使元件的阈值电压变化，提高半导体芯片的性能，并且通过在活性状态(活动状态)与非活性状态(待机状态)下改变阈值电压，还能够降低耗电。 [0008] 另一方面，需要还考虑生成用于使元件的阈值电压变化的基板偏压的电路的耗电。发明内容 [0009] 本公开是为了解决上述课题而完成的，其目的在于，提供一种在半导体芯片整体上能够降低耗电的半导体装置。 [0010] 其他课题和新颖的特征将通过本说明书的叙述以及附图而变得明确。 [0011] 根据一个实施例，半导体装置具备：基板；电路，具有形成于基板的晶体管；振荡电路，产生频率信号；基板电压产生电路，根据来自振荡电路的频率信号，产生基板电压；以及控制电路，在电路的待机期间，对振荡电路的频率信号的频率进行变更。 [0012] 本发明的上述以及其他目的、特征、形式以及优点将通过与附图关联起来理解的关于本发明的以下详细说明而变成明确。附图说明 [0013] 图1是说明基于实施方式的半导体芯片1的结构的图。 [0014] 图2是基于实施方式的构成CPU的晶体管的剖面构造图。 [0015] 图3A以及图3B是说明基于实施方式的施加到晶体管的基板偏压的图。 [0016] 图4是说明基于阈值电压的变化的晶体管特性的图。 [0017] 图5是说明活动模式与待机模式下的漏电流的图。 [0018] 图6是说明基于实施方式的电压生成部4的结构的框图。 [0019] 图7A以及图7B是对基于实施方式的待机模式下的环形振荡器的振荡信号的频率的调整以及电力进行说明的图。 [0020] 图8是说明基于实施方式的电源调整部的电路结构的图。 [0021] 图9是说明基于实施方式的SRAM3的存储器单元MC的结构的图。具体实施方式 [0022] 参照附图，详细说明实施方式。此外，对图中相同或者相当部分附加相同标号，不重复其说明。 [0023] 图1是说明基于实施方式的半导体芯片1的结构的图。 [0024] 如图1所示，半导体芯片1具备具有输入输出接口功能的IO电路2、作为存储器的SRAM(Static Random Access Memory，静态随机存取存储器)3、电压生成部4、供给各种电源电压的电源电路5以及CPU(Central Processing Unit，中央处理器)6。电源电路5既可以生成并供给电源电压VDD以及接地电压VSS，也可以接受来自外部的输入并供给到其他电路。电压生成部4包括生成基板偏压的电路。 [0025] 图2是基于实施方式的构成CPU的晶体管的剖面构造图。 [0026] 如图2所示，作为具有SOTB(Silicon On Thin Buried oxide，薄氧化埋层上覆硅)构造的晶体管，示出N沟道MOS晶体管100以及P沟道MOS晶体管101。 [0027] 形成有SOI基板102，在SOI基板102的上层部，形成有阱区域104。阱区域104是导入有p型杂质的p型半导体区域。 [0028] 在阱区域104的上部，设置N沟道MOS晶体管100用的基板偏压电极108。另外，在基板偏压电极108的两侧，设置元件分离膜106。基板偏压电极108与电源线NL连接。 [0029] 另外，在晶体管的正面隔着BOX层110设置栅极电极114、源极电极112和漏极电极116。 [0030] 另外，在与相邻的P沟道MOS晶体管的边界区域，设置元件分离膜106。 [0031] 在SOI基板102的上层部，形成有阱区域105。 [0032] 阱区域105是导入有n型杂质的n型半导体区域。 [0033] 在阱区域105的上部，设置P沟道MOS晶体管101用的基板偏压电极124。另外，在基板偏压电极124的两侧，设置元件分离膜106。基板偏压电极124与电源线PL连接。 [0034] 另外，在晶体管的正面隔着BOX层110设置栅极电极120、源极电极122和漏极电极118。 [0035] 图3A以及图3B是说明基于实施方式的施加到晶体管的基板偏压的图。 [0036] 图3A示出活动模式下的基板偏压的施加状态。具体来说，将接地电压VSS作为基板偏压供给到N沟道MOS晶体管。将电源电压VDD作为基板偏压供给到P沟道MOS晶体管。 [0037] 图3B示出待机模式下的基板偏压的施加状态。 [0038] 具体来说，将电压VBN作为基板偏压供给到N沟道MOS晶体管。将电压VBP作为基板偏压供给到P沟道MOS晶体管。电压VBN是比接地电压VSS低的负电压。电压VBP是比电压VDD高的正电压。 [0039] 图4是说明基于阈值电压的变化的晶体管特性的图。 [0040] 如图4所示，示出低阈值(Low Vth)的晶体管特性以及高阈值(High Vth)的晶体管特性。 [0041] 通过使阈值电压从低阈值变化到高阈值，晶体管特性变化。在本例中，通过按活动模式与待机模式来切换所施加的基板偏压，使晶体管特性变化。 [0042] 具体来说，在活动模式下，以变成低阈值的晶体管特性的方式施加基板偏压，在待机模式下，以变成高阈值的晶体管特性的方式施加基板偏压。 [0043] 图5是说明活动模式与待机模式下的漏电流的图。 [0044] 如图5所示，示出在从活动模式转移到待机模式时使基板偏压增大的情况。例如，说明P沟道MOS晶体管的情况。 [0045] 由此，从低阈值的晶体管特性变化到高阈值的晶体管特性，在待机模式的情况下漏电流减少。 [0046] 图6是说明基于实施方式的电压生成部4的结构的框图。 [0047] 如图6所示，电压生成部4包括控制器206、环形振荡器204P、204N(统称为环形振荡器204)、电源调整电路208P、208N(统称为电源调整电路208)、电荷泵电路202P、202N(统称为电荷泵电路202)以及晶体管SWP、SWN。此外，“P”的标号表示是P沟道MOS晶体管用的电路，“N”的标号表示是N沟道MOS晶体管用的电路。 [0048] 环形振荡器204P生成输出到电荷泵电路202P的振荡信号(频率信号)。 [0049] 环形振荡器204N生成输出到电荷泵电路202N的振荡信号(频率信号)。 [0050] 电源调整电路208P调整供给到环形振荡器204P的电压电平。 [0051] 电源调整电路208N调整供给到环形振荡器204N的电压电平。 [0052] 环形振荡器204P根据经由电源调整电路208P输入的电压电平，调整振荡信号的频率。 [0053] 环形振荡器204N根据经由电源调整电路208N输入的电压电平，调整振荡信号的频率。 [0054] 作为一例，通过将电压电平设定得高，能够将振荡信号的频率设定得高。 [0055] 晶体管SWP设置于电源电压VDD与电源线PL之间，其栅极接受来自控制器206的控制信号的输入。 [0056] 晶体管SWN设置于接地电压VSS与电源线NL之间，其栅极接受来自控制器206的控制信号的输入。 [0057] 控制器206在活动模式和待机模式下输出各种控制信号，对电源线PL和NL分别供给基板偏压。 [0058] 具体来说，控制器206在活动模式下将控制信号(“L”电平)输出到晶体管SWP的栅极。另外，将控制信号(“H”电平)输出到晶体管SWN的栅极。 [0059] 与此相伴地，晶体管SWP以及SWN被激活。电源线PL与电源电压VDD连接。另外，电源线NL与接地电压VSS连接。将该电源电压VDD作为基板偏压供给到P沟道MOS晶体管。将该接地电压VSS作为基板偏压供给到N沟道MOS晶体管。 [0060] 控制器206在待机模式下将控制信号(“H”电平)输出到晶体管SWP的栅极。另外，将控制信号(“L”电平)输出到晶体管SWN的栅极。与此相伴地，晶体管SWP以及SWN被停用。另外，控制器206对环形振荡器204P、204N以及电源调整电路208P、208N进行指示，分别从环形振荡器204P、204N输出振荡信号。另外，控制器206在待机模式的待机期间，对分别从环形振荡器204P、204N输出的振荡信号的频率进行变更。 [0061] 将由环形振荡器204P、204N生成的振荡信号分别输入到电荷泵电路202P、202N。 [0062] 电荷泵电路202P根据由环形振荡器204P生成的振荡信号执行升压动作，以输出比电源电压VDD高的电压VBP。 [0063] 电荷泵电路202N根据由环形振荡器204N生成的振荡信号执行降压动作，以输出比接地电压VSS低的电压VBN。 [0064] 在待机模式下，将由电荷泵电路202P升压而得到的电压VBP供给到电源线PL。另外，将由电荷泵电路202N降压而得到的电压VBN供给到电源线NL。因此，将该电压VBP作为基板偏压供给到P沟道MOS晶体管。将该电压VBN作为基板偏压供给到N沟道MOS晶体管。 [0065] 图7A以及图7B是对基于实施方式的待机模式下的环形振荡器的振荡信号的频率的调整以及电力进行说明的图。 [0066] 如图7A所示，在从活动模式向待机模式的待机转移期间，控制器206对电源调整电路208P、208N进行指示而将由环形振荡器204P、204N生成的振荡信号的频率设定得高。 [0067] 与此相伴地，能够将从电荷泵电路202P、202N输出的基板偏压提早设定为期望的电压电平。在待机转移期间，提早设定为期望的电压电平。 [0068] 然后，在设定为期望的电压电平之后、即经过了待机转移期间之后的待机稳定期间，将频率设定得低。在待机转移期间之后的待机稳定期间，控制器206对电源调整电路208P、208N进行指示而将由环形振荡器204P、204N生成的振荡信号的频率设定得低。 [0069] 与此相伴地，能够在将从电荷泵电路202P、202N输出的基板偏压维持于期望的电压的同时，使环形振荡器204P、204N的耗电变低。 [0070] 如图7B所示，在待机转移期间，设定基板偏压，从而将晶体管的阈值电压设定得高。与此相伴地，漏电流减少，能够降低耗电。 [0071] 因此，由于环形振荡器电路以及电荷泵电路的耗电变成低的状态，因此能够进一步降低耗电。 [0072] 另一方面，在不变更环形振荡器204P、204N的振荡信号的频率的情况下，成为如虚线所示的耗电，通过使环形振荡器电路以及电荷泵电路的耗电降低，能够在半导体芯片整体上进一步实现省电化。 [0073] 图8是说明基于实施方式的电源调整电路208P的电路结构的图。 [0074] 如图8所示，电源调整电路208P包括晶体管300～304。 [0075] 晶体管300是N沟道MOS晶体管。晶体管302、304是P沟道MOS晶体管。 [0076] 晶体管302配置于电源电压VDD与环形振荡器204的电源输入节点N1之间，其栅极与内部节点N0连接。 [0077] 晶体管304设置于内部节点N0与环形振荡器204的电源输入节点N1之间，其栅极接受控制信号的输入。 [0078] 晶体管300设置于接地电压VSS与内部节点N0之间，其栅极接受控制信号的输入。该控制信号从控制器206输出。 [0079] 控制器206对电源调整电路208P在待机转移期间输出控制信号(“H”电平)。然后，在待机稳定期间输出控制信号(“L”电平)。 [0080] 当将控制信号设定为“H”电平时，晶体管300导通。与此相伴地，晶体管302的栅极与接地电压VSS连接。因此，晶体管302导通，向环形振荡器204的电源输入节点N1供给电源电压VDD。 [0081] 另一方面，当将控制信号设定为“L”电平时，晶体管300截止。另一方面，晶体管304导通。由于晶体管304导通，内部节点N0与环形振荡器204的电源输入节点N1电连接。 [0082] 因此，晶体管302变成进行二极管接法的状态。因此，从电源电压VDD对电源输入节点N1供给降低了晶体管302的阈值电压的量的电压。与此相伴地，调整环形振荡器204的振荡信号的频率。 [0083] 关于电源调整电路208N，也能够同样地应用。 [0084] 图9是说明基于实施方式的SRAM3的存储器单元MC的结构的图。 [0085] 如图9所示，示出存储器单元MC的结构。存储器单元MC由2个传输晶体管AT1、AT2、驱动晶体管NT1、NT2以及负载晶体管PT1、PT2(负载元件)构成。 [0086] 负载晶体管PT1和驱动晶体管NT1串联连接于电源电压VDD与接地电压VSS之间，其栅极与存储节点NP2连接。 [0087] 负载晶体管PT2和驱动晶体管NT2串联连接于电源电压VDD与接地电压VSS之间，其栅极与存储节点NP1连接。 [0088] 负载晶体管PT1与驱动晶体管NT1的连接节点形成存储节点NP1。 [0089] 负载晶体管PT2与驱动晶体管NT2的连接节点形成存储节点NP2。 [0090] 传输晶体管AT1连接于存储节点NP1与位线BL之间，其栅极与字线WL连接。 [0091] 传输晶体管AT2连接于存储节点NP2与位线/BL之间，其栅极与字线WL连接。 [0092] 在上述结构中，说明了供给构成CPU的晶体管的基板偏压的结构，但对于构成存储器的存储器单元MC的晶体管的基板偏压，也能够同样地应用。 [0093] 说明了本发明的实施方式，但应该认为，本次公开的实施方式在所有方面都是示例性的，并非限制性的。本发明的范围通过权利要求书来表示，旨在包括与权利要求书等同的含意以及范围内的全部变更。

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