为了满足客户对于功能更强大、效率更高及体积更小的集成电路的需求， 制造厂不断地发展出使用更低操作电压及含有更小体积的内部组件(如存储单 元)的芯片。许多类型的芯片(如内存芯片或含有内存组件的微处理器)均会使 用静态随机存取存储单元(SRAM cell)来储存数据。静态随机存取存储单元之 所以会如此受欢迎，主因在于其操作速度高于动态随机存取存储单元(DRAM cell)，且不需要定期做资料更新(refresh)的动作。
图1显示了一传统六晶体管静态随机存取存储单元110，其可操作于一低 供应电压(如2.2伏特～3.3伏特)，但具有较大的电路面积。其使用了一对NMOS 存取晶体管112及114，以使得在位元线116及118上的互补位元值D及D’可 以被写入存储单元110的储存电路120，或自储存电路120被读出。储存电路 120包括了NMOS拉降晶体管122及126。NMOS拉降晶体管122及126系与PMOS 拉升晶体管124及128以正反馈型态连接。节点A及B为储存电路120的互补 值的输入/出点。这些互补输出/入值即代表了存储单元110的储存状态。举例 来说，当节点A的值为「1」时，节点B即为「0」，代表了「1」被储存于存 储单元110中。相反地，当节点A的值为「0」时，节点B即为「1」，代表 了「0 」被储存于存储单元110中。因此，存储单元110具有双稳态，可以切 换于「1」与「0」之间。
在存储单元110的读取动作期间，连接至晶体管112及114栅极的字元线 WL会被驱动而具有一接近Vcc的电位而开启晶体管112及114。举例来说，假 设Vcc为5伏特，代表逻辑电位「1」，而Vss为0伏特，代表逻辑电位「0」， 且在读取动作一开始时，存储单元110中所储存的值为「0」，使得节点A的 电位为0伏特，节点B的电位为5伏特。同时，亦假设在读取动作开始之前， 位元线116及118被等位化而均具有接近Vcc的电位。如此，晶体管112便会 将节点A耦接至位元线116，而晶体管114会将节点B耦接至位元线118。又 举例来说，假设晶体管112及114的临界电压值均为1伏特，此时晶体管114 会将一最多4伏特的电压自位元线118耦合到节点B上。相对地，晶体管112 将位元线116耦合至节点A而造成位元线116的电位被拉降(如：0.1～0.5伏 特之间)，使得一连接至导线的感应放大器(图未显示)自存储单元110中读取 到位值「0」。
在写入动作期间，以写入一位元值「1」至存储单元110为例，并在与上 述读取动作期间的同样假设条件下，晶体管112及114亦被开启，位元值「1」 会出现在位元线116，而位元值「0」会出现在位元线118上。因此，晶体管 112会将一4伏特(位元线116的5伏特电位减去晶体管112的临界电压1伏特) 耦合至节点A上，而晶体管114则将一0伏特的电位自位元线118耦合至节点 B上。节点B的低电位会关闭NMOS晶体管126并开启PMOS晶体管128。如此， 处于关闭状态的晶体管126会让晶体管128拉升节点A的电位至5伏特。在节 点A上的高电位会开启NMOS晶体管122并关闭PMOS晶体管124，使得晶体管 122可以再强制位元值「0」出现于节点B上。同样地，如果写至节点B的电位 为4伏特而写至节点A的电位为0伏特，上述的正反馈连接方式将确保存储单 元110所储存的位元值为「0」。
由于PMOS晶体管126及128具有低导通电阻(通常为几千欧姆之间)，其 可以将节点A及B的电位在10奈秒之内就拉高至Vcc。如此便使得存储单元 110可以较稳定且只需要操作于较低的电压。然而不幸的是，晶体管126及128 的存在使得存储单元110的大小较四晶体管存储单元的大小(将稍后介绍)超过 约30～40％。
图2显示了一传统四晶体管的静态随机存取存储单元。其具有交叉耦合的 反向器。每一个反向器包括了一拉降晶体管T1或T2、一负载p1或p2、以及 一对传输晶体管T3与T4。晶体管T1的栅极连接至晶体管T2的漏极，而晶体 管T2的栅极连接至晶体管T1的漏极，以提供一正反器的操作功能。负载p1 及p2可以是一耗尽型或增强型晶体管、或是一高电阻。负载p1及p2的一端 连接至Vdd电压源，而另一端分别连接至驱动晶体管T1及T2的漏极。电阻性 负载p1、p2及Vdd电压源的主要功能在于补偿驱动及传输晶体管漏极(节点N1 及N2)所发生的漏电流。传输晶体管T3及T4的栅极连接至字元线28，且藉由 字元线28上的电位进行开关的动作。传输晶体管的源/漏极接触点连接于节点 N1、N2及位元线25、26之间。
静态随机存取存储器的操作为业界所熟知。简单地说，在节点N1及N2上 的电荷(电位)代表了存储单元的逻辑状态。举例来说，在将「1」写入节点A 时，位元线25会被预充电至一所需的电位且字元线28会被选择。节点N1的 电位便会拉高并驱动节点N2至一「无电荷」或低逻辑电位状态。在读取存储 单元时，位元线25及26会被预充电且字元线28被选择。位元线26会经由晶 体管T4及T2进行放电，此瞬时电荷会被一外部的感应放大器侦测。
四晶体管静态随机存取存储器使用了高电阻做为其负载装置。四晶体管静 态随机存取存储单元的优点在于其存储单元尺寸的缩小上较使用晶体管为负 载的六晶体管静态随机存取存储器具有更高的弹性。负载电阻的主要功能在于 提供足够的电流以补偿漏电流的发生并维持节点中的电荷量。在无污染条件下 制作的场效晶体管中，接合面漏电流的大小落于10-15至10-12安培之间。此一电 流量即为Vdd电压源在以p1及p2为负载下的最小必需提供的电流量。在Vdd 的值为3～5伏特的条件下，最高可接收的电阻值为102到1015欧姆之间。负载 电阻的值取决于可使用的材质及可使用的电路面积。此外，电阻材质的取用及 制作必需考虑其是否兼容于现有的硅制程。
然而，四晶体管静态随机存取存储器尚未应用于微处理器等集成电路所使 用的嵌入式存储装置。这是由于其负载元件所需的制程过于复杂，使得制作出 来的电路稳定性在低压时极差。在半导体微米制程及其后的制程中，只有六晶 体管静态随机存取存储器被用在较先进的技术中以缩小存储器大小，如无边界 接触、自我对准接触及局部内联线。
在野田研二等人于2001年12月电子电机工程协会期刊「IEEE Transactions on Electronic Devices」第48册12号第2851～2855页提出 的「0.18微米逻辑技术中的无负载互补金氧半四晶体管静态随机存取存储单 元」(A Loadless CMOS Four-Transistor SRAM Cell in a 0.18-μm Logic Technology)一文中，揭露了一无负载四晶体管静态随机存取存储单元，如图3 所示。单一个存储单元包括了两个作为驱动晶体管使用的N型金氧半场效晶体 管311及312、以及两个作为传输晶体管使用的P型金氧半场效晶体管321及 322。与传统使用N型金氧半场效晶体管及负载元件的四晶体管静态随机存取 存储单元比较下，使用P型金氧半场效晶体管的优点在于，当一个读取或写入 动作完成后，高电位节点的电位可立刻上升。在无动作的准备期间，位元线预 充电至电位Vdd。此时，P型晶体管321及322被关闭而作为负载之用。为了 能在不使用更新动作下维持数据，即使在N型晶体管具有一约1.8伏特的源- 漏极偏压而P型晶体管的源-漏极偏压仅有约0.1伏特的条件下，P型晶体管的 关闭状态电流(off-state current)必需高于N型晶体管。P型晶体管可使用在 逻辑电路中通用的晶体管，但N型晶体管的临界电压必需调高0.25伏特。N 型晶体管在电压V、饱和区之下的关闭状态电流是低于P型晶体管在电压V、 线性区之下的电流，其差距为数百倍。对这些晶体管来说，当栅极偏压为0伏 特时，接合面漏电流及价带间隧穿电流是可被忽略的。最少对单一个存储单元 来说，在P型及N型晶体管间有足够的差异容许范围下，高电位节点的电位无 法经由负载元件或其它特殊的电路来维持。在读取/写入操作中，存储单元节 点上会出现全幅振荡的信号。在读取期间，位元线上的最大信号振幅约为1.1 伏特。此一振幅对于高速且稳定的读取动作来说是足够的。在读取存储单元时， 栅极连接至低电位节点的P型晶体管做为一源极跟随电路。
因此，上述的四晶体管静态随机存取存储单元的最大缺点在于，由于其具 有多个漏电流路径(如栅极氧化层直接隧穿、信道漏电流及接合面漏电流)，使 得数据信号无法稳定地维持于存储单元的电容中。如此，当存储单元中的数据 信号过低而不足以使感应放大器辨识时，便需要经由周期性的资料更新动作维 持资料的储存。
发明内容
为了解决上述问题，本实用新型提供一种无负载且不需更新动作的四晶体 管静态随机存取存储单元，具有较小的电路面积及更大的感应电位范围。
本实用新型提供一种四晶体管随机存取存储单元，包括：一第一晶体管， 具有一第一导电性，其栅极耦接至一字元线而源极耦接至一位元线；一第二晶 体管，具有该第一导电性，其栅极耦接至该第一晶体管的漏极而源极耦接接收 一第一电压；一第三晶体管，具有一第二导电性，其栅极耦接至该第二晶体管 的漏极，源极耦接接收一第二电压，漏极则耦接至该第一晶体管的漏极；以及 一第四晶体管，具有该第二导电性，其栅极耦接至该第一晶体管的漏极，源极 耦接接收该第二电压，漏极则耦接至该第二晶体管的漏极。
本实用新型另提供一种随机存取存储单元，包括：一第一晶体管，具有一 第一导电性，其栅极耦接至一字元线而源极耦接至一位元线；一第二晶体管， 具有一第二导电性，其源极耦接接收一第二电压，漏极耦接至该第一晶体管的 漏极；一二极管，其正极耦接至该第一晶体管的漏极，负极耦接接收一第一电 压；以及一反向器，其输入端耦接至该第一晶体管的漏极，输出端耦接至该第 二晶体管的栅极。
本实用新型提供一种存储装置，包括：复数存储单元，其中资料在字元线 上的控制信号的控制下经由位元线写入每一存储单元或自每一存储单元读出， 每一存储单元包括：一第一晶体管，具有一第一导电性，其栅极耦接至一字元 线而源极耦接至一位元线；一第二晶体管，具有该第一导电性，其栅极耦接至 该第一晶体管的漏极而源极耦接接收一第一电压；一第三晶体管，具有一第二 导电性，其栅极耦接至该第二晶体管的漏极，源极耦接接收一第二电压，漏极 则耦接至该第一晶体管的漏极；以及一第四晶体管，具有该第二导电性，其栅 极耦接至该第一晶体管的漏极，源极耦接接收该第二电压，漏极则耦接至该第 二晶体管的漏极。
本实用新型另提供一种存储装置，包括：复数存储单元，其中资料在字元 线上的控制信号的控制下经由位元线写入每一存储单元或自每一存储单元读 出，每一存储单元包括：一第一晶体管，具有一第一导电性，其栅极耦接至一 字元线而源极耦接至一位元线；一第二晶体管，具有一第二导电性，其源极耦 接接收一第二电压，漏极耦接至该第一晶体管的漏极；一二极管，其正极耦接 至该第一晶体管的漏极，负极耦接接收一第一电压；以及一反向器，其输入端 耦接至该第一晶体管的漏极，输出端耦接至该第二晶体管的栅极。
本实用新型还提供一种四晶体管存储单元，设置于一静态随机存取存储阵 列中，该存储阵列具有多个由第一及第二位元线组成的位元线对，及多个由第 一及第二字元线组成的字元线对，该四晶体管存储单元包括：一第一晶体管， 具有一第一导电性，其栅极耦接至该些第一字元线之一而源极耦接至该些第一 位元线之一；一第二晶体管，具有该第一导电性，其栅极耦接至该第一晶体管 的漏极而源极耦接接收一第一电压；一第三晶体管，具有一第二导电性，其栅 极耦接至该第二晶体管的漏极，源极耦接接收一第二电压，漏极则耦接至该第 一晶体管的漏极；以及一第四晶体管，具有该第二导电性，其栅极耦接至该些 第二字元线之一，源极耦接至该些第二位元线之一，漏极则耦接至该第三晶体 管的栅极。
附图说明
图1显示了一传统六晶体管静态随机存取存储单元；
图2显示了一传统四晶体管的静态随机存取存储单元；
图3显示了一传统无负载四晶体管的静态随机存取存储单元；
图4显示了本实用新型一实施例中的存储装置；
图5显示了本实用新型一第一实施例中位于存储阵列43中的存储单元；
图6显示了本实用新型一第二实施例中存储阵列43的一个存储单元；
图7显示了本实用新型一第三实施例中的随机存取存储单元；
图8显示了本实用新型一第四实施例中的随机存取存储单元；
图9显示了本实用新型一实施例中应用于静态随机存取存储器的存储单 元。
符号说明
110～存储单元；
116、118、25、26、441～位元线；
28、445～字元线；
120～储存电路；
112、114、122、124、126、128、321、322、311、312、51、52、53、54、 61、62、63、64、71、72、81、82、91、92、93、94～晶体管；
41～行译码器；
42～列译码器；
43～存储阵列；
55、65、73、83、95、96～二极管；
4、84～反向器。

图4显示了本实用新型一实施例中的存储装置。存储装置包括了一存储单 元阵列43、一行译码器41及一列译码器42。存储单元阵列43由排列成多个 行、列的存储单元所组成。行译码器41经由位元线441连接至阵列43中的存 储单元，而列译码器42经由字元线445连接至阵列43中的存储单元。在进行 读取、写入或更新动作时，列译码器42会选择阵列43中的一条字元线445。 列译码器42接收一地址及列致能信号。当列致能信号产生时，列译码器42会 激活一条相对于所接收地址的字元线445。在进行读取或写入动作时，行译码 器41会选择阵列43中的一条位元线441。行译码器41接收一地址及行致能信 号。当行致能信号产生时，行译码器41会激活一条相对于所接收地址的位元 线441。
图5显示了本实用新型一第一实施例中位于存储阵列43中的存储单元。 存储单元包括了四个晶体管51～54。晶体管51为一P型金氧半晶体管，其栅 极连接至一条字元线445(显示于图4中)，源极连接至一条位元线441(显示于 图4中)。在一较佳实施例中，晶体管51可以是一个传输闸(transfer gate)。 晶体管52为一P型金氧半晶体管，其栅极连接至晶体管51的漏极，而源极连 接接收一电压Vdd。在一最佳实施例中，晶体管53为一N型金氧半晶体管，其 栅极连接至晶体管52的漏极，源极连接接收一电压Vss(接地电位)，而漏极连 接至晶体管51的漏极。在一较佳实施例中，晶体管54为一N型金氧半晶体管， 其栅极连接至晶体管51的漏极，源极连接接收电压Vss，而漏极连接至晶体管 52的漏极。
必需注意的是，每一个晶体管51及52更包括一基极(bulk)连接接收一高 于Vdd的电压Vpp。如此，在晶体管51的基极(N型阱区)与漏极(P型浓掺杂区) 之间会形成一寄生二极管55。
在一较佳实施例中，P型晶体管51作为一绝缘器之用，以控制资料的读取 及写入。对写入操作来说，当位元线441上出现一位元值「0」且晶体管51被 字元线445上的信号导通时，节点A上就会产生一低逻辑电位而导通晶体管52 并关闭晶体管54。如此会拉高储存节点SN的电位至Vdd。储存节点SN上的电 位接着又导通了晶体管53，而保持节点A的电位处于低逻辑的状态。因此，位 元值「0」可以被闩锁在储存节点上。相对地，当一位「1」出现在位元线441 上且P型晶体管51被字元线445上的信号导通时，节点A上会出现一高逻辑 电位，使得晶体管52被关闭而晶体管54被导通。如此会拉降储存节点SN上 的电位至Vss。储存节点SN上的电位接着又关闭了晶体管53，使得节点A的 电位可以保持在高逻辑状态上。如此，位元值「1」便被闩锁于储存节点SN上。 由于节点A的电位大大影响了储存节点SN上的资料闩锁效果，此处必需针对 三个漏电流路径I1、I2及I3进行讨论。当节点A具有低逻辑电位时，其漏电 流极小而可被忽略，因此位元「0」的资料维持是没有问题的。漏电流I1、I2 及I3只有在储存的位元为「1」使得节点A具有高逻辑电位时，其大小才需要 被考虑。漏电流I3会反向地拉降节点A的电位，而漏电流I1及I2却是正向地 帮助节点A的电位维持。因此，只有使漏电流I1及I2的和大于漏电流I3的条 件下，位元「1」才能够不需要更新动作而可以维持在储存节点SN上。
图6显示了本实用新型一第二实施例中存储阵列43的一个存储单元。其 与图5中所示的电路成互补型态。存储单元包括了四个晶体管61～64。晶体管 61为一N型金氧半晶体管，其栅极连接至一条字元线445(显示于图4中)，源 极连接至一条位元线441(显示于图4中)。在一较佳实施例中，晶体管61可以 是一个传输闸(transfer gate)。晶体管6 2为一N型金氧半晶体管，其栅极连 接至晶体管61的漏极，而源极连接接收一电压Vss。在一最佳实施例中，晶体 管63为一P型金氧半晶体管，其栅极连接至晶体管62的漏极，源极连接接收 一电压Vdd，而漏极连接至晶体管61的漏极。在一较佳实施例中，晶体管64 为一p型金氧半晶体管，其栅极连接至晶体管61的漏极，源极连接接收电压 Vdd，而漏极连接至晶体管62的漏极。
每一个晶体管61及62更包括一基极(bulk)连接接收电压Vss。如此，在 晶体管61的基极(P型阱区)与漏极(N型浓掺杂区)之间会形成一寄生二极管 65。
图7显示了本实用新型一第三实施例中的随机存取存储单元。图7中的电 路与图5中的电路具有相等的效果。其包括了一P型金氧半晶体管71、一N 型金氧半晶体管72、一二极管73及一反向器74。晶体管71的栅极连接至一 条字元线445(显示于图4中)，源极连接至一条位元线441(显示于图4中)。 晶体管72的源极连接接收一电压Vss(接地电位)，漏极连接至晶体管71的漏 极。二极管73的正极连接至晶体管71的漏极，负极连接接收电压Vdd。反向 器74的输入端连接至晶体管71的漏极而输出端连接至晶体管72的栅极。二 极管73为晶体管71的基极与漏极间形成的寄生二极管，而反向器74可以由 图5中的两个互补型态的晶体管52及54所组成。
图8显示了本实用新型一第四实施例中的随机存取存储单元。图8中的电 路与图6中的电路具有相等的效果。其包括了一N型金氧半晶体管81、一P 型金氧半晶体管82、一二极管83及一反向器84。晶体管81的栅极连接至一 条字元线445(显示于图4中)，源极连接至一条位元线441(显示于图4中)。 晶体管82的源极连接接收一电压Vdd，漏极连接至晶体管81的漏极。二极管 83的正极连接至晶体管81的漏极，负极连接接收电压Vss。反向器84的输入 端连接至晶体管81的漏极而输出端连接至晶体管82的栅极。二极管83为晶 体管81的基极与漏极间形成的寄生二极管，而反向器84可以由图6中的两个 互补型态的晶体管62及64所组成。
图9显示了本实用新型一实施例中应用于静态随机存取内存的存储单元。 静态随机存取内存的存储阵列包括了多对位元线BL1及BL2、多对字元线WL1 及WL2。存储单元则包括了四个晶体管91～94。在一较佳实施例中，晶体管91 为一P型金氧半晶体管，其栅极连接至一条字元线WL1，源极连接至一条位元 线BL1。在一较佳实施例中，晶体管92为一P型金氧半晶体管，其栅极连接至 晶体管91的漏极，源极连接接收一电压Vdd。在一较佳实施例中，晶体管93 为一N型晶体管，其栅极连接至晶体管92的漏极，源极连接接收电压Vss，漏 极则连接至晶体管91的漏极。在一较佳实施例中，晶体管94为一N型金氧半 晶体管，其栅极连接至一条字元线WL2，源极连接至一条位元线BL2，漏极则连 接至晶体管93的栅极。晶体管91及94的基极分别连接接收电压Vdd及Vss。 寄生二极管95及96则是分别形成于晶体管91及94的基极与漏极之间。
必需注意的是，在上述的各实施例中，电压Vdd及Vss分别可以使用Vpp 及Vbb来取代。
综合上述，本实用新型提供了一种无负载且不需更新的四晶体管静态随机 存取存储单元，具有较小的电路面积及更大的感应电位范围。此存储单元由一 反向器、传输闸及一拉降(或是拉升)晶体管。自Vdd流经P掺杂区/N型阱区接 合面的漏电流可以帮助储存资料的维持，使得不需要更新动作。
虽然本实用新型已以一较佳实施例揭露如上，然其并非用以限定本实用新 型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的 更改，因此本实用新型的保护范围以权利要求书所界定者为准。