现今的一般个人计算机(简称PC)系统中，主要是由主机板、界面 卡、与外围设备等所组成，而其中的主机板可说是计算机系统的心脏。 在主机板上，除了有中央处理单元(Central Processing Unit，简称CPU)、 存储器控制芯片、及可供安装界面卡的插槽外，尚有数个可供安装存 储器模块的存储器模块插槽(Memory module slot)，其可依使用者的需 求，安装不同数量的存储器模块(Memory module)。
一般在个人计算机中所使用的存储器，有同步动态随机存取存储 器(Synchronous dynamic random access memory，简称SDRAM)，和双 倍数据速率动态随机存取存储器(Double datarate dynamic random access memory，简称DDRDRAM)。其中，SDRAM是参考系统时间脉 冲的上升缘或下降缘来进行数据的存取操作，而DDRDRAM则为参考 系统时间脉冲的上升缘及下降缘来进行数据的存取操作，以达双倍于 系统时间脉冲频率的数据传输速率。
目前市面上发展的DDRDRAM存储器模块使用符合JEDEC标准 的184脚位规格的存储器模块插槽，其提供的数据信号脚位为64位宽， 与存储器控制芯片的64位宽度总线正好相符。因此，每一存储器模块 即可定义为一个记忆组(Memory bank)，每次存储器控制芯片即可存取 64位宽的数据。为了增加存储器寻址空间及保留存储器扩充的弹性， 主机板中通常会有数量不等的存储器模块插槽，用以分别插置存储器 模块，而不同的存储器模块插槽即可代表不同记忆组(Memory bank)的 存储器模块。
请参考图1所示，其显示一种现有的存储器控制电路。此电路包 括：存储器控制芯片110、时间脉冲缓冲器140、第一存储器模块120 及第二存储器模块130。上述第一存储器模块120及第二存储器模块 130属于不同两记忆组的存储器模块插于存储器模块插槽(未绘示)上用 以和存储器控制芯片110实现数据的存取。此外，由于此存储器控制 芯片110的数据信号脚位(DATA)为64位宽，而第一存储器模块120及 第二存储器模块130的数据信号脚位SD1及SD2亦为64位宽，所以 存储器控制芯片110可使用64位宽度的数据总线115来分别存取各个 存储器模块中的数据。如图所示，存储器控制芯片110的时间脉冲产 生脚位(DCLKO)连接至时间脉冲缓冲器140的时间脉冲输入端(CKI)， 用以增强时间脉冲信号的驱动能力，再以时间脉冲缓冲器140的时间 脉冲输出端(CKO1)来输出时间脉冲信号用以同时驱动第一存储器模块 120以及第二存储器模块130(此时间脉冲缓冲器140所输出时间脉冲信 号最多可用以驱动4组存储器模块)。因此，时间脉冲信号可传送至第 一存储器模块120与第二存储器模块130作为数据存取时的参考时间 脉冲信号。而时间脉冲缓冲器140的时间脉冲回馈输出端(CKO2)则将 时间脉冲信号传送回存储器控制芯片110的时间脉冲回馈输入端 (DCLKI)。在存储器控制芯片110内有一锁相回路(未绘示)，用以调整 时间脉冲信号输出端(DCLKO)所送出的时间脉冲相位。由于存储器模 块插槽上的存储器模块的数据信号脚位为64位宽，故当存储器控制芯 片110的时间脉冲产生脚位(DCLKO)送出时间脉冲信号，并配合一地 址来以存取任一存储器模块时，代表着数据总线115上可能出现有64 位的数据变化，而在数据总线115上的数据变化将导致存储器控制芯 片的数据信号脚位(DATA)会出现大量噪声，例如是同时切换输出 (Simultaneous Switch Output，简称SSO)噪声。为了克服此一问题，故 必须于存储器控制芯片110中靠近数据信号脚位(DATA)的地方安排许 多电源/接地脚位，以增加数据信号脚位(DATA)变化时的充放电路径来 快速排除噪声，并使得噪声控制在允许的范围内。
随着半导体科技的发展，中央处理单元运算能力的进步可谓一日 千里。因此，个人计算机中存储器控制芯片的总线宽度也必须加以扩 充，以便与中央处理单元的运算能力相配合。
请参照图2，其所绘示为现有技术在128位宽度架构下的存储器控 制电路。在此架构下，128位的数据总线155是由二个存储器模块162 与164各提供64位的数据信号，并且，此架构的主机板至少需插入偶 数个存储器模块才能够运作。如图所示，此电路包括：存储器控制芯 片150、时间脉冲缓冲器180、第三存储器模块162及第四存储器模块 164。而上述第三存储器模块162及第四存储器模块164则被定义为相 同的记忆组(Memory bank)160插于个别的存储器模块插槽(未绘示)。由 于此存储器控制芯片150的总线数据信号脚位(DATA)为128位宽，而 第三存储器模块162及第四存储器模块164的数据信号脚位SD1及 SD2总和为128位宽，所以存储器控制芯片150可使用128位宽度的 数据总线155来同时存取相同记忆组(Memory bank)160中存储器模块 162与164的数据。在此架构之下，存储器控制芯片150的时间脉冲产 生脚位(DCLKO)连接至时间脉冲缓冲器180的时间脉冲输入端(CKI)， 用以增强时间脉冲信号的驱动能力，再以时间脉冲缓冲器180的时间 脉冲输出端(CKO1)来输出时间脉冲信号用以同时驱动第三存储器模块 162以及第四存储器模块164。因此，时间脉冲信号可传送至第三存储 器模块162与第四存储器模块164作为数据存取时的参考时间脉冲信 号。而时间脉冲缓冲器180时间脉冲回馈输出端(CKO2)则将时间脉冲 信号传送回存储器控制芯片150的时间脉冲回馈输入端(DCLKI)，用以 供存储器控制芯片110调整时间脉冲产生脚位(DCLKO)所送出的时间 脉冲相位。
以新的128位宽的DDRDRAM存储器模块而言每一次的存取最多 会造成数据总线155上128位的数据变化，可想而知，在数据信号变 化时，处理128位数据信号的存储器控制芯片110在数据信号脚位 (DATA)所出现的噪声必定会比处理64位数据信号的存储器控制芯片 在数据信号脚位所出现的噪声要大了许多。因此，以相同的时间脉冲 信号来同时存取128位的数据，势必得要增加许多的电源/接地脚位， 安排于数据信号脚位(DATA)附近，以降低其噪声。然而，为了避免大 幅增加制造成本，存储器控制芯片110采用37.5mm×37.5mm的包装， 而受到脚位数的限制，实在无法安排足够的电源/接地脚位，但如电源/ 接地脚位数安排不足，则又将难以克服噪声的问题。
实用新型内容
有鉴于此，本实用新型提供一种存储器控制芯片及控制电路，其 可于较少的电源/接地脚位数安排之下，克服噪声的问题。
为实现上述及其它目的，本实用新型提供一种存储器控制芯片， 用以存取一记忆组中的多个存储器模块，包括：多组数据信号脚位， 每一组数据信号脚位均可对应连接至每一个存储器模块一组数据信号 脚位。以及，多个时间脉冲产生脚位，输出对应的时间脉冲信号输入 至每一个存储器模块的时间脉冲输入脚位。其中，所有的时间脉冲信 号具有相同频率且彼此存在一预定相位差。
本实用新型还提供一种存储器控制电路，包括：多个存储器模块， 每一个存储器模块均具有一时间脉冲输入脚位与一组数据信号脚位， 其中，这些存储器模块系为同一记忆组。以及，一存储器控制芯片， 具有多组数据信号脚位，每一组数据信号脚位均可对应连接至每一个 存储器模块的一组数据信号脚位，并且具有多个时间脉冲产生脚位， 输出对应的时间脉冲信号至每一个存储器模块的时间脉冲输入脚位。 其中，所有的时间脉冲信号具有相同频率且彼此存在一预定相位差。
此外，本实用新型还公开了一种存储器控制方法，用以控制同一 记忆组中的多个存储器模块，包括下列步骤：首先，提供多组芯片数 据信号脚位，每一组芯片数据信号脚位均可对应连接至每一个存储器 模块的一组数据信号脚位。接着，提供多个时间脉冲信号对应输入至 每一个存储器模块的时间脉冲输入脚位，使得每一个存储器模块可均 可根据对应的时间脉冲信号来作存储器模块的数据存取，其中，所有 的时间脉冲信号具有相同频率且彼此存在一预定相位差。接着，根据 时间脉冲信号，依序由不同组的芯片数据信号脚位来作每一个存储器 模块所对应的组数据信号脚位的数据存取。
为让本实用新型的上述和其它目的、特征、和优点能更明显易懂， 下文特举一较佳实施例，并配合所附图式，加以详细说明。

图1为一种现有的存储器控制电路；
图2为在128位宽度架构下的存储器控制电路；
图3为根据本实用新型较佳实施例的一种存储器控制电路；以及
图4为根据本实用新型较佳实施例的时间脉冲时序图。
图中符号说明：
110、150、210  存储器控制芯片
115、155       数据总线
120            第一存储器模块
130            第二存储器模块
140、180、240  时间脉冲缓冲器
160、220       记忆组
162            第三存储器模块
164            第四存储器模块
212            第一数据总线
214            第二数据总线
222            第五存储器模块
224            第六存储器模块

请参考图3所示，其显示根据本实用新型较佳实施例在128位宽 度架构下的一种存储器控制电路。此电路包括：存储器控制芯片210、 时间脉冲缓冲器240、第五存储器模块222及第六存储器模块224。而 上述第五存储器模块222及第六存储器模块224则被定义为相同的记 忆组(Memory bank)220插于个别的存储器模块插槽(未绘示)。
由于此存储器控制芯片210的总线数据信号脚位(DATA1与 DATA2)为128位宽，而第五存储器模块222及第六存储器模块224的 数据信号脚位SD1及SD2总和为128位宽，所以存储器控制芯片210 可使用128位宽度的数据总线来存取相同记忆组220中存储器模块222 与224的数据。其中，第一组芯片数据信号脚位(DATA1)连接至第五存 储器模块222的第一组数据脚位(SD1)，并以64位宽度的第一数据总 线212来存取。而第二组芯片数据信号脚位(DATA2)连接至第六存储器 模块224的第二组数据脚位(SD2)，并以64位宽度的第二数据总线214 来存取。
由图上可知，存储器控制芯片210的第一时间脉冲产生脚位 (DCLKOL)会输出一第一时间脉冲，而第二时间脉冲产生脚位 (DCLKOH)会输出一第二时间脉冲。此二时间脉冲分别输入至时间脉冲 缓冲器240的第一时间脉冲输入端(CKI1)与第二时间脉冲输入端 (CKI2)，用以增强时间脉冲信号的驱动能力，再以时间脉冲缓冲器240 的第一时间脉冲输出端(CKO1)与第二时间脉冲输出端(CKO2)来分别 输出第一时间脉冲信号与第二时间脉冲信号至第五存储器模块222的 时间脉冲输入脚位(CK1)以及第六存储器模块224的时间脉冲输入脚位 (CK2)。因此，第五存储器模块222以及第六存储器模块224可分别参 考第一时间脉冲以及第二时间脉冲来达成数据的存取。
再者，时间脉冲缓冲器240第一时间脉冲回馈输出端(CKO11)与第 二时间脉冲回馈输出端(CKO12)则分别将第一时间脉冲时间脉冲信号 与第二时间脉冲信号传送回存储器控制芯片210的第一时间脉冲回馈 输入端(DCLKIL)与第二时间脉冲回馈输入端(DCLKIH)，用以供存储器 控制芯片210来个别调整第一时间脉冲产生脚位(DCLKOL)及第二时 间脉冲产生脚位(DCLKOH)所送出的时间脉冲。
由于电源/接地脚位数目受限于存储器控制芯片采用37.5mm× 37.5mm的包装，在此我们将相同周期时间的第一时间脉冲信号与第二 时间脉冲信号，以一预定相位差的方式，分别由第一时间脉冲产生脚 位(DCLKOL)与第二时间脉冲产生脚位(DCLKOH)送出(如图4所示第 一时间脉冲产生脚位(DCLKOL)与第二时间脉冲产生脚位(DCLKOH) 所送出的二个时间脉冲信号存在一相位差A)。
亦即，第五存储器模块222与第六存储器模块224个别参考第一 时间脉冲信号与第二时间脉冲信号，因此第一数据信号212与第二数 据信号214在不同时间被存储器控制芯片210所存取，由于每次存取 最多仅会有64位的变化(第一数据总线212或者第二数据总线214上的 数据变化)，因此就可利用就较少电源/接地脚位，并在两个不同时间下 分两次消除64位的数据变化所导致的同时切换输出(Simultaneous Switch Output，简称SSO)的大量噪声，而不需要再增加电源/接地脚位 数目来消除128位的数据变化。
当然上述芯片数据信号脚位与时间脉冲产生脚位并非限定于两 组，只要有不同位宽的存储器控制芯片，都可随时调整到适当的时间 脉冲产生脚产生多个时间脉冲信号对应控制芯片数据信号脚位所存取 数据信号即可。而在预定相位差(相位差A)的设计方面，以DDRDRAM 来说，是参考时间脉冲的上升缘及下降缘来进行数据的存取操作，因 此预定相位差(相位差A)需控制在小于1/2周期，例如1/4周期时间或 1/8周期时间，其中以1/4周期时间为最佳，因第一数据信号212与第 二数据信号214产生数据变化间隔最大，因此SSO可有效控制在一定 范围之内。
另外，在存储器模块数量不多的情况下，也可直接将第一时间脉 冲产生脚位(DCLKOL)直接连接至第五存储器模块222的时间脉冲输 入脚位(CK1)。而第二时间脉冲产生脚位(DCLKOH)直接连接至第六存 储器模块224的时间脉冲输入脚位(CK2)。如此，也可以实现使用具有 一预定相位差的二个时间脉冲来存取同一记忆组(Bank)中的二个存储 器模块。
依照本实施例，此第一时间脉冲与第二时间脉冲的频率例如为 133MHz或166MHz。当第一时间脉冲与第二时间脉冲的频率为 133MHz时，第一数据总线212与第二数据总线214上的数据传输速率 为266MHz，预定相位差设定为第一时间脉冲的1/8周期即可有效控制 噪声于一预定范围之内。当第一时间脉冲与第二时间脉冲的频率为 166MHz时，其第一分组数据信号脚位(DATA1)与第二分组数据信号脚 位(DATA2)上的数据传输速率为333MHz，预定相位差设定为第一时间 脉冲的1/4周期时即可有效控制噪声于一预定范围之内。
故知，由于本实用新型提供的一种存储器控制芯片、控制方法及 控制电路，已将原参考相同时间脉冲的总线数据，改为参考具有一预 定相位差的不同时间脉冲。因此，至少具有以下的优点：
1.因同时产生变化的数据量减少了，所以产生的同时切换噪声 (SSO)也降低了。
2.可以较少的电源/接地脚位数安排，即可克服噪声的问题，故可 大幅降低制造成本。
虽然本实用新型已以一较佳实施例揭露如上，然其并非用以限定 本实用新型，任何本领域熟练技术人员，在不脱离本实用新型的精神 和范围内，可以作各种的更动与润饰，因此本实用新型的保护范围应 以后附的权利要求所界定的范围为准。