一种非易失性存储器设备和电子装置 |
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| 申请号 | CN201520977520.8 | 申请日 | 2015-11-30 | 公开(公告)号 | CN205645283U | 公开(公告)日 | 2016-10-12 |
| 申请人 | 意法半导体股份有限公司; | 发明人 | F·格兰德; A·希格诺瑞罗; S·帕加诺; M·吉亚奎恩塔; | ||||
| 摘要 | 一种非易失性 存储器 设备和 电子 装置， 非易失性存储器 设备被提供有：存储器阵列，其包括布置成行和列的存储器单元，每个单元具有相应 电流 传导区和控制栅极区，并且同一行的存储器单元的控制栅极区被耦合到控制栅极 端子 并被偏置在相应控制栅极 电压 ；以及控制栅极 解码器 ，其用于根据将对存储器单元执行的操作，选择各行的控制栅极区并且将其偏置在相应控制电压。存储器单元的电流传导区被布置在同一 块 体阱内，并且控制栅极解码器具有多个驱动块，所述多个驱动块中每个驱动块向所述阵列的相应多个行提供控制栅极电压，并且所述多个驱动块被提供于相互分离且不同的相应偏置阱中。 | ||||||
| 权利要求 | 1.一种非易失性存储器设备(20)，包括： |
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| 说明书全文 | 一种非易失性存储器设备和电子装置技术领域背景技术[0003] 在页面模式闪速存储器的情况下，可以进一步“按页”来执行擦除操作，即涉及到阵列的同一行的所有存储器单元(memory cell)；在下文中，将对这种情况进行参考，但这并不暗示丧失任何一般性。 [0004] 图1以示例的方式示出了存储器单元1的晶体管结构，所述存储器单元1属于闪速型非易失性存储器设备(其在这里并未示出)的存储器阵列。 [0006] 存储器单元1包括：源极区(S)4和漏极区(D)5，其被设计成定义晶体管的电流传导端子，并且其两者都是在阱3内提供，具有相反的掺杂，在本示例中是N型的；浮栅区(FG)6，设定在衬底2的顶面2a之上并通过隧道氧化物区7与后者衬底；以及控制栅极区(CG)8，其被设计成定义晶体管的控制端子CG并被设置在浮栅区6之上且通过栅极氧化物区9与浮栅区分离。 [0007] 在操作期间，存储在存储器单元1中的数据是基于存储在浮栅区6中的电荷QFG，并且存储器单元1的擦除要求通过从该浮栅区5提取电 子来去除电荷QFG。 [0008] 通过在被连接到阱3的存储器单元1的块体端子B与被连接到控制栅极区8的存储器单元1的控制栅极端子CG之间施加高电场，来获得上述的电子提取，从而通过隧道氧化物区7激活Fowler-Nordheim隧道效应，并确定电子通过该隧道氧化物区7的迁移。 [0009] 特别地，通过在控制栅极端子CG与块体端子B之间施加高电位差，来生成擦除操作所需的高电场。 [0011] 以在本文中并未详细地描述的已知方式，由被耦合到存储器阵列的适当解码电路(包括MOSFET)来产生偏压。 [0012] 如图2A中所示(其示出了存储器单元的漏极至源极电流IDS对比栅极至源极电压VGS的图示)，在擦除操作之后，存储在浮栅区6中的电荷QFG经历减少，从第一(负)值QFG'(存储器单元1处于已编程状态)变化至第二值，其在本示例中为零或正的QFG"，指示存储器单元1的“已擦除”状态；在擦除操作之后，发生阈值电压(一般地用Vth指定)的相应减小。 [0013] 在给定块体端子B的高偏压的情况下，上文所述的存储器单元1的操作可以在与存储器单元1共享同一块体的存储器单元中导致相当大程度的应力。 [0014] 此外，即使存储器设备中的晶体管(例如，上述解码电路中的MOSFET)具有高压特性(例如，其具有适当厚度的栅极氧化物和适当几何尺寸)，他们也不能在不经历损坏或故障的情况下耐受其自己的栅极、源极和漏极端子之间的最大电压。在已知闪存解决方案中，电压的此最大值是例如10V(即，其等于高压值HV)。 [0015] 当存储器单元1被选择用于擦除时(通过使控制电压VCG达到负高压值-HV，在本示例中为-10V，并且使块体电压VB达到正高压值+HV，在本示例中为+10V)，尚未被选择的其它存储器单元1的控制栅 极端子可能并未由同一解码电路(且被相同MOSFET)驱动至高于0V的电压，以便在晶体管的端子之间产生高于高压HV(其表示可耐受的最大电压)的电压差。 [0016] 因此，在未被选择的存储器单元1中，由于在控制栅极端子(被设定为例如0V)与块体端子(在本示例中被设定为+10V)之间存在的在本示例中为+10V的高压而发生了电荷损耗的不期望现象，即所谓的“软擦除”。 [0017] 如图2B中所示，擦除操作因此必然伴有在用短划线表示的同样是未被选择存储器单元1的浮栅区6中存储的电荷QFG减少至包括在第一值QFG'与第二值QFG"之间的值QFG。 [0018] 已编程存储器单元因此为了防止存储数据的任何损失而要求周期性刷新操作，刷新频率取决于在其它行上执行的擦除周期的数目，在其期间所述存储器单元1仍未被选择。 [0019] 可以通过应用以下表达式，来将作用于未被选择存储器单元1上的软擦除应力量化： [0020] 应力＝N·R·Ter [0021] 其中，N是擦除周期的数目，R是在擦除周期中涉及到的行数，并且Ter是擦除脉冲的持续时间。 [0022] 为了减小一般地被定义为“块体应力”的此应力，已知的非易失性存储器解决方案设想将存储器阵列划分成许多扇区(所谓的“扇区化”)，其中每一扇区具有其自己的绝缘块体阱(在先前所示的示例中，该绝缘块体阱具有P型掺杂)。这样，在每个扇区中，在擦除期间发生的应力仅影响被关联到属于该扇区本身的行Rsec的存储器单元(Rsec＜R)。 [0023] 图3示出被划分成在物理上不同且在电学上被相互绝缘的多个扇区12的例如闪速型的非易失性存储器设备10的已知解决方案。 [0024] 每个扇区12包括自己的块体阱14，所述块体阱在N型的衬底2内提供，并且具有相反的掺杂类型(在本示例中，为P型掺杂)。各个块体阱14被相互绝缘。作为替换，可以在被掩埋在衬底2中的具有N 型的相反掺杂的阱内提供块体阱14。 [0025] 每个扇区12还包括：相应的多行存储器单元1(在这里示意性地表示)，所述存储器单元1具有在相应块体阱14内提供的源极和漏极区(在这里未示出)，并却被布置成行(字线WL)和列(位线BL)；以及相应的本地控制栅极解码器16。 [0026] 特别地，同一行的存储器单元1的控制栅极端子CG被偏置在相同的控制栅极电压VCG，并且本地控制栅极解码器16被配置成适当地选择各个行的存储器单元1的控制栅极端子CG，并将其偏置在控制电压VCG的相应值，以使得能够在存储器阵列中实现编程、读取以及擦除操作。 [0027] 本地控制栅极解码器16相互不同并分离，并且提供于存储器阵列的相应扇区12中。 [0028] 每个扇区12还包括相应本地位线解码器18，其在这里示意性地示出，被配置成选择同一列的存储器单元1的漏极端子所连接到的本地位线BL并适当地对其进行偏置。 [0029] 用已知方式(在本文中并未详细地描述)，本地位线解码器18包括适当的选择晶体管19(在图3中示意性地示出)，其被由非易失性存储器设备10(在这里未示出)的控制器供应的整体地由SL指定的选择信号控制，并被设计成将本地位线BL耦合到存储器阵列的全局位线(所谓的“主位线”)，所述全局位线由MBL指定，且对于各种扇区12而言是公共的。 [0030] 然而，如已经指出的那样，使得能够减小由于擦除操作而引起的存储器单元1中的应力的存储器阵列的这种扇区化具有某些缺点。 [0031] 特别地，由于需要将各种块体阱14相互分离并进一步以不同且分离的方式提供用于行解码和偏置以及用于列解码和偏置的相应电路，扇区化必然伴有非易失性存储器设备10的面积占用的相当大的增加。 [0032] 因此要求在扇区12的数目(并因此被关联至每个扇区12的行数)与期望的块体应力减小之间达到折中。例如，已知的解决方案设想针对1MB存储器，提供八个120KB扇区(或四个256KB扇区)，每个 扇区的行数等于512。 [0033] 很明显，随着每个扇区12中的行数增加(以防止面积的过度增加)，在所选行经受擦除时由于涉及扇区12内的所有未被选择行的擦除操作所引起的残余块体应力增加。 [0034] 因此，必须在任何情况下设想在擦除操作之后的存储器单元1的各行的刷新操作，使关联到擦除操作本身的次数的后续增加。 [0035] 此外，要求为每个扇区12提供计时器，以便监视并控制存储器单元1上的擦除周期的数目和刷新操作的数目。 [0036] 本申请人因此已经发现，例如就存储器单元中和一般地相同存储器设备的晶体管中的擦除操作和关联应力的管理而言，已知类型的非易失性存储器设备并非总是令人满意。 [0037] 因此必然感觉到存在如下需要：提供用于非易失性存储器设备的改善的解决方案，或使得能够解决或者至少缓解先前突出的问题。实用新型内容 [0038] 本实用新型的目的是满足上述需要。 [0039] 根据本实用新型，因此提供了一种非易失性存储器设备。所述非易失性存储器设备包括：存储器阵列，所述存储器阵列包括布置成行和列的存储器单元，每个存储器单元被提供有相应电流传导区和控制栅极区，并且同一行的存储器单元的所述控制栅极区被耦合到控制栅极端子并被偏置在相应控制栅极电压；以及控制栅极解码器，所述控制栅极解码器被配置成根据将对所述存储器单元执行的操作，选择存储器阵列的各行存储器单元的所述控制栅极区以及相应控制栅极端子并将其偏置在相应各控制栅极电压。特别地，所述存储器阵列的存储器单元的电流传导区被布置在同一块体阱内，所述块体阱被设计成被偏置在块体电压，并且所述控制栅极解码器包括多个驱动块，所述驱动块被设计成向所述存储器阵列的相应多个行提供所述控制栅极电压，并且被提供于相互分离且不同的相应偏置阱中。 [0040] 根据本实用新型，还提供了一种电子装置。所述电子装置包括： 根据在上文中所描述的非易失性存储器设备以及控制器。所述控制器被操作性耦合到所述非易失性存储器设备，并被设计成为对应的控制栅极解码器提供地址信号。附图说明 [0041] 为了更好地理解本实用新型，现在仅以非限制性示例的方式参考附图来描述其优选实施例，在所述附图中： [0042] -图1是已知类型的非易失性存储器设备的存储器单元的示意图； [0043] -图2A和2B是表示存储在图1的存储器单元中的电荷量的图； [0044] -图3示出了已知类型的非易失性存储器设备的框图； [0045] -图4示出了根据本解决方案的一个实施例的非易失性存储器设备的框图； [0046] -图5A-5D和图6示出了图4的非限制性存储器设备中的驱动级的电路图； [0047] -图7示出了图4的非易失性存储器设备的布局；以及 [0048] -图8是其中可以使用图4的非易失性存储器设备的电子装置的示意性框图。 具体实施方式[0049] 如在下文中将详细地阐明的，本解决方案的一个方面设想在单个块体阱中(即，其没有物理扇区化)提供非易失性存储器设备的存储器阵列，并且在控制栅极解码器层级实现“虚拟扇区化”，其将使得能够实现存储器阵列的各个行的存储器单元的控制栅极端子CG的适当偏置，从而提供块体应力的适当减小。 [0050] 如图4中所示，根据本解决方案的一个方面的非易失性存储器设备20包括在单个块体阱24中提供的存储器阵列。可以直接地在半导体材料的衬底2中，或者在提供于相同衬底中的具有相反掺杂的阱内，提供块体阱24。 [0051] 存储器阵列22包括多个存储器单元，再次用1来指定并示意性地 图示出，其中每个存储器单元例如可以如参考图1所述的那样实现，并且因此包括相应电流传导区(源极和漏极区4、5)和控制栅极区8。 [0052] 存储器单元1被布置成行和列，同一行的存储器单元1的控制栅极端子CG被偏置在同一控制栅极电压VCG，并且同一列的存储器单元1被耦合到同一位线BL，其被设定在位线电压VBL。 [0053] 在这种情况下，非易失性存储器设备20并未设想区别成本地和全局位线，并且包括单列解码器25(示意性地图示出)，其被配置用于基于在输入端处接收到的地址信号，来选择存储器阵列22的位线BL，并将其适当地偏置在期望位线电压值VBL。由于图示简化的原因，在本文中未示出用于选择位线BL的选择晶体管。 [0054] 根据本解决方案的一个方面，非易失性存储器设备20还包括单个控制栅极解码器26，其被配置用于选择存储器阵列22的各行存储器单元1的控制栅极选择CG，并适当地将其偏置在控制电压VCG的相应值，并且特别地，在擦除操作期间被配置成： [0055] -将存储器单元1的至少一个所选行偏置在擦除电压，例如，如在参考图3所讨论的传统解决方案中那样，在被设定于例如-10V的负高压值HV的控制电压VCG，(块体端子B具有被设定于例如+10V的正高压值+HV的块体电压VB)；以及 [0056] -将未被选择用于擦除的其余各行的存储器阵列22偏置在被设定于等于或接近于块体电压VB的应力减小值VPP的控制电压VCG下，其在本示例中为等于或接近于+10V的正高压值+HV，。 [0057] 这样，用于未被选择存储器单元1的控制栅极端子CG与块体端子B之间的电位差是零，或者在任何情况下具有低值，从而不引起“软编程”应力，即不引起存储在浮栅区6中的电荷QFG的显著变化。 [0058] 特别地，并且如在下文中更详细地描述的，如果控制电压VCG的应力减小值VPP不等于块体电压VB，则其可以与块体电压VB相差包括在范围[2V÷3V]内的值(这些值在任何情况下取决于技术)。 [0059] 如图在图4中示意性地所示，根据本解决方案的另一方面，为了防止控制栅极解码器26中的MOSFET的故障或损坏，控制栅极解码器 26的单独驱动级(在图4中称为“CG驱动器”)被以适当数目的N个驱动块30分组，每个驱动块被耦合到特定数目的M行的存储器阵列22，其定义“虚拟扇区”。每个驱动块30包含M个驱动级，每个能够驱动存储器阵列22的相应行的“虚拟扇区”。 [0060] 控制栅极解码器26管理包括在负高压值-HV(在被示例中-10V)与应力减小值VPP之间的控制电压VCG，应力减小值可以等于正高压值+HV(在本示例中+10V)。由于MOSFET可以耐受的电压极限(至多等于高压HV)，在半导体材料衬底中的不同且分离的阱中，提供各种驱动块30的晶体管；即，针对各种驱动块30的MOSFET，在N或P型的不同阱内提供相应的漏极和源极区。 [0061] 因此在不同的偏置阱31(其在这里示意性地图示出，并且对于相应的MOSFET而言包括N和P型的阱)中获得在不同电压范围内操作的驱动块30，例如在其中执行擦除操作的存储器阵列22的虚拟扇区的情况下，为[-10V，0V]，或者在其中并未执行擦除操作的存储器阵列22的虚拟扇区的情况下，为[0V，+10V])。 [0062] 这样，在偏置阱31中提供的MOSFET在相应端子之间并未经历高于高压HV的电位差。 [0063] 由于所阐述的原因，显而易见的是，从块体应力减小的观点出发的最佳解决方案将设想提供与存储器阵列22的行数M相等的数目为N个不同驱动块30，以使得在自己的阱中提供管理每行的驱动级(从而具有由擦除周期引起的基本上为零的应力)。 [0064] 然而，一般地要求在减少偏置阱31的数目和结果产生的残余周期应力的需要(一个方面)与面积占用和制造复杂性(另一方面)之间的折中。 [0065] 本申请人已经认识到，在假设存储器阵列22具有包括在512KB与1MB之间的尺寸的情况下，可以通过将每个驱动块30耦合到包括在32与128之间的多个行(驱动块30因此能够产生并管理相应数目的控制栅极电压VCG)，来获得面积节省与应力减小之间的良好折中。 [0066] 由于扇区化仅仅是“虚拟的”，所以虚拟扇区的行数在任何情况 下不一定与存储器阵列22的行数有关联。相反地，存储器阵列22的最大尺寸可受到位线长度的限制。针对每个大的存储器(＞1MB)，可能要求提供具有相应阵列和解码电路的许多存储器组。 [0067] 如图4中所示，在本解决方案的本示例中，软擦除应力可能仅在被关联至同一驱动块30的行中发生，被选择用于擦出的行被耦合到所述同一驱动块30以进行偏置。这些行实际上在本示例中并未在高于0V的电压下被偏置，以便不招致相应MOSFET的故障或击穿。 [0068] 事实上，所有其余行的控制电压VCG被其余驱动块30设定成应力减小值VPP(在本示例中等于正高压值+HV)，从而消除或显著地减小相应存储器单元1中的应力。 [0069] 根据本解决方案的另一方面，控制栅极解码器26还包括为各个驱动块30所共用的偏置管理级34，其被配置成用于产生用于相同驱动块的MOSFET的所需偏压，以便产生控制电压VCG的期望值。 [0070] 用在本文中并未详细描述的本来已知的方式，控制栅极解码器26还在输入低压从非易失性存储器设备20的控制器(未示出)接收地址信号ADD，基于该地址信号ADD，控制栅极解码器26选择存储器阵列22的各个行并对其进行偏置。 [0071] 下面参考图5A-5D和图6来更详细地描述以述情况下的驱动块30的可能电路配置以及擦除操作期间的相应操作，在所述情况中，驱动块30包括被选择用于擦除的一个驱动级(图5A)和未被选择用于擦除的M-1个驱动级(图5B-5D)，或者不包括被选择用于擦除的任何驱动级(图6)。 [0072] 在本实施例中，用由第一PMOS晶体管M0且由第二PMOS晶体管M1形成的一对高压PMOS晶体管以及由第一NMOS晶体管M2和第二NMOS晶体管M3形成的一对高压NMOS晶体管，来实现用30'指定的每个驱动级。 [0073] 驱动级30'具有：第一输入端30a，被设计成接收第一控制信号GP；第二输入端30b，被设计成接收第二控制信号DECS；第三输入端30c，被设计成接收第三控制信号SP；第四输入端30d，被设计成接收 第二控制信号DECSN的非型式；第五输入端30e，被设计成接收第三控制信号SPN的非型式；第六输入端30f，被设计成接收N偏压VNW(针对PMOS晶体管M0和M1的N阱)；第七输入端30g，被设计成接收P偏压VPW(针对NMOS晶体管M2和M3的P阱)；以及输出端30h，被设计成向存储器阵列22的一行存储器单元1的控制栅极端子CG提供控制栅极电压VCG。 [0074] 第一PMOS晶体管M0的栅极端子被连接到第一输入端30a，其源极端子被连接到第三输入端30c，并且其漏极端子被连接到输出端30h。第二PMOS晶体管M1的栅极端子被连接到第四输入端30d，其源极端子被连接到第三输入端30c，并且其漏极端子被连接到输出端30h。第一NMOS晶体管M2的栅极端子被连接到第一输入端30a，其源极端子被连接到第二输入端30b，并且其漏极端子被连接到输出端30h。第二NMOS晶体管M3的栅极端子被连接到第五输入端30e，其源极端子被连接到第二输入端30b，并且其漏极端子被连接到输出端30h。 [0075] 第一和第二PMOS晶体管M0和M1的阱端子进一步被连接到第六输入端30f，而第一和第二NMOS晶体管M2和M3的阱端子被连接到第七输入端30g。 [0076] 如先前所述，每个驱动级30'的PMOS晶体管M0和M1及NMOS晶体管M2和M3的阱被与属于同一驱动块30的其它级的那些晶体管是共享的，并且在相应偏置阱31中提供，而所述偏置阱31与其它驱动块30的偏置阱不同且分离。 [0077] 输入端30a-30g被方便地连接到偏置管理级34，偏置管理级34根据期望的操作条件来提供适当的偏压。 [0078] 特别地，如图5A-5D中所示，当属于驱动块30的驱动级30'被选择用于擦除操作时，用于N型的阱的N型偏压VNW是0V，并且用于P型阱的P型偏压VPW是-HV；驱动块30在这种情况下在电压范围[HV，0V]内操作。 [0079] 详细地(图5A)，针对被选择用于擦除的行的驱动级30'(在下文 中称为“被选择驱动级”)，第一控制信号GP被选择(GP＝0V)且第二控制信号DECS被选择(DECS＝-HV)。在导电状态下，第一NMOS晶体管M2使得能够实现该第二控制信号DECS的电压到输出端30h的传递。控制栅极电压VGC因此等于-HV，从而在被选择的行上实现擦除操作。 [0080] 如图5B中所示，与被选择驱动级共享输入端GP的另一驱动级30'使得第一控制信号GP被选择(GP＝0V)且第二控制信号DECS未被选择(DECS＝0V，DECSN＝-HV)，并且因此第二PMOS晶体管M1在导电状态下使得能够实现第三控制信号SP的电压到输出端30H的传递。控制栅极电压VGC在这种情况下等于0V。 [0081] 此外(图5C)，与被选择驱动级共享输入端DECS的驱动级30'使第一控制信号GP不被选择(GP＝-HV)且第二控制信号DECS被选择(DECS＝-HV)。在导电状态下，第一PMOS晶体管M0因此使得能够实现第三控制信号SP的电压到输出端30h的传递。控制栅极电压VGC在这种情况下等于0V。 [0082] 最后，并未与被选择驱动级共享两个输入端GP和DECS中的任何一个的驱动级30'(在图5D中示出)使第一控制信号GP不被选择(GP＝-HV)且第二控制信号DECS不被选择(DECS＝0V)。第一PMOS晶体管M0和第二PMOS晶体管M1两者在导电状态下使得能够实现第三控制信号SP的电压到输出端30h的传递。控制栅极电压VGC在这种情况下也等于0V。 [0083] 如图6中所示，当取而代之驱动块30未被选择用于擦除操作时，N偏压VNW等于应力减小值VPP(在本示例中，至多等于+HV)，并且P偏压VPW等于0V。驱动块30在这种情况下在电压范围[0V，+HV]内操作。 [0084] 详细地，对于所有行而言第一控制信号GP被选择(GP＝0V)，并且第二控制信号DECS未被选择(DECS＝0V)。第一和第二PMOS晶体管M0、M1在导电状态下使得能够实现第三控制信号SP的电压(在这种情况下等于应力减小值VPP)到输出端30h的传递。控制栅极电压 VGC因此等于应力减小值VPP，从而减小在擦除期间出现在未被选择行上的应力。 [0085] 应注意的是，在其中控制栅极电压VGC和应力减小值VPP等于正高压值+HV的情况下，块体应力基本上减小至零。然而，第一和第二PMOS晶体管M0、M1经受非零的栅极应力，这也是由于所要求的大量操作周期。 [0086] 因此至少在某些操作条件下可以有利的是，将应力减小值VPP设定成低于正高压+HV的值，如前所述，例如在范围[+HV-3V，+HV]内，因此确保在存储器单元1中和控制栅极解码器26的MOSFET中确定都可以耐受的应力水平(假定这些应力明显地取决于电位差)。 [0087] 如在图7中示意性地所示，本解决方案的另一方面设想在其中提供有控制栅极解码器26的半导体材料的管芯40中，存在以下各项：区域42，为所有驱动块30所共用，在其中集成了偏置管理级34，该偏置管理级34根据期望的操作条件来提供适当的偏压，并包括(以已知方式且在本文中未详细地址描述)用于产生控制信号(特别是信号DECS)及N偏压VNW和P偏压VPW的适当晶体管级；并且此外，对于每个驱动块30而言，存在专用于P型的晶体管的集成的N阱31a以及专用于N型的晶体管的集成的P阱31b。特别地，如先前所重点描述的，对于控制栅极解码器26的各种驱动块30而言不同且分离的偏置阱31包括相应的N和P阱31a、31b。 [0088] 提出的解决方案的优点很明显地从先前的描述显现出来。 [0089] 在任何情况下，需再次强调的是，除其它特征之外，特别由于以下各项而提供与传统解决方案相比显著的面积占用减小： [0090] -专用于存储器阵列22(不再在物理上被划分成扇区)的集成的面积的减小；以及[0091] -专用于行解码和列解码电路的集成的面积的减小(在这种情况下假定本地位线解码器并非为存储器阵列的每个扇区所需要，并且并不进一步要求管理存储器阵列的不同块体阱的偏置)。 [0092] 此外，所述解决方案由于以下各项而提供非易失性存储器设备的 电性能的重要改善： [0093] -对存储器阵列22的各行执行的刷新数目减小：如果在具有51行扇区的传统解决方案中，在每个行上，在其它行上的每512次擦除操作要求一次刷新(针对每个页面擦除一次刷新)，即具有1/512的刷新速率，则在所述的解决方案中，驱动块30被关联至等于例如128的行数，每4页擦除操作执行一次刷新，具有1/(512·4)的刷新速率，即，刷新速率相对于传统解决方案而言被减小至四分之一； [0094] -用于页面擦除的时间减少：假定刷新(其对于阵列的每个字而言由两个读操作和一个写操作组成)是在擦除算法结束时执行的且因此对同一擦除的持续时间没有影响，刷新速率的到四分之一的减小在本示例中暗示对行的四分之一执行刷新；行刷新的持续时间因此变成四分之一，并被按照与擦除执行时间等同的量来减少。 [0095] 本申请人还已认识到在存储器阵列22的写周期期间实现本解决方案的另一优点。 [0096] 由于施加于被选择用于写的位线BL的电压，在位于同一位线BL上的处于被擦除状态的存储器单元1上可能发生软编程应力，其被乘以行数和周期数。 [0097] 在传统解决方案中，用负电压(从-1V至-0.5V)来驱动未被选择行，并且考虑高压晶体管可承载的最大电压(再次地考虑10V的高压HV)，这限制了可以施加于被选择行的电压(在本示例中，9V至9.5V)。 [0098] 相反在提出的解决方案中，由于控制栅极解码器26的驱动块30的阱的分离，可以在不一定相互有关系的情况下，通过晶体管可以耐受的最大电压在期望控制栅极电压VCG驱动未被选择行和被选择行。特别地，由于N型和P型的阱的偏置的分开管理(例如，电源VPW可以被设定于1V，而电压VNW可以被设定在11V)，所有未被选择块的各行可以在负电压(例如，-1V或-2V)被驱动，而被选择行可以在高于+HV的电压下被驱动，例如+HV+1V，假定同一块的其它行在+1V下被驱动的话。 [0099] 在任何情况下具有较低水平(其越小，属于同一虚拟扇区的行数越小)的可能软编程应力将局限于被关联至被耦合到被选择行的驱动块30的各行。 [0100] 先前所述的优点利用在图8中示意性地示出的电子装置60中特别有利的非易失性存储器设备20。 [0102] 详细地，电子装置60包括：控制器61(例如，提供有微处理器、DSP或微控制器)；输入/输出设备62(例如，提供有键区和显示器)，用于数据的输入和显示；非易失性存储器设备20提供有先前所述的存储器阵列22；无线接口64，例如天线，用于通过射频无线通信网络来发射和接收数据；以及RAM 65。所有前述各项被通过总线66连接。可以使用电池67作为电子装置60中的电源，该电子装置60可以进一步提供有照相机或摄影机或摄像机68。 [0104] 特别地，需再次强调的是，所述解决方案可以在如下应用中找到优势，其中经由相对于块体施加高电位差而发生擦除的所有非易失性存储器设备。例如，本解决方案可以被有利地应用于如在以本申请人的名义提交的US 2014/0097481A1中描述的非易失性存储器设备。 |
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