耐高电压的字线驱动器和包含该字线驱动器的存储器及其系统 |
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| 申请号 | CN201520081082.7 | 申请日 | 2015-02-04 | 公开(公告)号 | CN204791989U | 公开(公告)日 | 2015-11-18 |
| 申请人 | 英特尔公司; | 发明人 | C·德雷; L·魏; | ||||
| 摘要 | 本实用新型提供了耐高 电压 的字线 驱动器 和包含该字线驱动器的 存储器 及其系统。其中，字线驱动器包括：与第一电源和行选择线耦合的自举级，其中，所述自举级用于根据所述行选择线上的 信号 的逻辑电平来使字线的电压电平升高到所述第一电源的电压电平；自举控制逻辑单元，所述自举控制逻辑单元用于根据所述行选择线上的所述信号的所述逻辑电平来控制所述自举级；以及与所述自举级和所述自举控制逻辑单元耦合的耐高电压级，其中，所述耐高电压级用于根据所述行选择线上的所述信号的所述逻辑电平来使所述字线的所述电压电平升高到第二电源的电压电平。 | ||||||
| 权利要求 | 1.一种字线驱动器，包括： |
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| 说明书全文 | 耐高电压的字线驱动器和包含该字线驱动器的存储器及其系统 技术领域[0001] 本实用新型总体上涉及耐高电压的字线驱动器。 背景技术[0002] 一些存储器技术要求存储器单元被偏置为超过基线技术的电压极限。例如，在嵌入式DRAM(动态随机存取存储器)和STT-MRAM(自旋转移矩磁随机存取存储器)中，可能需要较高的电压(即，高于额定工作电压)执行读取和/或写入操作。采用高电压(即，高于加工技术节点额定电压)的一个问题在于设计出能够经受住高电压的存储器外围电路。存储器外围电路的一个例子是驱动存储器单元的字线的字线驱动器。已知的字线驱动器采用厚的栅极氧化物晶体管来承受向字线提供高电压时的高电压。 [0003] 但是，厚的栅极氧化物晶体管提高了工艺复杂性。例如，工艺节点必须提供具有薄的栅极氧化物的晶体管(即正常晶体管)和具有厚的栅极氧化物的晶体管(即，特殊晶体管)。厚的栅极氧化物晶体管还可能提高存储器尺寸，因为厚的栅极氧化物晶体管在尺寸上比薄的栅极氧化物晶体管大，而且还可能由于设计规则要求的原因而占用较大的面积。实用新型内容 [0004] 下面的示例是关于进一步的实施例的。示例中的细节可以用于一个或多个实施例中的任何地方。也可以针对方法或过程来实施本文所描述的装置的所有可选特征。在每个权利要求本身作为一个单独的实施例的情况下，权利要求书由此被并入到实用新型内容部分中。 [0005] 例如，提供了一种字线驱动器，其包括：耦合至第一电源和行选择线的自举级，其中，所述自举级用于根据行选择线上的信号的逻辑电平使字线的电压电平升高到第一电源的电压电平；用于根据行选择线上的信号的逻辑电平控制所述自举级的自举控制逻辑单元；以及耦合至所述自举级和 所述自举控制逻辑单元的耐高电压级，其中，所述耐高电压级用于根据行选择线上的信号的逻辑电平来使字线的电压电平升高到第二电源的电压电平。 [0006] 在一个实施例中，权利要求1中的字线驱动器还包括：用于根据行选择线上的信号的逻辑电平将字线的电压电平降低至第三电源的电压电平的低电压级。在一个实施例中，所述第三电源是地，并且其中，第二电源的电压电平高于第一电源的电压电平。在一个实施例中，低电压级包括：耦合至字线的第一晶体管，所述第一晶体管具有耦合至第一电源的栅极端子；以及与第一晶体管串联耦合的第二晶体管，所述第二晶体管可受到行选择线上的信号的控制，所述第二晶体管可用于将第三电源耦合至字线。 [0007] 在一个实施例中，所述自举控制逻辑单元包括受到第一电源供电的NAND门，所述NAND门具有耦合至行选择线的第一输入端以及耦合至读取控制线或写入控制线之一的第二输入端。在一个实施例中，所述自举级包括：耦合至第一电源和字线的第一p型晶体管，所述第一p型晶体管具有耦合至自举节点的栅极端子；以及耦合至第一电源的第二p型晶体管，其中，所述第二p型晶体管的栅极端子可受到通过在行选择线上的信号和读取信号之间执行AND逻辑函数而生成的信号的控制。 [0008] 在一个实施例中，所述自举级包括：耦合至第一电源和字线的第一p型晶体管，所述第一p型晶体管具有耦合至自举节点的栅极端子；耦合至第一电源、行选择线和自举节点的第二p型晶体管；以及耦合至字线和自举节点的第三p型晶体管，所述第三p型晶体管具有可受到自举控制逻辑单元的输出控制的栅极端子。 [0009] 在一个实施例中，所述第一p型器件、第二p型器件和第三p型器件具有耦合至第二电源的各自的体端子。在一个实施例中，所述自举级包括：与第三p型晶体管串联耦合的第一n型晶体管，所述第一n型晶体管具有耦合至第三电源的栅极端子；与第一n型晶体管串联耦合的第二n型晶体管，所述第二n型晶体管具有耦合至读取控制线或写入控制线之一的栅极端子；以及与第二n型晶体管串联耦合的第三n型晶体管，所述第三n型晶体管具有耦合至行选择线的栅极端子。 [0010] 在一个实施例中，所述高电压级包括集成的电压电平移位器。在一个 实施例中，所述高电压级包括：可受到行选择线上的信号控制的偏置级，所述偏置级将生成第一偏置；具有可受到第一偏置控制的栅极端子的第一p型晶体管，所述第一p型晶体管耦合至第二电源；以及与第一p型晶体管串联耦合的第一n型晶体管，所述第一n型晶体管具有耦合至第一电源的栅极端子和耦合至自举控制逻辑单元的输出的源极端子。 [0011] 在一个实施例中，所述高电压级包括：具有耦合至第一p型晶体管的漏极端子的栅极端子的第二p型晶体管，所述第二p型器件耦合至第二电源。在一个实施例中，所述高电压级包括：与第二p型晶体管串联耦合的第三p型晶体管，所述第三p型晶体管具有能够受到自举逻辑的输出控制的栅极端子，并且其中，所述第三p型晶体管耦合至字线。在一个实施例中，所述第一p型晶体管、第二p型晶体管和第三p型晶体管具有耦合至第二电源的各自的体端子。 [0012] 在一个实施例中，所述偏置级包括：耦合至第一电源的第一p型晶体管，所述第一p型晶体管具有可受到行选择线上的信号控制的栅极端子；以及与第一p型晶体管串联耦合的第一n型晶体管，所述第一n型晶体管具有接收第二偏置的源极端子，其中，所述第一p型晶体管和第一n型晶体管的漏极端子分别提供第一偏置。在一个实施例中，所述第二偏置由分压器生成。在一个实施例中，自举级、自举控制逻辑单元、高电压级和低电压级的所有晶体管具有相同的栅极氧化物厚度。 [0013] 在另一个范例中，提供了一种系统，其包括：具有上文讨论的存储器和字线驱动器的处理器。在一个实施例中，所述系统还包括允许所述处理器通信耦合至另一装置的无线接口。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。在一个实施例中，所述存储器是MRAM、6T SRAM、8TSRAM或电阻式存储器单元之一。 [0014] 在另一个范例中，提供了一种存储器，其包括：存储器单元阵列；以及耦合至所述阵列的多个字线驱动器，其中，所述多个字线驱动器中的每者可用于将字线的电压电平切换至第一电源、第二电源或第三电源之一，其中，所述第二电源高于所述第一电源，并且其中，所述字线驱动器的晶体管具有相同的栅极氧化物厚度。在一个实施例中，所述各存储器单元中的每一存储器单元是6T SRAM单元；8TSRAM单元；MRAM单元或电阻式存储 器单元之一。 [0015] 在另一个范例中，提供了一种字线驱动器，其包括：接收第一和第二电源的耐高电压级，所述耐高电压级可用于根据行选择线、读取线和写入线上的信号的逻辑电平使字线的电压电平升高到第二电源的电压电平；以及可用于根据行选择线、读取线和写入线上的信号的逻辑电平控制所述高电压级的控制逻辑。 [0016] 在一个实施例中，所述字线驱动器还包括：可用于根据行选择线、读取线和写入线上的信号的逻辑电平将字线的电压电平降低至第三电源的电压电平的低电压级。在一个实施例中，所述第三电源是地，并且其中，第二电源的电压电平高于第一电源的电压电平。在一个实施例中，所述高电压级包括集成的电压电平移位器。 [0017] 在一个实施例中，所述高电压级包括：可受到行选择线上的信号控制的偏置级，所述偏置级将生成第一偏置；具有能够受到第一偏置控制的栅极端子的第一p型晶体管，所述第一p型晶体管耦合至第二电源；以及与第一p型晶体管串联耦合的第一n型晶体管，所述第一n型晶体管具有耦合至第一电源的栅极端子和耦合至自举控制逻辑单元的输出的源极端子。在一个实施例中，所述高电压级包括：具有耦合至第一p型晶体管的漏极端子的栅极端子的第二p型晶体管，所述第二p型器件耦合至第二电源。 [0018] 在一个实施例中，所述高电压级包括：与第二p型晶体管串联耦合的第三p型晶体管，所述第三p型晶体管具有可受到控制逻辑的输出控制的栅极端子，并且其中，所述第三p型晶体管耦合至字线。在一个实施例中，所述第一p型晶体管、第二p型晶体管和第三p型晶体管具有相应的耦合至第二电源的体端子。在一个实施例中，所述偏置级包括：耦合至第一电源的第一p型晶体管，所述第一p型晶体管具有可受到行选择线上的信号控制的栅极端子；以及与第一p型晶体管串联耦合的第一n型晶体管，所述第一n型晶体管具有接收第二偏置的源极端子，其中，所述第一p型晶体管和第一n型晶体管的漏极端子分别提供第一偏置。 [0019] 在一个实施例中，所述第二偏置由分压器生成。在一个实施例中，所述控制逻辑包括：与高电压级的第一n型晶体管耦合的第一p型晶体管，所述第一p型晶体管具有可受到行选择线、读取线和写入线上的信号的逻 辑电平控制的栅极端子，其中，所述第一p型晶体管耦合至所述第一电源。在一个实施例中，所述控制逻辑包括：与控制逻辑的第一p型晶体管耦合的第一n型晶体管，所述第一n型晶体管可受到行选择线、读取线和写入线上的信号的逻辑电平的控制. [0020] 在另一个范例中，提供了一种系统，其包括：具有上文讨论的存储器和字线驱动器的处理器。在一个实施例中，所述系统还包括允许所述处理器通信耦合至另一装置的无线接口。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。在一个实施例中，所述存储器是MRAM、6T SRAM、8TSRAM或电阻式存储器单元之一。附图说明 [0021] 通过下文给出的详细说明以及本公开内容的各种实施例的附图，本公开内容的实施例将得到更加充分的理解，但是不应将所述说明和附图看作将本公开内容限制于具体实施例，它们仅仅用于说明和理解。 [0022] 图1示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器的存储系统，所述耐高电压的字线驱动器用于使字线上的电压在三个不同的电源之间进行切换。 [0023] 图2示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的高级电路。 [0024] 图3示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的电路。 [0025] 图4示出了根据本公开内容的一个实施例的用于向耐高电压的字线驱动器提供偏置的分压器。 [0026] 图5示出了根据本公开内容的一个实施例的示出在读取操作和写入操作期间的耐高电压的字线驱动器的各个节点的电压的曲线图。 [0027] 图6示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的另一个电路。 [0028] 图7示出了根据本公开内容的一个实施例的示出耐高电压的字线驱动器的低功率模式操作的曲线图。 [0029] 图8示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动 器的存储器的平面布置图。 [0030] 图9是根据本公开内容的一个实施例的具有耐高电压的字线驱动器的智能装置、计算机系统或SoC(片上系统)。 具体实施方式[0031] 一些实施例描述了仅采用薄的栅极氧化物晶体管的、耐高电压但是密集的字线驱动器。在一个实施例中，耐高电压的字线驱动器利用了STT-MRAM平面内技术所特有的非对称读写等待时间以及工作电压。对于STT-MRAM而言，读出时间可以约为3ns，而写入操作则可以在大约10ns到20ns内完成。STT-MRAM的读取操作通常需要低于或者等于技术Vmax的电压源(例如，1.15V)，而STT-MRAM的写入操作则可能需要大于Vmax的电压源(例如，1.3V)。在一个实施例中，所述耐高电压的字线驱动器对读操作和写操作去耦。在这样的实施例中，所述耐高电压的字线驱动器能够实现读取通路的速度优化(例如，较快的字线上升沿电压转换速率)以及写入通路的优化(例如，获得较高的面密度，因为对急速(aggressive)字线电压转换速率的需求较低)。 [0032] 在一个实施例中，所述耐高电压的字线驱动器包括耦合在一起的三个子电路，以使得所述子电路中的每一个都可用于驱动字线。在一个实施例中，第一子电路是处理读取通路的快速自举电路。在一个实施例中，第二子电路是对写入通路具有电平移位选通控制的堆叠晶体管。在一个实施例中，第三子电路是使字线接地的堆叠晶体管。通过使第一子电路和第二子电路互连，在一个实施例中，所述耐高电压的字线驱动器省去了两个常规的占用面积的高电压电平移位器。在一个实施例中，耐高电压写入驱动器实现了在切换过程中具有减小的争用的电平移位器，即，其允许减小关键的晶体管尺寸，以提高面密度同时确保切换的鲁棒性。 [0033] 在一个实施例中，所述快速自举电路是晶体管数量最少的(lowest count)电路，并且最快地驱动字线达到第一电源(例如，VCC)且在字线被升高到第一电源以上时最快地进入三态。在一个实施例中，所述耐高电压的字线驱动器可用于按照互斥方式将字线驱动至三个不同的电压。例如，所述耐高电压的字线驱动器可用于将字线驱动至：空闲状态或未选择状态 下的VSS(文中又称为第三电源)；具有急速转换率的读取电压(文中又称为第一电源)，例如，其为1.1V；具有和缓转换率的写入电压(文中又称为第二电源)，例如，其为1.3V。在一个实施例中，所述高电压字线驱动器对读取和写入通路去耦，从而能够在存储器执行写入操作时使能高级节能模式，从而对读取通路泄漏进行选通。在06年12月发布的高级配置及功率接口(ACPI)规约修订版5.0中详细描述了高级省电模式的例子。 [0034] 所述实施例具有很多技术效果。例如，所述实施例能够仅采用薄的栅极氧化物晶体管来承受空闲状态下的高电压(例如DC)。因而一些实施例内在地实现了较大的面密度。 [0035] 在下文描述中，探讨了大量细节，以提供对本实用新型的实施例的更透彻的解释。然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本实用新型的实施例是显而易见的。在其它实例中，以方框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本实用新型的实施例难以理解。 [0036] 注意，在实施例的对应附图中，用线来表示信号。一些线较粗，以表示更多构成的信号路径(constituent signal path)，和/或一些线的一个或多个末端具有箭头，以表示主要信息流向。这些表示不是想要进行限制。事实上，结合一个或多个示例性实施例使用这些线有助于更容易地理解电路或逻辑单元。任何所代表的信号(由设计需求或偏好所决定)实际上可以包括可以在任意一个方向传送的并且可以以任何适当类型的信号方案实现的一个或多个信号。 [0037] 贯穿整个说明书，以及在权利要求书中，术语“连接”表示在没有任何中间设备的情况下所连接的物体之间的直接电气连接。术语“耦合”表示所连接的物体之间的直接电气连接或通过一个或多个无源或有源的中间设备的间接连接。术语“电路”表示被设置为彼此配合以提供所期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一个”，“一种”及“所述”的含义包括复数的引用。“在……中”的含义包括“在……内”和“在……上”。 [0038] 术语“缩放”通常指的是将设计(原理图及布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常也指的是在同一个工艺节点内将布局和设备的尺寸缩小。术语“基本上”、“接近”、“近似”、“附近”、“大约”等通常指的是在目标值的+/-20％以内。 [0039] 除非另外规定，否则使用序数形容词“第一”、“第二”及“第三”等来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其它方式。 [0040] 出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子以及体端子。晶体管也包括三栅级晶体管和鳍式场效应晶体管。源极端子和漏极端子可以是相同的端子并且在本文中互换地进行使用。本领域技术人员将意识到，可以在不脱离本实用新型范围的情况下使用其它晶体管，例如双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”表示n型晶体管(如NMOS、NPN BJT等)并且术语“MP”表示p型晶体管(如PMOS、PNP BJT等)。 [0041] 图1示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器101的存储系统100，所述耐高电压的字线驱动器101用于使字线上的电压在三个不同的电源之间进行切换。在一个实施例中，字线驱动器101驱动存储器102的字线。在一个实施例中，存储器102是SRAM(静态随机存取存储器)。例如，4T(即，四晶体管)SRAM、6TSRAM、8TSRAM(例如，寄存器堆)或10TSRAM。在一个实施例中，存储器102是MRAM(磁随机存取存储器)。在一个实施例中，存储器102是电阻式存储器(例如，基于磁隧穿结器件的存储器)。在其他实施例中，存储器102是任何存储器类型。 [0042] 在一个实施例中，字线驱动器101接收第一电源、第二电源和第三电源，其中，第二电源高于第一电源。例如，第一电源是额定电源(例如，1V)，而第二电源则是高电压电源(例如，1.3V)。在一个实施例中，所述第三电源为地。在一个实施例中，存储器102也在第一电源上工作，并接纳能够在第一电源、第二电源和第三电源之间切换而不引起可靠性问题(例如，字线驱动器101中的器件的氧化物击穿)的字线。 [0043] 在一个实施例中，字线驱动器101接收分别在使能线、读取线、写入线和行选择线上的使能信号、读取信号、写入信号和行选择信号，并根据读取信号、写入信号和行选择信号的逻辑电平来调整字线的电压电平。例如，在写入操作过程中在通过行选择信号选择字线驱动器101时，字线升高到第二电源。在一个实施例中，在读取操作过程中在通过行选择信号堆字线驱动器101加以选择时，使字线升高到第一电源。在一个实施例中， 在空转过程中(例如，在未选择字线驱动器时)，字线驱动器101驱动第三电源加在字线上。在一个实施例中，第三电源是地、高于地的电压或者低于地的电压之一。 [0044] 在一个实施例中，能够采用选择信号来对上面的在读取操作、写入操作和空转操作过程中切换字线的电压电平的功能进行开关操作。例如，在一个实施例中，在读取操作过程中，在通过行选择信号选择字线驱动器101时，使字线升高到第二电源而不是第一电源。在一个实施例中，字线驱动器包括集成的电平移位器而不是常规的交叉耦合分立电平移位器。 [0045] 图2示出了根据本公开内容的一个实施例的耐高电压的字线驱动器101的高级电路200。需要指出的是，图2的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但不限于此。 [0046] 在一个实施例中，电路200包括自举级201、低电压级202、高电压级203和自举控制单元204。在一个实施例中，自举级201接收读取线、写入线、行选择线和使能1线以及第一电源。在一个实施例中，自举级201是数量程度最低的晶体管电路，并且能够最快地驱动字线达到第一电源(例如，VCC)以及在使字线升高到第一电源以上时进入三态。在一个实施例中，自举级201接收使能1信号，从而根据读取信号或写入信号之一来使能自举级201。 [0047] 在一个实施例中，低电压级202包括下拉电路，其可用于将字线下拉至第三电源(例如，Vss、Vss+10mV、Vss-10mV)。在一个实施例中，所述下拉电路包括一个晶体管总是通过第一电源导通而另一个晶体管则可通过行选择电路控制的级联电路。尽管电路200被示为接收行选择信号，但是应当理解在必要时还提供Row select_b(即，行选择信号的反转)。在一个实施例中，在空闲模式中，低电压级202将字线下拉至第三电源(例如，地)。 [0048] 在一个实施例中，高电压级203包括集成的电平移位器(不存在常规交叉耦合)，并且用于在器件上具有少量过应力(如果有的话)的情况下将字线拉升到第二电源。在一个实施例中，在使能高电压级203时(例如，在正在执行写入操作并且行选择信号指示选择了电路200时)，对耦合至第 二电源的晶体管偏置，从而使其弱导通，这样将降低跨越晶体管的栅极氧化物的电压差。 [0049] 在一个实施例中，自举控制逻辑单元204是两输入NAND门，其接收写入信号和行选择信号作为输入，并提供自举控制信号(这里又称为“控制”信号)作为输出。在一个实施例中，自举控制逻辑单元204包括逻辑单元(例如，多路复用器)，所述逻辑单元允许在将读取和写入信号之一作为输入提供给NAND门之前采用使能2信号在读取和写入信号之间多路复用。在一个实施例中，使能2信号是使能1信号的反转。在这样的实施例中，能够针对读取操作和写入操作改变字线电压调整。 [0050] 在一个实施例中，自举控制信号使自举级201具备三态。这里，信号和节点的标签可互换使用。例如，“控制”可以指控制节点或控制信号，其取决于句子的语境。在一个实施例中，可以在低功率模式(例如，睡眠模式)内降低第一和第二电源，从而实现字线驱动器200的低功率操作。在一个实施例中，电路200的所有器件都是薄的栅极氧化物器件。 [0051] 图3示出了本公开内容的一个实施例的耐高电压的字线驱动器200(即101)的电路300。需要指出的是，图3的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。在一个实施例中，电路300提供了电路200的晶体管级的细节，并且包括自举级201、逻辑单元301、低电压级202、高电压级203、自举控制逻辑单元204和逻辑单元302。 [0052] 在一个实施例中，自举级201包括p型器件MP1bs、MP2bs、MP3bs；n型器件MN1bs、MN2bs和MN3bs。在一个实施例中，MP1bs具有耦合至第一电源的源极端子、耦合至字线的漏极端子以及耦合至MP2bs的栅极端子。在一个实施例中，MP2bs上的栅极端子可受到行选择线上的Row_select信号的控制。在一个实施例中，将MP2bs的源极端子耦合至第一电源。在一个实施例中，将MP2bs的漏极端子(即自举节点)耦合至MP3bs的漏极端子和MP1bs的栅极端子。在一个实施例中，MP3bs的栅极端子受到自举控制逻辑单元204的输出(即自举控制)的控制。在一个实施例中，将MP3bs的源极端子耦合至字线。在一个实施例中，将MP3的漏极端子耦合至MN1bs的漏极端子。在一个实施例中，从字线经由MP3bs、栅极端子MP1bs并返回 字线的信号通路形成了自举环。 [0053] 在一个实施例中，MN1bs、MN2bs和MN3bs串联耦合到一起。在一个实施例中，MN1bs的栅极端子受到第一电源的控制。在一个实施例中，MN2bs的栅极端子受到读取线上的读取信号的控制。在一个实施例中，MN2bs的栅极端子受到逻辑单元301生成的out1的控制。在一个实施例中，逻辑单元301是多路复用器，其接收使能1信号，从而选择读取或写入信号之一，以将其作为out1提供。在一个实施例中，通过节点n1将MN1bs和MN2bs耦合到一起。在一个实施例中，通过节点n2将MN2bs和MN3bs耦合到一起。在一个实施例中，MN3bs可受到Row_select信号的控制。 [0054] 在一个实施例中，低电压级202包括串联耦合到一起的n型晶体管MN1lv和MN2lv。在一个实施例中，将MN1lv的栅极端子耦合至第一电源，将MN1lv的漏极端子耦合至字线，将MN1lv的源极端子耦合至MN2lv的漏极端子。在一个实施例中，MN2lv的栅极端子可受到Row_select信号的反转(即Row_select_b信号)的控制。在一个实施例中，将MN2lv的源极端子耦合至第三电源。在一个实施例中，所述第三电源为地。在一个实施例中，在空闲模式中，使能低电压级202，并将字线下拉至第三电源电平。 [0055] 在一个实施例中，高电压级203包括偏置级和集成的电平移位器。在一个实施例中，偏置级包括串联耦合到一起的第一p型晶体管MP1b和第一n型晶体管MN1b。在一个实施例中，将MP1b的源极端子耦合至第一电源，将MP1b的栅极端子耦合至Row_select_b，将MP1b的漏极端子耦合至第一偏置节点，所述第一偏置节点向p型MP1hv提供第一偏置。在一个实施例中，将MN1b的漏极端子耦合至第一偏置节点，将MN1b的栅极端子耦合至Row_select_b，将源极端子耦合至第二偏置。在一个实施例中，第二偏置是由偏置发生器生成的。将参考图4讨论一个这样的偏置发生器。 [0056] 返回来参考图3，高电压级203包括p型晶体管MP1hv、MP2hv和MP3hv；以及n型晶体管MN1hv。在一个实施例中，使MP1hv的栅极端子偏置第一偏置。在一个实施例中，将MP1hv的源极端子耦合至第二电源。在一个实施例中，将MP1hv的漏极端子(即，节点n4)耦合至MP2hv的栅极端子和MN1hv的漏极端子。在一个实施例中，将MN1hv的源极端子耦合至自举控制节点(即，自举逻辑204的输出)，以及耦合至MP3hv的栅极端子。在一个实施 例中，将MP2hv的源极端子耦合至第二电源，将MP2hv的漏极端子(即，节点n3)耦合至MP3hv的源极端子。在一个实施例中，MP3hv的栅极端子受到自举控制信号的控制。在一个实施例中，将MN1hv的栅极端子耦合至第一电源。在一个实施例中，将MP3hv的漏极端子耦合至字线。 [0057] 在一个实施例中，自举控制逻辑单元204是NAND门，其包括如图所示耦合到一起的p型晶体管MP1cl、MP2cl以及n型晶体管MN1cl和MN2cl。在一个实施例中，MP2cl和MN1cl的栅极端子受到写入信号控制。在一个实施例中，MP2cl和MN1cl的栅极端子受到逻辑单元302生成的out2的控制。在一个实施例中，逻辑单元302与逻辑单元301类似，只是可受到使能2信号控制。在一个实施例中，使能1信号和使能2信号是不相关的信号，可受到独立控制。在一个实施例中，使能2信号是使能1信号的反转。在一个实施例中，MN2cl和MP1cl受到在Row_select线上提供的Row_select信号的控制。 [0058] 在一个实施例中，可以使MP1hv、MP2hv和MP3hv的源极和漏极端子、MP2hv和MP1bs的栅极端子以及MP1bs、MP2bs、MP3bs和MN1bs的漏极端子暴露至基于第二电源的电压(即，高电源)。本领域技术人员应当知道，源极/漏极端子和栅极端子之间的电压差将在栅极氧化物内引起电场，并且所述电场的强度可能引起氧化物劣化，即，晶体管的可靠性问题。在一个实施例中，读取通路驱动强度大于写入通路驱动强度。下面将讨论空闲模式、低电压读取模式、高电压写入模式、睡眠模式下的电路300的DC电压。在下面的为了描述电路300而提供的例子中，第一电源为1V，第二电源为1.3V，第三电源为地，第二偏置为0.33V。 [0059] 在空闲模式中，电路300中的所有晶体管都在安全工作区域内工作(即，第二电源未导致任何器件承受过应力)。在空闲模式中，Row_select为0V(即Row_select_b等于1V的第一电源)，读取和写入信号为0V。在一个实施例中，使能1信号为0V，其使得逻辑单元301选择读取信号作为out1，同时逻辑单元302选择写入信号作为out2(即，使能2可以等于第一电源)。在本范例中，使能2信号是使能1信号的反转。在一个实施例中，使能1和使能2信号是无关的。在其他实施例中，使能1信号可以是不同的选择电压。在Row_select信号等于0V的情况下，MP2bs被充分导通，而MN3bs 则被充分截止。其使得Bootstrap_node升高至1V。在本范例中，来自自举控制逻辑单元204的输出(即，Bootstrap_control)为 1V，因为out2为0V，Row_select为0V。在Bootstrap_control为1V时，MP3bs和MP3hv截止。在Bootstrap_node为1V时，MP1bs截止。 [0060] 在空闲模式期间，低电压级202导通，因为MN2lv导通。其使得字线上的电压降低至第三电源(例如，地)。在本范例中，Row_select_b为1V，其使得偏磁电路的MP1b截止，而MN1b则导通。MN1b使得第一偏置具有第二偏置，即0.33V。在第一偏置为0.33V时，MP1hv被强烈导通，从而使得节点n4具有1.3V(即，第二电源)。保护MP1hv不因第二偏置而引起氧化物击穿，其使得MP1hv的源极和漏极端子处于1.3V上，栅极处于0.33V上。在本范例中，MP2hv不经受任何应力，因为其栅极和源极电压为1.3V，并且节点n3上的电压通过泄漏上升至大约0.95V。在Bootstrap_control节点上的电压为1V时，MP3hv截止，因为MP3hv的Vgs低于MP3hv的阈值电压。 [0061] 在读取模式中，逻辑单元301使得out1耦合至传输读取信号的读取线，而逻辑单元302则使out2耦合至传输写入信号的写入线。在读取模式中，读取信号处于第一电源电平(即1V)，写入信号处于0V上。在读取模式中，Row_select处于第一电源电平(即1V)上，这意味着选择了字线驱动器300。在这一模式中，低电压级202截止，因为Row_select_b信号处于0V上，其使得MN2lv截止。 [0062] 在读取模式期间，使自举级201的MP1bs、MN2bs和MN3bs导通。这使得自举节点上的电压在0V上接地。在自举节点上的电压处于0V上时，MP1bs充分导通，其使得字线上的电压从0V(处于空闲模式内)切换至第一电源电平(即1V)。在读取模式中，自举控制逻辑单元204(即，NAND门)使得Bootstrap_control节点上的电压处于1V上，其又会使MP3bs保持截止。 [0063] 在读取模式期间，高电压级203的节点上的DC电压也处于安全工作范围内。在这一模式中，Row_select_b节点上的电压为0V，其使得MP1b导通，继而使得第一电源耦合至第一偏置节点。第一偏置节点上的1V使得MP1hv弱导通，因为第二电源高于1V。随着时间的推移，节点n4上的电压上升至第二电源电平(即1.3V)，因为MP1hv弱导通。其使得MP2hv截止， 因为MP2hv为0V。但是，由于MP2hv中的泄漏的原因，节点n3上的电压升高至1.03V。由于Bootstrap_control节点上的电压为1V，因而MP3hv保持截止，其允许字线上的电压保持在第一电源电平上。 [0064] 在写入模式期间，逻辑单元301使得out1耦合至传输读取信号的读取线，而逻辑单元302则使out2耦合至传输写入信号的写入线。在写入模式中，写入信号处于第一电源电平(即1V)上，读取信号处于0V上。在写入模式中，Row_select处于第一电源电平(即1V)上，这意味着选择了字线驱动器300。在这一模式中，低电压级202截止，因为Row_select_b信号处于0V上，其使得MN2lv截止。 [0065] 在写入模式期间，MN2bs截止，其断开了自举级201的对地通路。在本范例中，NAND门(即自举控制级203)的输出，即自举控制节点上的电压为0V，其使得MP3bs和MP3hv导通。节点第一偏置上的电压按照与读取模式中类似的方式发展，因而处于第一电源电平(1V)上。其使得MP1hv弱导通。但是，由于Bootstrap_control节点上的电压为0V(即，存在对地通路)并且MN1hv总是导通，因而节点n4上的电压为0V。其使得MP2hv充分导通，从而使得字线耦合至第二电源。 [0066] 随着字线上的电压升高至1.3V，节点Bootstrap_node上的电压通过导通的Mp3bs升高至1.3V。其又会使MP1bs保持截止，即，自举。在这一实施例中，由于MP1hv被其栅极端子上的1V电压弱导通，因而使MP1hv的强度动态降低(与空闲模式中相比)。这一动态地降低的强度确保了，即使在电平移位器晶体管(即MP1hv、MN1hv、MN1cl和MN2cl)的尺寸急剧降低时，MP1hv也能够在过程、温度和电压的变异下可靠地开关。在一个实施例中，由于MP1hv的强度未劣化，因而未选择的字线驱动器经历高开关噪声余量。 [0067] 在写入模式期间，在这一实施例中，使三个晶体管暴露至来自第二电源的高电压电应力下。但是，这样的应力危害很小(如果有的话)，例如，典型地在存储器102的512到1024个在空闲(即安全)模式内工作的字线驱动器当中激活字线驱动器300。在一个实施例中，将写入驱动器300中的p型晶体管的体(或衬底)端子耦合至第二电源。在这样的实施例中，降低了泄漏。在一个实施例中，将写入驱动器300中的p型晶体管的体(或衬底)端子耦合至第一电源。 [0068] 图4示出了根据本公开内容的一个实施例的用于向耐高电压的字线驱动器300提供偏置的分压器400。需要指出的是，图4的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。 [0069] 在一个实施例中，分压器400包括串联耦合到一起的p型晶体管MPbg1、MPbg2、MPbg3、MPbg4、MPbg5和MPpg6。在一个实施例中，将MPbg1和MPbg2的栅极端子耦合到一起，从而将所述栅极端子耦合至MPbg2的漏极端子。在一个实施例中，MPbg1的源极端子接收第一电源。在一个实施例中，将MPbg3和MPbg4的栅极端子耦合到一起并耦合至MPbg4的漏极端子。在一个实施例中，将MPbg4的漏极端子耦合至第二偏置节点，以提供第二偏置。在一个实施例中，使MPbg5和MPbg6的栅极端子耦合到一起，并接地。在其他实施例中，第二偏置可以是从串联耦合的p型晶体管堆叠中的其他节点分接出来的。在一个实施例中，在几个字线驱动器中共享分压器400。在另一实施例中，在具有分压器的处理器在低功率模式中工作时能够对分压器400进行功率选通。 [0070] 图5示出了根据本公开内容的一个实施例的说明在读写操作过程中耐高电压的字线驱动器的各个节点的电压的曲线图500。需要指出的是，图5的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。 [0071] 这里，x轴是时间，y轴是电压。曲线图500中自上而下的波形是读取线、写入线、Row_select线、字线、节点n4、第一偏置节点、节点Bootstrap_control和节点Bootstrap_node上的电压。所述波形提供了对参考图3讨论的空闲模式、读取模式和写入模式的直观描述。 [0072] 图6示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的另一电路600。需要指出的是，图6的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。为了不使图 6的实施例含糊不清，将说明图3和图6的实施例之间的差异。 [0073] 在耐高电压的字线驱动器的这一替代实施例中，自举级201被去除，并如逻辑单元601和602所示的那样简化自举控制逻辑单元204。在一个实 施例中，逻辑单元601执行下述功能：out＝Row_select AND(读取OR写入)。输出信号的反转版本(即out_b信号)控制MN1lv、MP1b和MN1b的栅极端子。在一个实施例中，逻辑单元601包括p型器件MPcl和n型器件MNcl。在一个实施例中，MPcl和MNcl的栅极端子受到逻辑单元601生成的输出out的控制。在一个实施例中，将MPcl的源极端子耦合至第一电源。在一个实施例中，将MPcl和MNcl的漏极端子耦合至节点控制，所述节点控制耦合至MP3hv和MN1hv。在一个实施例中，在面积具有关键性(即，想要更小的面积)，不想要读取性能，并且活动因数低时，可用采用电路600以替代电路300。在一个实施例中，为了降低器件的可靠性风险，在读取模式内使第二电源与第一电源对换。在一个实施例中，可以通过提高MP2hv和MP3hv的尺寸来使读取操作加速。 [0074] 图7示出了根据本公开内容的一个实施例的说明耐高电压的字线驱动器的低功率模式操作的曲线图700。需要指出的是，图7的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但不限于此。 [0075] 这里，x轴是时间，y轴是电压。曲线图700示出了正常读取和写入操作当中的正常操作模式(即，活动模式)。在正常操作过程中，在一个实施例中，在读取模式内使字线升高到第一电源，之后在写入模式内使字线升高到第二电源。在一个实施例中，在低功率模式(即睡眠模式)内，采用第一电源替代第二电源，其中，第一电源低于第二电源。在一个实施例中，在低功率模式内，使第一电源低晶体管的阈值电压。在一个实施例中，在低功率模式中，使MP1bs、MP2bs、MP3bs、MP1hv、MP2hv和MP3hv的体端子与第二电源绑定。在一个实施例中，可以采用上述低功率模式技术的任何组合。 [0076] 图8示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器的存储器的平面布置图800。需要指出的是，图8的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。 [0077] 平面布置图800包括存储器阵列1021-4、字线驱动器1011-2、计时器和I/O。尽管平面布置图800示出了四个存储器阵列和两个字线驱动器，但是 可以采用任何数量的存储器阵列和字线驱动器以及其任何组合。在一个实施例中，字线驱动器1011在存储器阵列1021和1023之间共享。在一个实施例中，字线驱动器1012在存储器阵列1022和1024之间共享。 [0078] 图9示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器的智能装置、计算机系统或SoC(片上系统)。需要指出的是，图9的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但不限于此。 [0079] 图9示出了可以采用平坦表面接口连接器(flat surface interface connector)的移动装置的实施例的方框图。在一个实施例中，计算装置1600表示移动计算装置，例如，平板电脑、移动电话或智能电话、能够进行无线操作的电子阅读器或者其他无线移动装置。应当理解，只是大致示出了某些部件，并未在其计算装置1600中示出这样的装置的所有部件。 [0080] 在一个实施例中，计算装置1600包括具有参考实施例描述的耐高电压的字线驱动器的第一处理器1610设备。计算装置1600的其他块也可以包括具有参考实施例描述的耐高电压的字线驱动器的设备。本公开的各种实施例还可以在1670内包含诸如无线接口的网络接口，因而可以将系统实施例结合到诸如蜂窝电话或个人数字助理的无线装置内。 [0081] 在一个实施例中，处理器1610(以及处理器1690)可以包括一个或多个实际装置，例如，微处理器、应用处理器、微控制器、可编程逻辑器件或者其他处理装置。处理器1610执行的处理操作包括可以在其上运行应用和/或装置功能的操作平台或操作系统的运行。所述处理操作包括与和作为用户的人或者和其他装置之间的I/O(输入/输出)相关的操作、与功率管理相关的操作和/或与将计算机装置1600连接至另一装置相关的操作。所述处理操作还可以包括与音频I/O和/或与显示I/O相关的操作。 [0082] 在一个实施例中，计算装置1600包括音频子系统1620，其表示与向所述计算装置提供音频功能相关的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编码译码器)部件。音频功能可以包括扬声器和/或耳机输出以及传声器输入。可以将用于这样的功能的装置集成到计算装置1600内，或者将其连接至计算装置1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令而与计算装置1600相互作用。 [0083] 显示子系统1630表示为用户提供可视和/或触感显示，使其能够与计算装置1600交互的硬件(例如，显示装置)和软件(例如，驱动程序)部件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的具体屏幕或硬件装置。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，其用于执行至少某种与所述显示相关的处理。在一个实施例中，显示子系统1630包括为用户既提供输出又提供输入的触摸屏(或者触控板)装置。 [0084] I/O控制器1640表示与和用户之间的交互相关的硬件装置和软件部件。I/O控制器1640可用于管理作为音频子系统1620和/或显示子系统1630的部分的硬件。此外，I/O控制器1640示出了面向连接至计算装置1600的额外装置的连接点，用户可以通过其与所述系统交互。例如，能够附接至计算装置1600的装置可以包括传声器装置、扬声器或者立体声系统、视频系统或者其他显示装置、键盘或小键盘装置或者其他供读卡机或其他装置等特定应用使用的I/O装置。 [0085] 如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过传声器或其他音频装置的输入能够为计算装置1600的一个或多个应用或功能提供输入或命令。此外，能够代替显示输出或者除显示输出之外提供音频输出。在另一个范例中，如果显示子系统1630包括触摸屏，那么所述显示装置还充当输入装置，该装置可以至少部分受到I/O控制器1640管理。在计算装置1600上还可以有额外的按钮或开关，以提供受到I/O控制器1640管理的I/O功能。 [0086] 在一个实施例中，I/O控制器1640管理诸如加速度计、照相机、光传感器或其他环境传感器或者其他能够包含到计算装置1600中的硬件的装置。所述输入可以是直接用户交互的部分，也可以是向所述系统提供环境输入，以影响其操作(例如，对噪声的过滤、调整显示器以进行亮度检测、为照相机施加闪光或者其他特征)。 [0087] 在一个实施例中，计算装置1600包括功率管理1650，其管理电池功率使用、电池充电以及与节能操作相关的特征。存储子系统1660包括用于存储计算装置1600内的信息的存储装置。存储器可以包括非易失性(如果对存储装置的供电中断那么状态不发生变化)和/或易失性(如果对存储装置 的供电中断那么状态不确定)存储装置。存储子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据以及与计算装置1600的应用和功能的运行相关的系统数据(不管是长期的还是暂时的)。 [0088] 也可以将实施例的元件提供成用于存储计算机可读指令(例如，实施文中讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。所述机器可读介质(例如，存储器1660)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD、ROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器(PCM)或者其他类型的适于存储电子或计算机可读指令的机器可读介质。例如，可以将本公开的实施例作为计算机程序(例如，BIOS)进行下载，可以通过通信链路(例如，调制调解器或网络连接)通过数据信号将其从远程计算机(例如，服务器)转移至请求计算机(例如，客户端)。 [0089] 连接1670包括能够使计算装置1600与外部装置通信的硬件装置(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议组)。计算装置1600可以是单独的装置，例如，其他计算装置、无线接入点或基站以及外围装置，例如，耳机、打印机或其他装置。 [0090] 连接1670可以包括多种不同类型的连接。为了达到一般化的目的，将计算装置1600示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672大体是指通过无线载波提供的，例如，通过GSM(全球移动通信系统)或者其变型或衍生品、CDMA(码分多址)或者其变型或衍生品、TDM(时分多路复用)或者其变型或衍生品或者其他蜂窝服务标准提供的蜂窝网络连接。无线连接(或无线接口)1674是指非蜂窝的无线连接，其可以包括个人区域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如WiMax)或者其他无线通信。 [0091] 外围连接1680包括用于实施外围连接的硬件接口和连接器以及软件部件(例如，驱动程序、协议组)。应当理解，计算装置1600既可以是其他计算装置的外围设备(“通往”1682)，也可以具有与之连接的外围装置(“来自”1684)。计算装置1600通常具有连接至其他计算装置的“对接”连接器，从而实现诸如对计算机装置1600上的内容进行管理(例如，下载和/或上载、改变、同步)的目的。此外，对接连接器能够允许计算装置1600连接至某些外围装置，从而允许计算装置1600控制对(例如)视听系统或 其他系统的内容输出。 [0092] 除了专有对接连接器或其他专有连接硬件之外，计算装置1600还能够通过公共的或者基于标准的连接器实施外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何一种)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、Firewire或其他类型。 [0093] 说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的提及表示结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、或“一些实施例”的多次出现不一定全都指代相同的实施例。如果说明书描述了部件、特征、结构或特性“可以”、“或许”或“能够”被包括，则该特定部件、特征、结构或特性不是必需被包括的。如果说明书或权利要求提及“一”元件，并非表示仅有一个元件。如果说明书或权利要求提及“一另外的”元件，并不排除存在多于一个的另外的元件。 [0094] 此外，特定特征、结构、功能或特性可以以任何适合的方式组合到一个或多个实施例中。例如，第一实施例可以结合第二实施例，只要与这两个实施例相关联的特定特征、结构、功能或特性不互相排斥。 [0095] 尽管已经结合了本实用新型的具体实施例对本实用新型进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本实用新型的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。 [0096] 另外，为简化说明和讨论，并且为了不会使本实用新型难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本实用新型难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本实用新型的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本实用新型的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本实用新型。因此，这些描述应被认 为是说明性的而不是限制性的。 |
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