分层DRAM感测 |
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| 申请号 | CN201120536523.X | 申请日 | 2011-12-20 | 公开(公告)号 | CN202454285U | 公开(公告)日 | 2012-09-26 |
| 申请人 | 英特尔公司; | 发明人 | D·索马谢卡尔; G·潘迪亚; K·张; F·哈姆扎奥卢; B·萨利尼瓦森; S·高希; M·梅苏特; | ||||
| 摘要 | 一种采用局部位线对和全局位线的分层DRAM感测设备和方法。字线选择感测 放大器 的集群中的单元，每个放大器与位线的对关联。选择局部位线之一以耦合到全局位线和全局感测放大器。集群位于形成内存库的多个子阵列中，全局位线从每个内存库延伸至全局感测放大器。 | ||||||
| 权利要求 | 1.一种具有分层感测的DRAM，其特征在于，包括： |
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| 说明书全文 | 分层DRAM感测技术领域[0001] 本实用新型涉及动态随机存取存储器(DRAM)领域，并且特别是涉及这些存储器中的二进制状态的感测。 背景技术[0005] 图2是示例布置在图1的每个子阵列中的局部感测放大器的单个集群(cluster)的框图； [0006] 图3是单个子阵列感测放大器(局部感测amp)及其关联的位线、字线、预充电电路和均衡电路的电示意图； [0007] 图4是全局感测电路、写入缓冲器和输入/输出(I/O)电路的电示意图； [0008] 图5是图1-4的电路的操作的时序图。 具体实施方式[0009] 公开了用于动态随机存取存储器(DRAM)的分层感测结构。在以下描述中，提出了诸如字线和位线的具体数量的许多具体细节，以提供对本实用新型的充分的理解。对于本领域技术人员来说，可以实施本实用新型而无这些具体细节是明显的。在其它实例中，不详细描述诸如地址解码器的公知电路，以避免不必要地模糊本实用新型。 [0010] 通常，DRAM布置在特别是适用于增量寻址的页面样式的结构中。对于诸如用于图形处理器的一些应用或DRAM为高速缓存存储器的一部分的地方，这不总是最佳结构。如将看到的，本公开描述更传统的页面样式DRAM结构的替代布置。 [0012] 分层(局部和全局)感测结构 [0013] 在一个实施例中，DRAM制造有多个内存库(bank)(例如，512)；图1中示出了一个该内存库。内存库均包括多个子阵列(例如，8)，该多个子阵列在图1中分别示为子阵列0、1…n并编号为10、12和14。每个子阵列包括多个集群，诸如子阵列10的集群20和26，其中，每个集群具有多个感测放大器(感测amp)，该多个感测放大器以下通常称作局部感测amp(LSA)。位线、预充电和均衡电路与的集群内的每个LSA关联，如以下结合图2描述的。 [0014] 全局位线(GBL)的对在每个子阵列中的一个集群与全局感测amp和其关联的电路中的端子之间延伸，关联的电路由如图1的共同(collective)全局感测和I/O电路16的电路32示出。图4是感测电路32的电示意图，包括其数据输入和写入缓冲器。GBL 22和24是连续线，并且如将看到的，GBL 22和24的预充电与和每个LSA关联的局部位线的预充电是分开的。第二组GBL 28和30示为从子阵列10中的集群26延伸到共同全局感测和I/O电路16。GBL的对在每个子阵列中的集群与全局感测amp和诸如电路32的其关联的电路之间延伸。 [0015] 诸如图1的集群20的集群示于图2中，其具有LSA(20(1)至20(n))和它们关联的位线对。集群中的诸如LSA 40的每个LSA包括其关联的位线对，诸如位线42和其互补位线44，并且如以下将对图3描述的，包括预充电和均衡电路。多个单元连接至每个位线40和44并且由集群中的所有感测amp和子阵列中的所有集群共用的字线(WL)选择。在读取循环期间，子阵列中的所有LSA被致能，然而，仅每个集群中的一对位线连接至其关联的GLB。集群中特定局部位线对的选择受到列信号Y0-Yn的控制。从而，仅来自与集群中的单个LSA关联的单个单元和来自单个子阵列的数据读取到GBL的对上。来自与选择的集群中的其它LSA关联的未选择的单元的数据被恢复。在更新操作中，没有位线对由Y0-Yn信号选择，更新局部地执行。子阵列中的所有集群选择相同的WL，并接收相同预充电(PC)信号和感测amp致能(SAE)信号。 [0016] 集群中的单个感测放大器的选择提供第一级复用，而在全局感测和I/O电路16的输出端发生第二级复用。例如，在“块(chunk)”信号的控制下，数据在来自电路32和34的I/O线上复用。针对图4中的数据输出电路详细描述了这个。类似的布置用于数据输入。 [0017] 局部感测 [0018] 单个LSA和诸如图2的20(n)的其关联的电路示于图3中。LSA 40包括具有第一腿的双稳态电路，第一腿具有p沟道晶体管51和n沟道晶体管52。第二腿具有p沟道晶体管53和n沟道晶体管54。晶体管51和52的栅极交叉耦合到晶体管53和54之间的共用节点，并且同样，晶体管53和54的栅极耦合到晶体管51和52之间的共用节点。由晶体管55和56致能感测amp 40。典型的实践是，当这些晶体管开启时，感测amp 40处于亚(meta)或非稳态，并且局部位线42和44上的电荷差异确定感测amp采取两个稳态中的哪个稳态。 [0019] 存在耦合到局部位线42和44中的每一个并且均包括晶体管和电容器的多个单元。在一个实施例中，存在与线44关联的128个单元和与线42关联的相等数量的单元。字线在图3中示为用于选择耦合到位线44的单元的WL 0至WL 127和用于选择耦合到位线42的单元WL 128至WL 256。单个字线由用于整个子阵列的地址解码器选择，从而在所有集群中选择沿该字线的所有单元，如提到的。在Y0低时，局部位线42和44分别通过p沟道晶体管60和61耦合到GBL 22和24。如晶体管62和63所示，当其它Yn信号之一低时，集群中的其它位线选择性地耦合到相同GBL。然而，如提到的，在读取循环中，仅一个子阵列中的一对局部位线连接至GBL。 [0020] 图3中也示出了用于感测amp 40的预充电电路65和均衡电路66。预充电电路65包括耦合在局部位线42和44的对之间的n沟道晶体管67和69，以及也耦合在局部位线的对之间的p沟道晶体管68和70。这些n沟道和p沟道晶体管之间的共用节点耦合到等于Vcc一半的电位，相应地，局部位线被预充电到Vcc的一半。均衡电路包括p沟道晶体管71和n沟道晶体管72，它们均耦合在局部位线之间。这些晶体管确保预充电位线上的电位得到平衡。 [0021] Vcc可以稍大于n沟道或p沟道晶体管的阈值电压的和(例如，1伏)。典型的处理变化导致晶片上阈值电压的变化。为了补偿这个，n沟道和p沟道晶体管用于预充电电路和均衡电路中。从而，例如，在给定电路中，n沟道晶体管72可以具有比平均n沟道阈值电压高的阈值电压。在此情况下，p沟道晶体管71提供用于均衡位线之间的电荷(charge)的补偿。 [0022] 应当注意，图3的电路使用分布在整个局部感测放大器、预充电电路和均衡电路中的p和n沟道晶体管。此平衡的p沟道和n沟道器件密度提供应变减小。 [0023] 给定的子阵列中的所有LSA共用的线75上的预充电信号(PCH)耦合到NAND门79。至门79的其它输入是感测amp致能(SAE)(条(bar))信号。当感测amp被取消选择并且预充电信号高时，门79的输出低，使得晶体管68、70和71导通。这通过p沟道器件提供预充电和均衡。通过反相器80，门79的输出使得晶体管67、69和72导通，通过n沟道器件提供预充电和均衡。当PCH的电位下降或SAE(条)的电位上升时，预充电电路和均衡电路关闭。需要注意，门79提供在发生感测时防止预充电和均衡的互锁。分配门79和反相器80，一个实例是与每个集群对放置。 [0024] 全局感测 [0025] 来自全局位线的全局感测发生在图1的全局感测和I/O电路16的电路32和类似的电路中，如提到的。电路32的具体实施例示于图4中。GBL 22和24直接连接至图4的数据输入(写入)部分85。p沟道晶体管100和101的对在GBL延伸到图4的读取部分86中时对GBL提供选择性隔离。输入数据施加至线111，且输出数据耦合到线145。图4的读取部分86包括感测amp 90，类似于图3的感测amp 40，其也包括具有交叉耦合反相器的双稳态电路。感测amp 90的p沟道晶体管的一个端子耦合到Vcc，并且n沟道晶体管的源极区通过致能感测amp 90的n沟道晶体管91耦合到地。 [0026] 包括p沟道晶体管93、94和95的预充电和均衡电路耦合在读取部分86中的GBL之间。p沟道晶体管93和94的一个端子耦合到Vcc且它们的另一个端子耦合到GBL。所有三个晶体管的栅极由线132耦合到NAND门131的输出端。由于布局限制，晶体管95不用于一些实施例中。 [0027] 在一个实施例中，从部分86顺序地读取数据，数据来自相邻的全局感测amp。例如，首先，GBL 24上的数据耦合到数据输出端子145，并且然后类似于图4中所示的电路的相邻电路上的数据在诸如块1开通信号(on signal)150的块选择信号的控制下从线141耦合到线145。在全局感测电路的预充电状态期间，块0和块1信号高(禁能)。三态缓冲器147和148的n沟道晶体管路径开通。由于通过晶体管93和94的预充电，DOUT线145为低。线145上的此低信号容许不同的全局感测放大器通过DOUT进行菊花链接。当发生读取循环时，块信号之一被激活(变低)。例如，如果从线141读取数据并且然后从GBL 124读取数据，则块1被驱动为低以从线141拉出(pull)数据，然后块1变为高且块0变为低以通过反相器147从GBL 24拉出数据。 [0028] 部分85的写入电路包括具有第一交叉耦合支路的输入写入缓冲器，第一交叉耦合支路具有n沟道晶体管105、p沟道晶体管106以及n沟道晶体管107。此时处于开通的晶体管105(通过n沟道晶体管114)将线22耦合到Vcc或耦合到地。晶体管107的栅极被耦合以接收来自晶体管108与109之间的节点的信号。晶体管114或者提供至地的路径，或者容许线22作为数据输入的函数上升至Vcc。这假定晶体管106导通(对于所有讨论的操作，LYA为低，LYA用于电路分析)。类似地，写入缓冲器的第二交叉耦合支路包括n沟道晶体管108、p沟道晶体管109以及p沟道晶体管110。晶体管108的源极接收来自反相器113的数据输入信号的补码(complement)；晶体管108与109之间的节点在写入循环期间将线24耦合到Vcc或地。再次，晶体管109在此时间期间导通。需要注意，晶体管110耦合到晶体管105与106之间的节点。从而，在GBL 22与24之间存在永久的交叉耦合的p沟道晶体管(假定LYA为低)。 [0029] 另一预充电和均衡电路耦合于图4的部分85中的GBL之间。其包括耦合到Vcc的p沟道晶体管160和161以及耦合于GBL之间的均衡p沟道晶体管162。所有三个晶体管通过线127上的信号开启，该信号存在于NAND门125的输出端。 [0030] 在读取循环期间，全局GWREN B信号为高，且LYA为低。对于这些条件，NOR门121的输出为低并且因此晶体管105和108不导通。线111上的信号(数据输入)对写入缓冲器104没有影响，并且仅交叉耦合的p沟道晶体管107和110保持从写入缓冲器104耦合到GBL。 [0031] 在读取循环期间，通过晶体管93、94和95关闭晶体管100和101，用于预充电和均衡。然后，当感测amp 90致能时，线130上不存在隔离信号，如将从图5看到的。需要注意，在感测发生时，门131提供防止预充电和均衡的互锁，因为一旦全局感测amp信号下降，则门131的条件不再满足且Vcc电位将出现在线132上，使得晶体管93、94和95停止导通。 [0032] 在写入期间，写入缓冲器104具有GBL上的命令。一旦如图5中所看到的，写入致能条信号(GWREN B)的电位下降，则线111上的数据输入驱动一个全局线到Vcc并且驱动另一个到地。再次，一旦写入被致能，门125的条件不能满足且门(线127)的输出为高，则门125提供防止任何预充电或均衡的互锁。 [0033] 局部和全局电路的时序 [0034] 现在参照图5，示出了用于图3和4的电路的时序图信号。在第一线上，存储器时钟示例为具有时钟循环1-7。用于选择的子阵列的子阵列边界时序信号示出了子阵列选择信号通过第一时钟循环半道(half-way)变为激活。这选择图1的单个子阵列。此时，字线致能信号(WLEN)也变为激活的。子阵列选择信号使得局部预充电和均衡(PCH)停止，如箭头1所示。然后，如箭头3所示，选择的WL上升。也示于子阵列边界内，信号为SaEn信号，其通过第二时钟信号中途变为激活的。如箭头4所示，此信号控制SAN信号，其例如激活图3的局部感测amp 40。需要注意，虽然每个子阵列具有子阵列选择信号，并且仅选择单个子阵列用于从图1的结构进行读取和写入，但是对于更新，一个以上的子阵列被激活。 [0035] 在写入循环中，如局部定时器输出信号内所示，当PCH下降时，Y选择信号下降(箭头2W)，耦合局部位线的对至GBL。需要注意，如9W所示，此时，门125(线127)的输出为高，并且从而在图4的部分85中不存在预充电。此外，因为线132上的信号为高，所以在部分86中不存在预充电。从而，能够立刻发生写入。如全局定时器输出信号内所示，GsaWrEn电位下降，使得GWrEn下降且GbPchB上升(见箭头12W)，结束写入循环。 [0036] 在GsaRdEn信号变为激活后的读取循环期间，隔离信号上升(箭头13)且部分86中的预充电发生(箭头9r)。还有，Y选择信号下降，连接局部位线对至GBL(箭头2r)。在此时间点，图4的门125的输出为高，防止线22和24的预充电或均衡，并且从而局部感测放大器中的双稳态能够反映到线22和24上。然后，如由电位上升并跟随数个门延迟的GSaE信号所示，全局感测放大器被激活，如箭头14所示地去除隔离信号。接下来，如箭头5r所示，Y选择电位下降。在图4的全局感测放大器90内感测线22和24上的二进制状态。于是能够从线145读取块0，并接着从相邻的GBL读取块1。然后如箭头6、7和8所示，读取循环结束，且预充电恢复。 [0037] 从而，描述了使用两个局部感测放大器和全局感测放大器的分层感测机构。 |
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