数据输出电路和半导体存储器件 |
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| 申请号 | CN201210342944.8 | 申请日 | 2012-09-14 | 公开(公告)号 | CN103426455B | 公开(公告)日 | 2017-12-19 |
| 申请人 | 爱思开海力士有限公司; | 发明人 | 黄美显; | ||||
| 摘要 | 本 发明 公开了一种包括内部产生的控制 信号 的 半导体 存储器 件，所述 控制信号 保证来自存储器单元的经缓冲和放大的数据不依赖内部产生的使能信号EN的使能时段，正确地呈现到全局线上。在根据本发明的一个 实施例 的半导体存储器件中，由于经由与多个存储体共同连接的全局线来输出数据，所以在各个存储体中设置预充 电信号 发生单元，以防止全局线上的竞争。 | ||||||
| 权利要求 | 1.一种数据输出电路，包括： |
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| 说明书全文 | 数据输出电路和半导体存储器件[0001] 相关申请的交叉引用 背景技术[0003] 一般地，半导体存储器件包括多个存储体。在半导体存储器件接收读取命令时，半导体存储器件经由共同连接到多个存储体的全局线，将储存在存储器单元中的数据输出。半导体存储器件可以接收连续的读取命令，且在此根据规范而定义的时间tCCD（CAS至CAS延迟，其中CAS是列地址选通）。tCCD是从第一输出信号（YI）被使能之后直到下一个输出使能信号（YI）被使能所经过的时间。输出使能信号（YI）是通过将列地址译码而产生的信号。 当半导体存储器件接收读取命令时，位线上的数据在输出使能信号（YI）被使能的时段期间被输出到局部线。对于DDR2（双数据速率2）半导体存储器件，在施加第一读取命令之后，即使在经过两个时钟周期之后施加下一读取命令，即，即使在tCCD是两个时钟周期的情况下，仍应当正常地执行第一读取操作。 [0004] 图1是示出包括现有的数据输出电路的半导体存储器件的框图。 [0005] 半导体存储器件分别包括第一至第四存储体11至14。第一存储体11包括输入/输出读出放大器15和输出单元16。第二至第四存储体12至14也包括输入/输出读出放大器（未示出）和输出单元（未示出）。当施加读取命令（RD）到半导体存储器件时，使能信号EN被使能。使能信号EN是在读取命令（RD）被施加到半导体存储器件时被使能成逻辑高电平（或根据一个实施例，逻辑低电平）的信号。在使能信号EN被使能的时段期间，输入/输出读出放大器15执行感测并放大数据DIN和反相的数据DINB的操作。 [0006] 输入/输出读出放大器15被实现为交叉耦接的锁存器形式。输入/输出读出放大器15感测并反相放大在使能信号EN被使能的时段期间，分别经由局部线LIO和互补局部线LIOB传送来的数据DIN和反相数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。 输出单元16包括PMOS晶体管P13、反相器IV13以及NMOS晶体管N13。输出单元16在放大的数据ADIN具有逻辑低电平时，输出逻辑高电平的输出数据OUTDATA到全局线GIO，而在反相放大的数据ADINB具有逻辑低电平时，输出逻辑低电平的输出数据OUTDATA到全局线GIO。 [0007] 在使能信号EN的脉冲宽度期间，即在使能信号EN的使能时段期间，执行输入/输出感测放大器15的如下操作：感测并反相放大数据DIN和反相数据DINB，产生放大的数据ADIN和反相放大的数据ADINB。输出单元16接收放大的数据ADIN和反相放大的数据ADINB，并将输出数据OUTDATA输出到全局线GIO。因此，由于输出数据OUTDATA是在使能信号EN被使能的时段期间通过驱动全局线GIO而产生的，所以设定使能信号EN的脉冲宽度，即，使能信号EN的使能时段是重要的。 [0008] 然而，在这种连接中，由于使能信号EN的歪斜根据PVT（process，voltage and temperature，工艺、电压和温度）而变化，所以设定使能信号EN的使能时段存在困难。以下将参照图2和图3来描述将使能信号EN的使能时段设定成短和长的情况。 [0009] 图2是说明将使能信号EN的使能时段设定成短的情况的时序图。在这个实例中，施加第一读取命令RD到半导体存储器件，且半导体存储器件输出逻辑高电平的输出数据OUTDATA。然后在两个时钟CLK周期之后，施加第二读取命令RD到半导体存储器件，且半导体存储器件输出逻辑低电平的输出数据OUTDATA。 [0010] 当在时刻T1施加第一读取命令RD到半导体存储器件时，使能信号EN在时刻T2被使能。输入/输出读出放大器15在使能信号EN被使能的时段期间感测并反相放大数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。然而，在这个实例中，由于使能信号EN被设定成具有短的使能时段，因此输出单元16不能将全局线GIO驱动到预设的内部电压VINT。 [0011] 当在时刻T3施加第二读取命令RD到半导体存储器件时，使能信号EN在时刻T4被使能。输入/输出读出放大器15在使能信号EN被使能的时段期间感测并反相放大数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。输出单元16接收放大的数据ADIN和反相放大的数据ADINB，并将逻辑低电平的输出数据OUTDATA输出到全局线GIO。 [0012] 图3是说明将使能信号EN的使能时段设定成长的情况的时序图。在这个实例中，施加第一读取命令RD到半导体存储器件，且半导体存储器件输出逻辑高电平的输出数据OUTDATA。然后，在时钟CLK的两个周期之后，施加第二读取命令RD到半导体存储器件，且半导体存储器件输出逻辑低电平的输出数据OUTDATA。 [0013] 当在时刻T5施加第一读取命令RD到半导体存储器件时，使能信号RN在时刻T6被使能。输入/输出读出放大器15在使能信号EN被使能的时段期间，感测并反相放大数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。输出单元16接收放大的数据ADIN和反相放大的数据ADINB，并将逻辑高电平的输出数据OUTDATA输出到全局线GIO。 [0014] 接着，当在时刻T7施加第二读取命令RD到半导体存储器件时，使能信号EN被使能。然而，在这个实例中，由于使能信号EN被设定成具有长的使能时段，所以被第二读取命令RD使能的使能信号EN与被第一读取命令RD使能的使能信号EN混合。因此，在被第一读取命令RD使能的使能信号EN与被第二读取命令RD使能的使能信号EN混合的时段期间，输入/输出读出放大器15感测并反相放大数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。在被第一读取命令RD使能的使能信号EN与被第二读取命令RD使能的使能信号EN混合的时段期间，输出单元16接收放大的数据ADIN和反相放大的数据ADINB，并将逻辑高电平的输出数据OUTDATA输出到全局线GIO。因此，半导体存储器件不能通过第二读取命令RD来将输出数据OUTDATA输出。 [0015] 在现有的半导体存储器件中，在用于控制输入/输出读出放大器15的操作的使能信号EN的脉冲宽度期间，即，在使能信号EN被使能的时段期间，通过驱动全局线GIO来产生输出数据OUTDATA。因此，在现有的半导体存储器件中，根据使能信号EN的使能时段，全局线GIO可能不会被驱动到预设的内部电压VINT。换言之，在响应于接收第一读取命令而输出输出数据OUTDATA之后连续施加第二读取命令RD的情况下，可能不会响应于第二读取命令RD而正确地输出输出数据OUTDATA。发明内容 [0016] 本发明的实施例涉及一种数据输出电路以及包括数据输出电路的半导体存储器件，所述数据输出电路无论用于控制输入/输出读出放大器的操作的使能信号的使能时段如何，都能驱动全局线并输出输出数据，使得即使在连续施加读取命令时，也可以稳定地输出输出数据。 [0017] 在一个实施例中，一种数据输出电路包括：输入/输出读出放大器，所述输入/输出读出放大器被配置成响应于使能信号而感测并放大数据和反相的数据，并产生放大的数据和反相放大的数据；控制脉冲发生单元，所述控制脉冲发生单元被配置成与使能信号的使能时刻同步地产生控制脉冲；以及信号发生单元，所述信号发生单元被配置成响应于控制脉冲而锁存放大的数据和反相放大的数据，并产生上拉信号和下拉信号。 [0018] 在另一个实施例中，一种半导体存储器件包括第一至第四存储体，所述第一存储体包括：输入/输出读出放大器，所述输入/输出读出放大器被配置成响应于使能信号而感测并放大数据和反相的数据，并产生放大的数据和反相放大的数据；控制脉冲发生单元，所述控制脉冲发生单元被配置成与使能信号的使能时刻同步地产生控制脉冲；预充电信号发生单元，所述预充电信号发生单元被配置成产生在第二至第四存储体中的任何一个执行读取或写入操作时被使能的预充电信号；以及信号发生单元，所述信号发生单元被配置成响应于控制脉冲和预充电信号而锁存放大的数据和反相放大的数据，并产生上拉信号和下拉信号。 [0019] 在又一个实施例中，提出了一种用于DDR2半导体存储器件的方法，所述方法用于保证即使在仅两个时钟周期之后接收随后的读取命令，也可以正确地执行读取操作。所述方法包括以下步骤：响应于读取命令的接收而产生内部使能信号，所述内部使能信号具有界定使能时段开始的引导边沿；产生接近内部使能信号的引导边沿的内部控制脉冲；将内部控制脉冲施加到信号发生单元，在所述信号发生单元中缓冲并锁存有来自半导体存储器件内的存储器单元的放大的数据；从内部控制脉冲和放大的数据中获取上拉信号和下拉信号；以及将上拉信号和下拉信号施加到输出单元，所述输出单元响应于上拉信号和下拉信号而将与来自存储器单元的放大的数据相对应的输出数据呈现到全局线上。以这种方式，输出数据接近使能信号的引导边沿且有效地独立于使能信号的使能时段，被呈现到全局线上。 [0021] 从以下结合附图的详细描述中，将更加清楚地理解以上和其它的方面、特点以及其它的优点，其中： [0022] 图1是示出包括现有的数据输出电路的半导体存储器件的框图； [0023] 图2是说明将使能信号的使能时段设定成短的情况的时序图； [0024] 图3是说明将使能信号的使能时段设定成长的情况的时序图； [0025] 图4是示出根据本发明的一个实施例的数据输出电路的框图； [0026] 图5是图4所示的数据输出电路中包括的信号发生单元的电路图； [0027] 图6是图4所示的数据输出电路中包括的输出单元的电路图； [0028] 图7是说明图4所示的数据输出电路的操作的时序图； [0029] 图8是示出根据本发明的另一个实施例的半导体存储器件的框图； [0030] 图9是图8所述的半导体存储器件中包括的信号发生单元的电路图； [0031] 图10是图8所示的半导体存储器件中包括的预充电信号发生单元的电路图；以及[0032] 图11是说明图8所示的半导体存储器件的操作的时序图。 具体实施方式[0033] 在下文中，将参照附图来描述本发明的实施例。然而，本发明可以用不同的方式实施，而不应解释为限定为本文所列的实施例。 [0035] 在本说明书中，“和/或”表示包括了布置在“和/或”之前和之后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。 [0036] 图4是示出根据本发明的一个实施例的数据输出电路的框图。 [0037] 参见图4，根据本实施例的数据输出电路包括输入/输出读出放大器1、控制脉冲发生单元3、信号发生单元5以及输出单元7。 [0038] 输入/输出读出放大器1被实现成交叉耦接的锁存器形式。输入/输出读出放大器1被配置成在使能信号EN被使能的时段期间，感测并反相放大分别经由局部线LIO和互补的局部线LIOB传送来的数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。使能信号EN是如下的信号：在读取命令被施加到半导体存储器件之后，被使能成逻辑高电平（或根据一个实施例，逻辑低电平）以执行输入/输出读出放大器1的感测和放大操作的信号。 [0039] 控制脉冲发生单元3可以由本领域周知的脉冲发生单元来实现。以这种方式实现的控制脉冲发生单元3被配置成与使能信号EN被使能的时刻同步地产生控制脉冲CONP。 [0040] 参见图5，信号发生单元5包括上拉信号发生部51和下拉信号发生部55。 [0041] 上拉信号发生部51包括第一缓冲部分52和第一锁存部分53。第一缓冲部分52包括两个PMOS晶体管P51和P52、两个NMOS晶体管N51和N52以及两个反相器IV51和IV52。第一缓冲部分52被配置成在控制脉冲CONP产生时将放大的数据ADIN缓冲。第一锁存部分53包括两个反相器IV53和IV54。第一锁存部分53被配置成锁存第一缓冲部分52的输出信号并产生上拉信号PU。 [0042] 下拉信号发生部55包括第二缓冲部分56和第二锁存部分57。第二缓冲部分56包括两个PMOS晶体管P55和P56、两个NMOS晶体管N55和N56以及两个反相器IV55和IV56。第二缓冲部分56被配置成在控制脉冲CONP产生时将反相放大的数据ADINB缓冲。第二锁存部分57包括两个反相器IV57和IV58。第二锁存部分57被配置成锁存第二缓冲部分56的输出信号并产生下拉信号PD。 [0043] 如上述配置的信号发生单元5在控制脉冲CONP产生时缓冲并锁存放大的数据ADIN和反相放大的数据ADINB，以及产生上拉信号PU和下拉信号PD。 [0044] 参见图6，输出单元7包括一个PMOS晶体管P7、一个NMOS晶体管N7以及一个反相器IV7。以这种方式配置的输出单元7在上拉信号PU具有逻辑低电平时，将逻辑高电平的输出数据OUTDATA输出到全局线GIO。此外，输出单元7在下拉信号PD具有逻辑低电平时，将逻辑低电平的输出数据OUTDATA输出到全局线GIO。 [0045] 以下将参照图7来描述如上所述配置的数据输出电路的操作。在这个实例中，施加第一读取命令到半导体存储器件，并且半导体存储器件将逻辑高电平的输出数据OUTDATA输出到全局线GIO。在时钟CLK的两个周期之后，施加第二读取命令到半导体存储器件，且半导体存储器件输出逻辑低电平的输出数据OUTDATA到全局线GIO。 [0046] 在时刻T11施加第一读取命令RD到半导体存储器件，且使能信号EN在时刻T12被使能成逻辑高电平。 [0047] 输入/输出读出放大器1在使能信号EN被使能的时段期间，感测并反相放大分别经由局部线LIO和互补的局部线LIOB传送来的数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。 [0048] 控制脉冲发生单元3与使能信号EN被使能的时刻同步地产生控制脉冲CONP。 [0049] 信号发生单元5在控制脉冲CONP产生时缓冲并锁存逻辑低电平的放大的数据ADIN，并产生逻辑低电平的上拉信号PU。此外，信号发生单元5在控制脉冲CONP产生时，缓冲并锁存逻辑高电平的反相放大的数据ADINB，并产生逻辑高电平的下拉信号PD。 [0050] 输出单元7接收逻辑低电平的上拉信号PU和逻辑高电平的下拉信号PD，并将逻辑高电平的输出数据OUTDATA输出到全局线GIO。 [0051] 当在时刻T13施加第二读取命令RD到半导体存储器件时，使能信号EN在时刻T14被使能成逻辑高电平。 [0052] 输入/输出读出放大器1在使能信号EN被使能的时段期间，感测并反相放大分别经由局部线LIO和互补的局部线LIOB传送来的数据DIN和反相的数据DINB，并产生放大的数据ADIN和反相放大的数据ADINB。 [0053] 控制脉冲发生单元3与使能信号EN被使能的时刻同步地产生控制脉冲CONP。 [0054] 信号发生单元5在控制脉冲CONP产生时缓冲并锁存逻辑高电平的放大的数据ADIN，并产生逻辑高电平的上拉信号PU。此外，信号发生单元5在控制脉冲CONP产生时，缓冲并锁存逻辑低电平的反相放大的数据ADINB，并产生逻辑低电平的下拉信号PD。 [0055] 输出单元7接收逻辑高电平的上拉信号PU和逻辑低电平的下拉信号PD，并将逻辑低电平的输出数据OUTDATA输出到全局线GIO。 [0056] 如已经提到的，与使能信号EN被使能的时刻同步地产生控制脉冲。如图7所示，控制脉冲CONP的脉冲宽度通常比使能信号EN的脉冲宽度窄，且控制脉冲CONP紧接使能信号EN的引导边沿而上升。控制脉冲CONP被施加到缓冲并锁存放大的数据的信号发生单元，并且上拉信号PU和下拉信号PD都产生。 [0057] 上拉信号PU和下拉信号PD都被施加到输出单元。当上拉信号PU具有逻辑低电平时，输出单元将逻辑高电平的OUTDATA输出到全局线GIO。当下拉信号PD具有逻辑低电平时，输出单元将逻辑低电平的OUTDATA输出到全局线GIO。 [0058] 由于PU和PD响应于控制脉冲CONP来实现它们正确的状态，且控制脉冲CONP被配置成与使能信号EN被使能的时刻同步地产生，因此OUTDATA在非常接近使能信号EN的引导边沿的情况下被正确地呈现到全局线上。因此，OUTDATA独立于使能信号EN的使能时段而被正确地呈现到全局线上。 [0059] 从以上描述显然的是，在根据本发明的一个实施例的数据输出电路中，利用通过锁存输入/输出读出放大器1的输出信号而产生的上拉信号PU和下拉信号PD来驱动全局线GIO。因此，无论使能信号EN的使能时段如何，都可以驱动全局线GIO且可以输出输出数据OUTDATA。 [0060] 图8是示出根据本发明的另一个实施例的半导体存储器件的框图。 [0061] 参见图8，根据本实施例的半导体存储器件包括第一至第四存储体500至800。具有<1>的信号意味着他们是输入到第一存储体500或从第一存储体500输出的信号。 [0062] 第一存储体500包括输入/输出读出放大器1、控制脉冲发生单元3、信号发生单元6、输出单元7以及预充电信号发生单元9。由于输入/输出读出放大器1、控制脉冲发生单元3和输出单元7的配置和功能与图4所示的数据输出电路的配置和功能相同，所以这里为了简洁起见，省略了这些元件的描述。 [0063] 参见图9，信号发生单元6包括上拉信号发生部61和下拉信号发生部65。 [0064] 上拉信号发生部61包括第一缓冲部分62、第一锁存部分63以及第一预充电部分64。第一缓冲部分62包括两个PMOS晶体管P61和P62、两个NMOS晶体管N61和N62以及两个反相器IV61和IV62。第一缓冲部分62被配置成在控制脉冲CONP<1>产生时将放大的数据ADIN< 1>缓冲。第一锁存部分63包括两个反相器IV63和IV64。第一锁存部分63被配置成锁存第一缓冲部分62的输出信号并产生上拉信号PU<1>。第一预充电部分64包括NMOS晶体管N64。第一预充电部分64在预充电信号PCG<1>具有逻辑高电平时将上拉信号PU<1>转变成逻辑高电平。稍后将参照图10来描述预充电信号PCG<1>。 [0065] 上拉信号发生部65包括第二缓冲部分66、第二锁存部分67以及第二预充电部分68。第二缓冲部分66包括两个PMOS晶体管P65和P66、两个NMOS晶体管N65和N66以及两个反相器IV65和IV66。第二缓冲部分66被配置成在控制脉冲CONP<1>产生时将反相放大的数据ADINB<1>缓冲。第二锁存部分67包括两个反相器IV67和IV68。第二锁存部分67被配置成锁存第二缓冲部分66的输出信号并产生下拉信号PD<1>。第二预充电部分68包括NMOS晶体管N68。第二预充电部分68在预充电信号PCG<1>具有逻辑高电平时将下拉信号PD<1>转变成逻辑高电平。稍后将参照图10来描述预充电信号PCG<1>。 [0066] 如上所述配置的信号发生单元6在控制脉冲CONP<1>被使能成逻辑高电平时，反相缓冲并锁存放大的数据ADIN<1>和反相放大的数据ADINB<1>，并产生上拉信号PU<1>和下拉信号PD<1>。此外，信号发生单元6在预充电信号PCG<1>具有逻辑高电平时，将上拉信号PU<1>和下拉信号PD<1>转变成逻辑高电平。 [0067] 参见图10，预充电信号发生单元9包括或非门NR9和反相器IV9。预充电信号发生单元9在第二至第四列存储体信号CBA<2:4>中的任何一个被使能成逻辑高电平时，产生逻辑高电平的预充电信号PCG<1>。第二至第四列存储体信号CBA<2:4>是在将包括有访问第二至第四存储体600至800的信息的读取或写入命令施加到半导体存储器件时，被使能成逻辑高电平的信号。 [0068] 第二存储体600包括与以上参照第一存储体500描述的配置相同的配置的电路，且第二存储体600的预充电信号发生单元（未示出）在第一列存储体信号CBA<1>以及第三和第四存储体信号CBA<3:4>中的任何一个被使能成逻辑高电平时，产生逻辑高电平的预充电信号PCG。 [0069] 第三存储体700也包括与第一存储体500相同配置的电路，且第三存储体700的预充电信号发生单元（未示出）在第一和第二列存储体信号CBA<1:2>以及第四列存储体信号CBA<4>中的任何一个被使能成逻辑高电平时，产生逻辑高电平的预充电信号PCG。 [0070] 第四存储体800也包括与第一存储体500相同配置的电路，且第四存储体800的预充电信号发生单元（未示出）在第一至第三列存储体信号CBA<1:3>中的任何一个被使能成逻辑高电平时，产生逻辑高电平的预充电信号PCG。 [0071] 以下将参照图11来描述如上述配置的半导体存储器件的操作。在这个实例中，将包括访问第一存储体500的信息的读取命令RD<1>施加到半导体存储器件，且半导体存储器件将逻辑高电平的输出数据OUTDATA输出到全局线GIO。当将包括有访问第二存储体600的信息的读取命令RD<2>施加到半导体存储器件时，半导体存储器件将逻辑低电平的输出数据OUTDATA输出到全局线GIO。具有<1>的信号意味着它们是输入到第一存储体500或从第一存储体500中输出的信号，且具有<2>的信号意味着它们是输入到第二存储体600或从第二存储体600中输出的信号。 [0072] 当在时刻T21将包括有访问第一存储体500的信息的读取命令RD<1>施加到半导体存储器件时，第一使能信号EN<1>在时刻T22被使能成逻辑高电平。 [0073] 输入/输出读出放大器1在第一使能信号EN<1>被使能的时段期间，感测并反相放大分别经由局部线LIO和互补局部线LIOB传送的第一数据DIN<1>和第一反相的数据DINB<1>，并产生第一放大的数据ADIN<1>和第一反相放大的数据ADINB<1>。 [0074] 控制脉冲发生单元3与第一使能信号EN<1>被使能的时刻同步地产生第一控制脉冲CONP<1>。 [0075] 信号发生单元6在产生第一控制脉冲CONP时，反相缓冲并锁存具有逻辑低电平的第一放大的数据ADIN<1>，并产生逻辑低电平的第一上拉信号PU<1>。此外，信号发生单元6在产生第一控制脉冲CONP<1>时，反相缓冲并锁存逻辑高电平的第一反相放大的数据ADINB<1>，并产生逻辑高电平的第一下拉信号PD<1>。 [0076] 输出单元7接收逻辑低电平的第一上拉信号PU<1>和逻辑高电平的第一下拉信号PD<1>，并将逻辑高电平的输出数据OUTDATA输出到全局线GIO。 [0077] 当在时刻T23将包括有访问第二存储体600的信息的读取命令RD<2>施加到半导体存储器件时，由于第二列存储体信号CBA<2>被使能成逻辑高电平，预充电信号发生单元9产生逻辑高电平的第一预充电信号PCG<1>。 [0078] 信号发生单元6接收逻辑高电平的第一预充电信号PCG<1>，并将第一上拉信号PU<1>和第一下拉信号PD<1>转变成逻辑高电平。 [0079] 由于输出单元7接收逻辑高电平的第一上拉信号PU<1>和逻辑高电平的第一下拉驱动信号PD<1>，输出单元7不能将输出数据OUTDATA输出到全局线GIO。 [0080] 当在时刻T23将包括有访问第二存储体600的信息的读取命令RD<2>施加到半导体存储器件时，第二使能信号EN<2>在时刻T24被使能成逻辑高电平。 [0081] 通过感测并反相放大分别经由局部线LIO和互补局部线LIOB传送的第二数据DIN<2>和第二反相的数据DINB<2>，来产生第二放大的数据ADIN<2>和第二反相放大的数据ADINB<2>。 [0082] 与第二使能信号EN<2>被使能的时刻同步地产生第二控制脉冲CONP<2>。 [0083] 当第二控制脉冲CONP<2>产生时，反相缓冲并锁存逻辑高电平的第二放大的数据ADIN<2>，并产生逻辑高电平的第二上拉信号PU<2>。此外，当产生第二控制脉冲CONP<2>时，反相缓冲并锁存逻辑低电平的第二反相放大的数据ADINB<2>，并产生逻辑低电平的第二下拉信号PD<2>。 [0084] 第二存储体600的输出单元（未示出）接收逻辑高电平的第二上拉信号PU<2>和逻辑低电平的第二下拉信号PD<2>，并将逻辑低电平的输出数据OUTDATA输出到全局线GIO。 [0085] 上拉信号PU和下拉信号PD都处于逻辑高电平可以有效地禁止在输出单元中的输出晶体管（N沟道和P沟道器件都被关闭）。这种情况发生在对于存储体（例如，PCG<1>）的预充电信号处于逻辑高电平的时侯。由于经由将所有的其它的列存储体信号（除了参与的一个）作为输入的或非门来产生预充电信号，所以在对一个存储体寻址时，共享全局线的所有的其它的输出单元被禁止，使得不存在竞争。这是因为CBA<1>是对除了存储体1以外的所有其它存储体产生PGG信号的或非门的输入。 [0086] 从以上描述显然的是，在根据本发明的一个实施例的半导体存储器件中，由于经由共同连接到第一至第四存储体的全局线来输出数据，所以在各个存储体中设置预充电信号发生单元，以防止在全局线上的竞争。 |
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