반도체 장치, 이 장치를 갖는 반도체 회로, 상관연산장치,신호변환기,및신호처리시스템

반도체 장치, 이 장치를 갖는 반도체 회로, 상관 연산 장치, 신호 변환기 및 신호 처리 시스템

제1도는 본 발명에 따른 회로 구성의 예를 설명하는 개략적인 회로도.

제2도는 제1도에 도시한 회로의 구동 타이밍의 예를 설명하는 타이밍 차트.

제3도는 차동 입력/출력형 센스 증폭기의 예를 설명하는 회로도.

제4도는 차동 입력/출력형 센스 증폭기의 동작 예를 설명하는 타이밍 차트.

제5도는 본 발명에 의한 제2실시예의 구성을 도시한 회로 블록도.

제6도는 본 발명에 의한 제3실시예의 구성을 도시한 회로 블록도.

제7도는 제6도에 도시한 래치형 센스 증폭기가 온일 때의 동작의 예를 설명하는 타이밍 차트.

제8도는 상관 연산 동작 회로에 본 발명을 적용한 예를 설명하는 회로도.

제9도는 A/D 변환기에 본 발명을 적용한 예를 설명하는 회로도.

제10도는 움직임 검출 회로에 본 발명을 적용한 예를 설명하는 블록도.

제11a도는 이미지 처리를 수행하는 회로에 본 발명을 적용한 예를 설명하는 블록도.

제11b도는 제11a도에 광학 센서의 한 픽셀에 대한 회로 구성의 예를 설명하는 회로도.

제11c도는 이미지 처리의 산술 동작 내용의 예를 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 차동 입력/출력형 센스 증폭기 2 : 제1신호 전송 스위치

3 : 제2신호 전송 스위치 4 : 제1리세트 스위치

5 : 제2리세트 스위치 6 : 제3리세트 스위치

7 : 제1리세트 전압원 8 : 제2리세트 전압원

9 : 제2리세느 전원 10 : 제1입력 단자

11 : 제2입력 단자 12,14-19 : 제어 신호

13 : 전송 제어 신호

20-22, 126, 127, 128, 229, 230, 231 : 캐패시터

24 : 제1신호 리세트 스위치 25 : 신호 전송 스위치

26 : 반전 출력 단자 27 : 비반전 출력 단자

28 : 리세트 스위치 입력 블록

30, 72, 100, 101, 122, 222, 622, 625 : 인버터

31-33(Q ₁ -Q _n ) : 입력 신호 84 : 전원

102, 103 : 전송 게이트 121-A, 121-B, 121-C : 산술 동작 블록

141 : 수광부 143, 145, 147, 149 : 라인 메모리

144, 148 : 상관 연산 유닛 150 : 산술 동작 출력 유닛

151, 152 : 결합 캐패시터 수단 153 : 바이폴라 트랜지스터

154 : 캐패시터 수단 155 : 스위치 MOS 트랜지스터

160 : 이미지 데이터 센싱 유닛 161, 162 : 메모리

163 : 상관 연산 유닛 164 : 제어 유닛

165 : 가산 유닛 166 : 레지스터

167 : 비교 기억 유닛 223 : 비교기

V _B : 전압원

221-A, 221-B, 221-C : 다수결 산술 동작 회로 블록

50, 51, 55, 56, 57, 58, 70, 74, 76, 96 : NMOS 트랜지스터

600, 601, 604, 609, 610, 613, 620, 623, 626, 628 : NMOS 트랜지스터

52, 53, 54, 75, 77, 602, 603, 611, 612, 621, 624, 627, 629 : PMOS 트랜지스터

본 발명은 반도체 장치, 이를 구비한 회로 및 상관 연산장치, 신호 변환기 및 이 회로를 이용한 신호 처리 시스템에 관한 것으로, 특히 병렬 신호 처리를 행하는 반도체 장치 및 이를 사용한 회로, 상관 연산 장치, A/D(아날로그-디지탈)변환기 또는 D/A(디지탈-아날로그)변환기를 포함하는 신호 변환기, 및 이 회로를 사용한 신호 처리 시스템에 관한 것이다.

최근, 신호 처리 속도가 증가함에 따라, 대량의 데이터를 고속으로 처리할 수 있는 산술 동작 장치를 저 코스트로 실현하는 것이 중요하게 되었다. 이들 장치 중에서, 동화상의 움직임 검출에 사용되는 상관 장치, 고정밀 아날로그-디지탈 및 디지털-아날로그 변환기 등에 대해서 이러한 요구가 더 강하다.

스펙트럼 확산(SS) 통신 등의 기술은 경우에 따라서는 GHz 정도의 고속으로 다입력 신호 처리를 필요로 하기 때문에, 처리 속도 및 정밀도를 더 증가시키는 것에 더하여 대량의 데이터의 병렬 처리에 대한 요구가 더욱 강해지고 있다.

종래 이러한 기능을 반도체 집적 회로로 실현하는 경우에는 고속으로 산술 동작 처리하기 위해서, 복수의 반도체 칩을 사용하여 병렬 산술 동작을 달성했다.

그러나, 복수의 반도체 칩을 사용하게 되면 회로 면적이 증가되는 결과가 되기 때문에, 최신의 마이크로 패터닝 룰을 사용하여 회로를 1칩으로 실현하려는 시도가 행해졌다.

이러한 시도에도 불구하고, 종래의 회로 장치는 기본적으로 대형 회로 규모를 갖기 때문에, 최신의 마이크로 패터닝 룰을 사용하여도 꽤 큰 회로 규모를 필요로 하여, 단일 칩으로 회로 집적화하는 데 어려움이 따른다.

처리해야 할 신호의 비트 수가 증가하면 급격히 회로 규모가 증대해버리는 것으로 알려져 있다. 예를 들면, 회로 규모는 산술 동작 비트수의 2승에 비례하여 증대한다.

따라서, 비트 수의 증대와 동시에 장치의 제조 코스트가 증가하여, 장치는 바람직하지 않게 실제적으로 실현 불가능한 회로 규모를 갖는다. 예를 들면, 동화상의 압축/신장의 방식으로 제안되어 있는 MPEG2 방식의 움직임 벡터 검출은 아직 1칩화로 집적화되어 있지 않다.

본 발명은 상기한 상황을 고려하여 된 것으로, 본 발명의 목적은 병렬 처리를 달성할 수 있고, 데이터, 특히 대량의 데이터를 고정밀도 및 고속으로 처리할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 고속 산술 동작을 달성할 수 있는 저 코스트 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 산술 동작 처리에 필요한 비트 수가 증가하더라도 회로 규모가 극도로 증가하는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 저소비 전력으로 산술 동작 처리를 달성할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 캐패시터 수단의 일 단자들이 입력 신호의 정 또는 부 논리를 선택할 수 있는 제1스위치를 통해 다입력 단자들에 접속되며, 캐패시터 수단의 다른 단자들은 제2스위치 수단을 거쳐 차동 입력/출력형 센스 증폭기의 제1차동 입력 유닛에 공통으로 접속되며, 캐패시터의 공통으로 접속된 부분은 제3스위치를 통해 차동 입력/출력형 센스 증폭기의 제2차동 입력 유닛에 접속되며, 상기 제2차동 입력 유닛은 상기 제1차동 입력 유닛의 극성과 반대되는 극성을 갖는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상관 연산 장치, A/D 및 D/A 변환기들을 포함하는 신호 변환기 및 신호 처리 시스템 등의 반도체 장치를 갖는 회로를 제공하는 것이다.

본 발명에 따라서, 상이한 극성의 신호들과 차동 입력/출력형 센스 증폭기간 전위차를 이용하여, 고정밀 처리가 실현될 수 있다.

보다 상세히, 본 발명에 따라서, 입력 신호의 정/부 논리를 선택할 수 있는 제1스위치 수단은 다입력 단자들에 배열되며, 캐패시터 수단은 제1스위치 수단을 거쳐 접속되며, 캐패시터 수단 각각의 한 단자는 제2스위치 수단을 통해 차동 입력/출력형 센스 증폭기의 제1차동 입력 수단에 공통으로 접속되며, 또한 상기 공통 접속부는 제3스위치 수단을 통해 상기 차동 입력/출력형 센스 증폭기의 제2차동 입력 수단에 접속되며, 상기 제2차동 입력 수단은 제1차동 입력 수단의 구성을 반전하여 얻어진 극성을 가지며, 이에 의해서 입력 전위차에 따른 극성을 갖는 논리 진폭 차동 출력할 수 있는 반도체 장치를 실현하여, 상기 언급한 목적들을 달성할 수 있다.

상기 반도체 장치에 있어서, 상기 캐패시터 수단을 거쳐 상기 다입력 캐패시터 수단의 공통 접속부에 나타나는 정 및 부 논리의 신호 변화분(절대치는 동일하나 극성이 반전되어 있는)을 상기 제2 및 제3스위치 수단을 거쳐 상기 차동 입/출력 센스 증폭기의 상기 제1차동 입력과 상기 제2차동 입력단에 기입하여, 상기 차동 입/출력 증폭기를 온함으로써 고정밀, 고속으로 병렬 산술 동작 처리를 달성하여, 회로 규모의 축소 및 소비 전력을 저감시킨다.

고감도(sensitivity)가 얻어지기 때문에, 병렬 다입력 신호수를 (예를 들면 50내지 수백개의 입력수) 증기시킬 수 있어, 사이클당 병렬 처리 단(stage)수를 증가시킬 수 있고, 시스템 전체의 고속화를 실현할 수 있다.

반도체 회로는 상기 기술한 바와 같이 반도체 장치를 복수개 갖추어, 복수개 반도체 장치 중에서 제1상기 반도체 장치의 출력 및 또는 상기 반도체 장치 출력의 반전 출력을 제2반도체 장치에 입력하는 즉, 다수결(majority) 회로의 종속 접속에 의해서, 여러 기능의 산술 동작을 간단한 구성으로 실현하고 있다.

더욱이, 반도체 장치를 사용한 반도체 회로에 있어서, 상기 다입력 단자에 대응한 캐패시터 수단 중 최소의 용량을 C라 할 때, 공통 접속되는 캐패시터 수단의 용량들의 전체 용량값은 용량 C의 거의 기수배, 즉 정확하게 또는 대강 기수배로 설정되며, 복수단의 다수결 회로를 사용하므로, 소수의 단을 갖는 간단한 구성의 3비트 2진 회로들이 고밀도로 집적화된 집적 회로를 달성할 수 있다.

본 발명의 반도체 장치를 사용하여, 다입력 단자의 입력을 상관 산술 동작하는 상관 연산 장치, 반도체 장치에 아날로그 신호를 입력하여, 이 아날로그 신호에 대응한 디지털 신호를 출력하는 A/D 변환기 및 상기 반도체 장치에 디지털 신호를 입력하여 이 디지털 신호에 대응한 아날로그 신호를 출력하는 D/A 변환기 등의 신호 변환기, 산술 동작 장치 및 A/D 변환기 및 D/A 변환기 등의 신호 변환기 중 적어도 하나를 포함하는 신호 처리 시스템 및 등등을 실현할 수 있다. 본 발명에 따라서, 어떤 경우라도 정확한 신호 전달, 소형 회로 규모 및 고속 처리를 달성할 수 있고, 사용범위가 넓은 장치, 변환기 또는 신호 처리 시스템을 실현할 수 있다. 더욱이 이러한 시스템은 이미지 신호를 입력하는 이미지 입력 장치 및 정보를 기억하는 기억장치를 포함할 수 있으며, 따라서 시스템의 응용 범위를 더욱 확장할 수 있다.

[실시예 1]

제1도는 본 발명에 의한 실시예 1에 따른 회로도를 도시한 것이다. 제1도에 있어서, 차동 입력/출력 형식의 센스 증폭기(1)는 제1입력 단자(10)(+입력 단자) 및 제2입력 단자(11)(-입력 단자)를 갖는다. 물론, 제1입력 단자(10)를 -입력 단자, 제2입력 단자(11)를 +입력 단자로 하여도 된다. 증폭기(1)는 반전 출력 단자(26) 및 비반전 출력 단자(27)를 갖는다. 차동 입력/출력형 센스 증폭기(1)가 RS 플립 플롭형 래치 차동 센스 증폭기인 경우, 입력 및 출력 단을 공통으로 사용하기 때문에, 제1입력 단자(10)와 비반전 출력 단자(27)는 공통으로 접속되며, 제2입력 단자(11)와 반전 출력 단자(26)가 공통 접속으로 된다. 이 증폭기의 동작에 관하여는 제5도를 참조하여 후술한다. 차동 입력/출력형 센스 증폭기(1)는 제어 신호(S-ON)에 의해서 온/오프-제어된다.

한편, 입력에서의 n개의 병렬 다입력 신호(31, 32, ... , 33)를 입력 신호(Q ₁ 내지 Qn)로 한다. n개의 입력 신호는 각각 리세트 스위치 입력 블록(28)에 입력된다. 입력 신호(Q ₁ )를 예로 하여 리세트 스위치 입력 블록(28)의 동작을 설명한다. 입력 신호(Q ₁ )는 인버터(30)를 거쳐 논리적으로 반전되며, 이 반전된 신호는 제1신호 리세트 스위치(24)를 거쳐 캐패시터(C ₁ :20)에 입력되어, 제1신호 리세트 스위치(24)가 턴 온될 때, 캐패시터(C ₁ :20)의 입력단자(a)를 입력 신호(Q ₁ )에 논리적으로 리세트시킨다. 신호 리세트 스위치(24)는 신호(PRES:12)에 의해서 제어된다. 한편, 입력 신호(Q ₁ )는 인버터(30)을 거치지 않고 신호 전송 스위치 (25)을 통해, 캐패시터(C ₁ )전송된다. 신호 전송 스위치(25)는 전송 제어 신호(PT:13)에 의해서 제어된다.

입력 신호와, 캐패시터들의 공통 접속 단자의 플로팅 노드(b) 점에 나타나는 신호는 다음의 관계가 있음에 유의한다. 지금 n개의 입력신호를 Q ₁ -Qn, 및 각각의 리세트 스우치 입력 블록(28)에 접속된 입력 캐패시터를 C ₁ -Cn으로 하고, 리세트 스위치(24)가 온한 초기 상태로부터의 입력 신호(Q ₁ -Qn)에 의한 전위 변화량을 △V ₁ -△Vn, 플로팅 노드(b)의 전위 변화량을 △Vf로 하면, 플로팅 노드(b)의 전하의 총합은 신호 입력 전후에서 변화하지 않으며(전하 보전의 법칙), 다음의 식(1)로 표시된다.

단, C ₀ 은 플로팅 노드(b)의 기생 캐패시터(23)등이다.

상식을 변형하면, 다음의 식(2)와 같다.

즉, Cx로 가중된 각 단자의 전위 변화의 선형 합을 플로팅 노드(b)의 전위 변화로서 출력한다. 입력 신호(Q ₁ -Qn)은 아날로그 신호 또는 디지털 신호이어도 가능하다. 아날로그 신호의 경우, 각 단자의 입력의 크기를 가중시켜 검출하는 뉴론 소자로서 회로를 사용할 수도 있다. 또한 디지털 신호의 경우, 입력 신호 중 H 레벨 신호와 L 레벨 신호의 수를 비교하는 다수결 논리 회로를 구성할 수 있다. 제1리세트 스위치(4)는 플로팅 노드(b)를 제1리세트 전압원(7)의 전위로 리세트하기 위한 리세트 수단이며, 제어 신호(R:14)로 제어된다. 제2리세트 스위치(5)는 제2리세트 전압원(8)의 전위로 차동 입력/출력형 센스 증폭기(1)의 입력 단자(10)를 초기 리세트하기 위한 리세트 수단이며, 제어 신호(PR1)으로 제어된다. 제3리세트 스위치(6)는 제2리세트 전원(9)의 전압에 입력 단자(11)를 리세트하기 위한 리세트 수단으로서, 제어 신호(PR2)로 제어된다. 제1신호 전송 스위치(2)는 입력 산술 동작에 의한 플로팅 노드(b)의 결과를 차동 입력/출력형 센스 증폭기(1)의 입력 단자(10)로 전송하는 스위치로, 제어 신호(15:CN1)로 제어된다. 제2신호 전송 스위치(3)은 입력 산술 동작에 의한 플로팅 노드(b)의 결과를 차동 입력/출력형 센스 증폭기(1)의 입력 단자(11)에 전송하는 스위치로, 제어 신호(18:CN2)로 제어된다.

제2도는 제1도에 도시한 본 실시예의 회로의 동작 타이밍 설명도이다. 제2도를 사용하여 본 실시예의 동작을 설명한다.

입력 단자에 인가된 신호의 논리는 인버터(30)를 통하여 반전한 상태에서, 제어 신호(12:PRES)가 온 상태로 되어 있기 때문에, 신호 리세트 스위치(24)를 통하여 n개의 캐패시터(C ₁ , C ₂ , ... , Cn)의 입력 단자(a)는 n개의 입력 신호(Q ₁ , Q ₂ , ... , Qn)의 반전 논리 전위(Q ₁ ;반전, Q ₂ ;반전, ... , Qn;반전) 값으로 리세트된다. 이 때 거의 동시에 제어 신호(14;R)에 의해 제1리세트 스위치(4)가 온하여, 캐패시터의 공통 단자인 플로팅 노드(b)가 제1리세트 전위(7)로 리세트 된다. 또한 제어 신호(PR1, PR2)에 의해 제2 및 제3리세트 스위치(5,6)가 온되어, 차동 입력/출력형 센스 증폭기의 입력 단자(10, 11)가 각각 제2 및 제3리세트 전위(8 및 9)로 리세트 된다. 이들 리세트 전위(7, 8 및 9)는 전원 전압이 5V 시스템인 경우, 이의 반인 2.5V를 사용하는 것이 좋다. 그러나, 리세트 전위는 이들로 제한되는 것이 아니며 다른 전압이어도 좋다. 제1리세트 전위(7)는 제2 및 제3리세트 전위(8 및 9)와 항상 동일 전압일 필요 없이 서로 다르게 되어 있을 수도 있다. 어떤 경우에, 제2리세트 전위(8)와 제3리세트 전위(9)는 차동 입력/출력형 센스 증폭기(1)의 입력 오프셋 전압에 대응하는 전압만큼 역방향으로 오프셋되어 차동 입력/출력형 센스 증폭기(1)의 오프셋분을 상쇄하는 DC 전위로 되어 있는 경우도 있다.

이와 같이 하여, 각 캐패시터의 양단 및 차동 입력/출력형 센스 증폭기(1)의 양단을 리세트하는 기간을 제2도에서 초기 리세트 기간으로 한다. 각 노드가 리세트 전위에 도달한 시점에서, 리세트 스위치(24, 4, 5, 6)은 오프하고, 각 캐패시터의 양단 및 차동 입력/출력형 센스 증폭기(1)의 전위는 리세트 전위로 유지된다.

신호 전송 펄스(PT)가 온될 때, 신호 전송 스위치(25)가 턴 온하여, n개의 캐패시터(C ₁ , C ₂ , ... , Cn)으로 비반전 신호(Q ₁ , Q ₂ , ... ,Qn)이 일괄 전송된다. 전원 전압이 5V 시스템이며, 입력 신호가 L 레벨에서 0V, H 레벨에서 5V(=전원 전압)의 2진 신호로 하면, 초기의 리세트 전위와 입력 신호간의 차전압은 이 때에 신호 변화분으로서 최대 5V까지 얻을 수 있어, 전원 전압과 동등한 전위 변화를 얻을 수 있다. 따라서, 플로팅 노드(b)의 전위 변화분은 식(2)에 응하여 증가된다. 이 때의 플로팅 노드(b)의 전위 변화는 다음의 식(3)과 같이 된다.

상기 식에서 △Vx값은 -5V(5V 리세트 전위→입력 신호가 0V일 때) 또는 +5V(0V 리세트 전위→입력 신호가 5V일 때)이며, C ₀ 는 플로팅 점(b)의 기생 용량 등이다.

다음에, 제어 신호(15;CN1)가 온으로 되어 있으므로, 입력 신호의 변화시 플로팅 노드(b)의 전위 변동(△V _f )(비반전)은 제1신호 전송 스위치(2)를 통하여 차동 입력/출력형 센스 증폭기(1)의 입력 단자(10)로 전송된다. 입력 단자(10)의 전위가 제2리세트 전위(8)보다 △V _f (비반전)만큼만 변화한 때, 제어 신호(CN1)을 오프하여, 그 값을 유지한다. 제2도에는 이 기간이 비반전 신호 전송 신호 기간에 상응한다.

캐패시터의 공통 단자인 플로팅 노드(b)를 제어 신호(R)에 의해 제1리세트 스위치(4)를 통하여 다시 제1리세트 전위(7)로 리세트시킨다. 제2도에서 이 기간은 플로팅 리세트 기간이다.

이 때, n개의 캐패시터(C ₁ , C ₂ , ... , Cn)의 입력 단자(a)는 입력 신호의 비반전 논리, 즉 비반전 신호(Q ₁ , Q ₂ , ... , Qn)에 의해서 리세트된다. 이 상태에서, 제어 신호(12;PRES)를 온함에 의해서, 제1신호 리세트 스위치(24)를 온하여, 입력 단자(a)는 인버터(30)을 통하여 입력 신호(Q ₁ , Q ₂ , ... , Qn)의 반전 논리 전위(Q ₁ ;반전, Q ₂ ;반전, ... , Qn;반전)의 값으로 다시 리세트 된다. 이렇게 하여 신호의 반전 논리를 입력 신호로서 캐패시터(C ₁ , C ₂ , ... , Cn)으로 전송하여, 플로팅 노드(b)의 전위 변화를 얻는다. 이 때의 플로팅 노드(b)의 전위 변화분(△V _f )(반전)은 식(2)으로부터 다음의 식(4)를 얻는다.

제어 신호(CN2)이 온이므로, 플로팅 노드(b)의 전위의 신호 전위 변동(△V _f )은 제2신호 전송 스위치(3)를 통하여 차동 입력/출력형 센스 증폭기(1)의 입력 단자(11)로 전송된다. 제3리세트 전위(9)보다 △V _f (반전)만큼 단자(11)의 전위가 변화한 때, 제어 신호(CN2)가 오프되어, 그 값을 유지한다. 제2도에 이 기간은 반전 신호 전송 기간이다.

반전 신호 전송 기간이 종료한 시점에서, 차동 입력/출력형 센스 증폭기(1)의 입력 단자(10, 11)에는 식(3) 및 식(4)에서 나타낸 리세트 전위로부터의 변화분이 유지되어 있다. 리세트 전위를 포함하여 입력 단자(10, 11)에 유지되어 있는 전위(V _IN10 , V _IN11 )은 다음의 식(5) 및 식(6)으로 각각 주어진다.

여기서 V _RESET8 는 제2리세트 전위(8)에 의해서 결정된 리세트 전위이다.

여기서 V _RESET9 는 제3리세트 전위(9)에 의해서 결정된 리세트 전위이다.

V _RESET8= V _RESET9 라고 하면, 차동 입력/출력형 센스 증폭기(1)의 차등 입력 전위차(△V _IN )은 다음의 식(7),(8)로 주어진다.

상기 식(8)은 선형 합의 동일 절대치를 갖고, 반대 +/- 부호(-△V _X = -△V _X (반전))를 갖기 때문데, 식(7)은 다음과 같이 수정될 수 있다.

이와같이, 전원 전압이 예를 들면, 5V 시스템인 경우, 식(9)의 △V _X 는 최대로 5V가 된다. 비반전 논리 신호 전송에 의한 입력 단자(10)의 신호 변화 (△V _X ) (비반전)과 반전 논리 신호 전송에 의한 입력 단자 (11)의 신호 변화 (△V _X )(반전)은 차동 입력/출력형 센스 증폭기(1)의 차동 입령에 의해 수신되므로, 이들은 식 (9)에 표시한 바와 같이, 일측의 신호 변화의 2배로 된다. 이와 같이 캐패시터 산술 동작의 결과에 의해, 리세트 전위로부터의 전위 변화를 식(9)에 표시한 바와 같이, 차동입력/출력형 센스 증폭기(1)의 앞에서 증가시킬 수 있어, 차동 입력/출력형 센스 증폭기(1)를 정밀하고 고속으로 처리할 수 있다.

다음에 식(9)에 나타난 차동 입력 전위차(△V _X )를 차동 입력 단자에 유지한 상태에서 센스 증폭기(1)을 제어 신호(19;S-ON)로 온시킨다. 이 동작으로 큰 차동 입력 전위차(△V _X ) 수신시, 차동 입력/출력형 센스 증폭기(1)가 인에이블되고, 병렬로 산술 동작의 결과를 고정밀 및 고속으로 판정하여, 비반전 출력(OUT;27)과 반전출력(OUT;26)을 차동 출력으로서 다음 단으로 보낸다.

차동 칩력/출력현 센스 증폭기(1)의 이득을 높게 취함으로써, 처리할 병렬 신호 수를 증가(50 내지 수백)시킬 수 있어, 처리 시스템 전체의 산술 동작 속도가 향상된다.

제3도에 차동 입력/출력형 센스 증폭기(1)의 일 구성예를 도시하였다. 제1도와 동일 부호의 것은 동일 기능을 갖는 것이므로, 상세한 설명은 생략한다. 제3도에 있어서, 제1도의 실시예에서 설명한 바와 같이, 초기 리세트 기간로부터 반전 신호 전송 기간까지의 과정을 거쳐, 식(8)에 표시한 차동 전위가 차동 입력/출력형 센스 증폭기(1)의 +입력 단자(11)와 -입력 단자(11)간에 유지되어 있다.

제3도에 있어서, +입력 단자(10)의 전압은 NMOS 트랜지스터(600)의 게이트에 인가되며, -입력 단자(11)의 전압은 NMOS 트랜지스터(601)의 게이트에 인가된다. NMOS 트랜지스터(600 및 601)는 공통 소스 단자를 갖는 차동 쌍으로 되어, 이 소스 단자에는 정전류 동작을 하는 NMOS 트랜지스터(604)의 소스는 GND 전위에 접속되고, 게이트는 NMOS 트랜지스터(613)의 게이트에 공통 접속되어 있다. 공통 접속된 게이트는 재어 신호(19-S-ON)에 접속되어 있다. 제어 신호(19; S-ON)가 액티브로 될 때, 정전류원용 NMOS 트랜지스터(604 및 613)이 온하여, 정전류원으로서 작용하며, NMOS 트랜지스터(604)의 드레인에는 NMOS 트랜지스터(600,601)의 공통 소스 단자가 접속되어 있다.

차동 쌍, 즉 NMOS 트랜지스터(600,601)가 온한다. 이 상태에서, 능동 부하, 즉 NMOS 트랜지스터(600)의 드레인에 게이트-드레인 경로가 접속되어 있는 PMOS 트랜지스터(602) 및 NMOS 트랜지스터(601)의 드레인에 드레인이 접속되어 있는 PMOS 트랜지스터(603)가 동작을 개시한다. PMOS 트래지스터(602)의 소스는 전원(V _dd ;84)에 접속되며, 게이트는 드레인과 쇼트되어, 게이트-드레인 경로가 NMOS 트랜지스터(600)의 드레인 및 PMOS 트랜지스터(603)의 게이트에 접속되며, 출력으로서 다음 단의 차동 쌍의 한 트랜시스터인 NMOS 트랜지스터(609)의 게이트에 접속된다.

PMOS 트랜지스터(603)의 소스는 전원(V ^dd ;84)에 접속되고, 드레인은 NMOS 트랜지스터(601)의 드레인에 접속된다. 이들 두 드레인간 접점은 출력으로서 다음 단의 차동 쌍의 다른 트랜지스터인 NMOS 트랜지스터(610)의 게이트에 접속된다.

NMOS 트랜지스터(609 및 610)은 소스 공통 접속의 차동 쌍으로 되어 NMOS 트랜지스터(613)의 드레인에 접속되어 있다. NMOS 트랜지스터(609 및 610)의 드레인은 능동 부하로 되는 PMOS 트랜지스터(611 및 612)의 드레인에 접속되어 있다. PMOS 트랜지스터(611 및 612)의 소스는 전원(V _dd ;84)에 접속되고, 게이트는 공통으로 전압원(V _B )에 접속되어 있다. 전압원(V _B )은 제어 신호(S-ON)에 동기하여, PMOS 트랜지스터(611 및 612)를 온/오프시키는 전압을 공급한다. 즉, 제어 신호(S-ON)가 논리적으로 액티브일 때, 정전류원용 NMOS 트랜지스터(604, 613)이 온하고, 이 동작에 동기하여 전압원(V _B )은 PMOS 트랜지스터(611, 612)를 오프로부터 온으로 절환하는 전압을 발생한다. 결국, PMOS 트랜지스터(611, 612)가 온하여, 정전류원의 능동 부하로서 기능한다.

제2도에 도시한 센스 증폭기 온 기간에, 제어 신호(S-ON)는 액티브로 되어, 입력단 NMOS 차동 쌍(600, 601)과 액티브 PMOS 부하(602, 603)로 구성된 초기 차동 증폭기를 형성하고, 입력단 NMOS 차동 쌍(609, 610)과 정전류원 PMOS 부하(611, 612)로 구성된 다음단 차동 쌍을 형성하여, 이에 따라 차동 입력/출력형 센스 증폭기(1)의 블록이 턴 온된다. 이 상태에서, +입력 단자(10)과 -입력 단자(11)간 차 전압(△V _IN )이 2개의 차동 CMOS 증폭기에 의해서 증폭되어, 다음단 차동 쌍(609, 610)의 드레인에 차동 출력으로서 대진폭으로 증폭되어 나타난다. 이어서, NMOS 트랜지스터(610)에 접속되어 있는 NMOS 트랜지스터(620)과 PMOS 트랜지스터(621)로 구성된 전송 게이트(102), 및 NMOS 트랜지스터(609)의 드레인에 접속되어 있는 NMOS 트랜지스터(623)과 PMOS 트랜지스터(624)로 구성된 전송 게이트(103)는 제어신호(ST)가 온하는 하이 레벨로 될 때, NMOS 트랜지스터(620, 623)이 온되고, PMOS 트랜지스터(621, 624)은 인버터(622 및 625)을 거쳐 게치트를 L로 함으로써 온된다.

이 결과, 제2차동 CMOS 증폭기에 의해 얻어진 차동 출력으로서의 전압을 전송 게이트(102, 103)에 공급할 때, 다음단의 NMOS 트랜지스터(626) 및 PMOS 트랜지스터(627)로 구성된 인버터(100)는 비반전 출력을 출력하며, 다음단의 NMOS 트랜지스터(628)와 PMOS 트랜지스터(629)로 구성된 인버터(101)는 반전 출력을 출력한다. 이 시점에서, 제어 신호(S-ON)의 턴 오프 동작과 동시에, 전송 게이트(102, 103)을 오프한다. 이것에 의해 산술 동작 사이클이 종료된다.

전송 게이트(102, 103)가 온으로 되어도, 게이트 전압은 유지된 상태로 되어, 출력은 다음의 산술 동작 사이클까지 전회의 출력 상태를 유지한 그대로 있다. 이 상태에서, 신호는 다음단에 전송되며, 차동 입력/출력형 센스 증폭기(1)은 다음 사이클에서의 처리를 대기한다. 제4도는 S-ON, V _B , 및 ST의 타임 차트를 나타낸 것이다. 제4도는 제2도의 반전 신호 전송 기간으로부터 다음의 초기 리세트 기간까지의 동작을 나타내고, 센스 증폭기(1)을 동작시키는 제어 신호(S-ON)과, 이 신호와 동기한 반전 전압원(V _B )과, 센스 증폭기(1)의 출력부의 전송 게이트(102, 103)을 제어하는 제어 신호(ST)와의 타이밍 관계를 나타내고 있다. 제어 신호(ST)가 하이 레벨에서 로우 레벨로 변화하여도, 출력은 출력 상태를 계속 유지한다.

[실시예 2]

본 발명에 의한 실시예 2에 대해서 제5도에 도시한 도면을 참조하여 설명한다. 제1도와 동일 부호의 것은 동일한 기능을 갖는 것으로서 설명은 생략한다. 본 실시예에서 차동 입력/출력형 센스 증폭기(1)는 래치형 센스 증폭기이다. 제1도에서 입력 단자(10)는 그대로 출력 신호(OUT;27)로 되어, 다음 단으로 보내진다. 마찬가지로 제1도의 입력 단자(11)는 그대로 출력 신호(OUT(반전);26)으로 되어, 출력 신호(OUT)의 반전 논리를 다음단으로 보낸다.

제2도를 사용하여 동작을 설명하면, 초기 리세트 기간부터 반전 신호 전송 기간까지 동작은 실시예 1과 동일한 동작으로, 제5도의 입력/출력 단자(10 및 11)에서는 하기의 식(10)에 표시되어 있는 차전압이 발생된다.

차동 입력/출력형 센스 증폭기는 인버터(31, 32)에 의해 구성된 RS 래치로 되어, 래치형 센스 증폭기(1)는 제어 신호(S-ON)에 의해서 온/오프 제어된다.

현재, 제2도에 도시한 반전 신호 전송 기간 종료후, 래치형 센스 증폭기(1)의 입력 단자(10)와 (11)간의 전위 관계는 V _IN10 V _IN11 이며, 또한

이다.

이어서, 식(11)은 V _RESET8 =V _RESET9 에 대해서 다음의 식(12) 또는 식(13)으로 다시 쓸 수 있다.

이다.

상기 식(12), 식(13)의 전위를 입력 단자(10) 및 (11)에 유지한 상태에서, 제어 신호(S-ON)를 하이 레벨로 하여, 래치형 센스 증폭기(1)가 온될 때, 리세트 전위보다 높은 전위 V _IN10 을 갖는 입력 단자(10)은 래치형 센스 증폭기(1)의 정귀환 효과에 의해, 보다 높은 전위로 이동하고, 최종적으로 전원 전압(Vdd)에서 안정하게 된다.

한편, 리세트 전위보다 낮은 전위 V _IN11 을 갖는 입력 단자(11)는 동일하게 정귀환 작용에 의해서, 보다 낮은 전위로 이동하여 최종적으로는 GND 전위에서 안정하게 된다. 마찬가지로 V _IN10 V _IN11 의 경우 입력 단자(10)은 최종적으로 GND 전위로 안정하게 되며, 입력 단자(11)은 최종적으로 전원 전압(Vdd)로 안정하게 된다. 이와 같이 하여, 래치형 센스 증폭기(1)을 온시키기 전에, 차동 입력 단자에 큰 전위차를 갖게 하였을 때, 정확하고 고속인 산술 동작을 실현할 수 있다. 래치형 센스 증폭기(1)의 감도를 높이면, 다입력(예를 들면 50 내지 수백개의 입력수)의 산술 동작이 가능하게 되어, 병렬 산술 동작 수의 향상으로 되어, 신호 처리 시스템의 산술 동작 속도가 고속화된다. 본 실시예에 의한 래치형 센스 증폭기의 경우, 이 자신이 데이터 기억 능력을 갖고, 다음 산술 동작까지 데이터를 유지할 수 있다. 이 때문에 병렬 산술 동작 처리수가 증가하고, 접속 배선의 지연등에 의해서, 다음 단으로 전송될 신호는 서로간에 상대적으로 지연이 생겨, 크로스 토크에 의해 신호에 잡음이 혼입하여도, 래치형 센스 증폭기의 출력은 결국 산술 동작 기본 클럭에 따라 정확한 신호 전송을 실현할 수 있어, 고정밀 병렬 산술 동작 처리를 행하는 것이다.

래치형 센스 증폭기의 입력 단자(10 및 11)은 산술 동작 결과(OUT)과 산술 동작 결과(OUT)의 반전 논리 출력을 다음단으로 전송할 수 있다. 이러한 이유로, 이들 출력은 차동 출력으로서, 다음단으로 전송될 수 있다. 다음 처리 시스템이 제1도 내지 제5도에 도시한 다입력 단자를 갖는 경우, 이들 신호들이 반대되는 논리 레벨들을 갖기 때문에, 다음 처리에 있어서 리세트 스위치 블록(28) 내의 인버터(30)을 사용함이 없이도, 출력 신호(OUT;27), 및 반전 신호(OUT;26)는 입력 산술 동작 캐패시터에 접속되어 있는 입력 신호 스위치(25) 및 (24)에 직접적으로 신호를 접속할 수 있게 되어, 회로의 간소화 구성 및 소비 전력을 저감할 수 있다.

[실시예 3]

본 발명에 따른 제3실시예에 대해서, 제6도에 도시한 도면을 참조하여 설명한다. 제6도에 있어서 동일 참조 부호는 제5도의 동일 기능을 갖는 부분을 나타내며, 이에 대한 상세한 설명은 생략한다. 이 실시예의 회로 동작에 대해서 제2도를 참조하여 설명하나, 센스 증폭기 온 기간 동안의 상세한 타이밍은 제7도를 참조하여 독립적으로 설명할 것이다.

제6도에 있어서, 각각의 리세트 스위치 입력 블록(28)에 있어서, 제5도의 제1신호 리세트 스위치(24)는 NMOS 트랜지스터(74), PMOS 트랜지스터(75), 및 인버터(72)로 구성되어, 신호 리세트 스위치용 전송 게이트가 된다. 제어 신호(PRES;12)가 H일 때 스위치(24)가 온하여, 입력 신호(Q ₁ )의 반전 논리에서 캐패시터(C ₁ )의 입력 단자(a)를 리세트한다.

리세트 스위치 입력 블록(28)에 있어서, 제5도의 신호 전송 스위치(25)는 제6도에 있어서, NMOS 트랜지스터(76), PMOS 트랜지스터(77), 인버터(30)로 구성되는 신호 전송용 전송 게이트로 된다. 제어 신호(PT;13)가 H일 때 스위치(25)가 온하여, 캐패시터(C ₁ )의 입력 단자(a)에 입력 신호(Q ₁ )의 비반전 논리를 기입한다. 한편, 제5도에 있어서 제1리세트 스위치(4), 제2리세트 스위치(5), 제3리세트 스위치(6), 비반전 논리 신호 전송 스위치(2) 및 반전 논리 신호 스위치(3)은 각각 NMOS 트랜지스터(70), NMOS 트랜지스터(56), NMOS 트랜지스터(57), NMOS 트랜지스터(58), NMOS 트랜지스터(96)에 대응한다. 리세트 전위(83)은 각 노드를 대응하는 스위치가 온한 때의 수렴하는 목표 전위로, 이 경우, 제1, 제2, 및 제3리세트 스위치에는 동일한 리세트 전위(83)가 부여되어 있다.

본 실시예의 동작을 설명하는 타이밍 차트 제2도에 있어서, 초기 리세트 기간으로부터 반전 신호 전송 기간까지 대응하는 스위치가 턴 온/오프하여, 입력 단자의 노드(10 및 11)에 다음의 식(14)로 주어지는 전위차를 갖는다.

여기서 노드로서의 입력 단자(10) 및 (11)간의 전위 관계가 V _IN10 V _IN11 일 때, 리세트 전위(83)을 V _RESET83 로 하면, 전위(V _IN10 및 V _IN11 )는 각각 다음의 식(15) 및 식(16)으로 주어진다.

상기 식(15) 및 식(16)에 의해서 주어진 전위에 노드 입력 단자(10, 11)가 유지된 상태로 있다.

이 상태에서 제7도에 도시한 바와 같이, 센스 증폭기 온 기간 동안, 신호(EV)를 턴 온으로 하여, NMOS 트랜지스터(55)을 온 상태로 한다. 이 때 공통 소스를 갖는 NMOS 트랜지스터(50 및 51)이 차동 NMOS 래치로 동작한다. 이 경우에, NMOS 트랜지스터(50)가 턴 온되고, NMOS 트랜지스터(50)이 턴 오프되기 때문에, 이들 트랜지스터는 입력 단자(11) 상에 축적된 전하들을 배수(drain)하고, 높은 전위인 입력 단자(10)(NMOS 트랜지스터(51)의 드레인과 NMOS 트랜지스터(51)의 게이트간 노드)의 전위를 유지한 상태에서, 낮은 전위인 입력 단자(11)(NMOS 트랜지스터(51)의 드레인과 NMOS 트랜지스터(50)의 게이트간 노드)을 정귀환 효과에 의해, GND전위로 드리프트한다. 이러한 방식으로 하여, 초기의 전위차 이상으로 큰 전위차가 입력 단자(10)과 (11)간에 발생한 시점에서, 제어 신호(LT;79)을 H로부터 L로 변경하여, PMOS 트랜지스터(54)를 턴 온한다. PMOS 트랜지스터(54)의 소스는 전원(Vdd;84)에 접속되어 있어, PMOS 트랜지스터(54)가 온될 때, 공통 소스 단자를 갖는 PMOS 트랜지스터(52 및 53)이 차동 PMOS 래치로서 동작하여, 결국, NMOS 래치 및 PMOS 래치가 완전 온하기 때문에, 정귀환 효과에 의해서, 낮은 전위인 입력 단자(11)(NMOS 트랜지스터(53)의 드레인과, NMOS 트랜지스터(52)의 게이트간 노드)의 전위는 급격히 GND 전위로 향하고, 입력 단자(10)(NMOS 트랜지스터(50)의 드레인과 NMOS 트랜지스터(51)의 게이트간 노드)의 전위는 입력 단자(11)의 전위가 GND 전위로 급속히 낮아지므로, 정귀환 효과에 의해 전원 전압(84)을 향한다. 이와 같이 하여, 입력 단자(10)는 논리 H로, 입력 단자(11)은 L로 래치된다.

노드(10)으로부터의 출력 신호(OUT;27)와 노드(11)로부터의 출력 신호(OUT(반전);26)는 각각 차동 출력으로 다음단으로 보내진다.

입력 단자(10)와 (11)간의 전위 관계가 V _IN10 V _IN11 일 때에는 동일 형태의 정귀환 동작에 의해, 입력 단자(10)은 논리 L로, 입력 단자(11)은 논리 H로 래치된다.

이와 같이 하여, 래치형 센스 증폭기의 신호 입력 단자에, 큰 전위차를 갖는 차동 신호가 입력되어 있으면, 고정밀도 내지 고속 처리가 가능하다.

래치형 센스 증폭기의 정귀한 이득을 높임으로써, 다입력 산술 동작(예를 들면 50 내지 수백개의 입력수)이 가능하게 되어, 병렬 산술 동작 처리수의 향상 및 처리 시스템의 산술 동작 속도가 고속화 된다.

래치형 센스 증폭기 자신은 데이터 기억 능력을 갖고 있고, 다음 산술 동작까지 데이터를 유지할 수 있다. 이 때문에, 병렬 산술 동작 처리수가 증가하고, 접속 배선의 지연에 기인하여, 다음단으로 전송될 신호 서로간에 상대적 지연이 발생하며, 또는 크로스 토크에 기인하여 신호에 잡음이 혼입될 때, 래치형 센스 증폭기의 출력은 래치 상태에 의해, 결과로서 산술 동작 기본 클록에 따라 정확한 신호 전송을 실현하여, 고정밀 병렬 산술 동작 처리를 행하는 것이다.

래치형 센스 증폭기의 입력 단자(10 및 11)는 산술 동작 결과(OUT;27)와 산술 동작 결과(OUT;26)의 반전 논리 출력을 다음단으로 전송할 수 있다. 이 때문에, 양 출력은 차동 출력으로서 다음 단으로 전송될 수 있다. 이 때문에, 다음 처리에 있어서, 다음단의 리세트 스위치 블록(28)내의 인버터(30)를 사용하지 않고 신호 리세트 스위치용 전송 게이트의 입력단(NMOS 트랜지스터(74)의 소스와 PMOS 트랜지스터(75)의 소스간 노드)과 신호 전송용 전송 게이트의 입력 단자(NMOS 트랜지스터(76)의 소스와 PMOS 트랜지스터(77)의 소스간 노드)에 직접 출력 신호(OUT(반전);26) 및 반전된 신호(OUT;27)를 입력할 수 있으므로, 회로의 간소화 구성, 소비 전력의 저감, 처리 속도의 향상을 달성할 수 있다.

[실시예 4]

상기 반도체 장치를 사용하여, 상관 산술 동작 회로에 적용한 예를 실시예 4로서, 제8도를 참조하면서 설명한다. 제8도에 있어서, 상관 산술 동작 회로는 각각이 7개의 입력 단자를 갖는 다수결 산술 동작 회로 블록(221-A, 221-B, 및 221-C), 인버터(222), 및 입력 단자(232) 신호와 대응하는 상관 계수(233)를 비교하는 비교기(223)이다. 다수결 산술 동작 회로 블록(221-B 및 221-C)의 입력 단자(224 및 225)는 다수결 산술 동작 회로 블록(221-A)에 입력되는 7개의 입력 신호와 동일한 신호를 받는다. 입력 단자(226, 227, 및 228)은 전단의 다수결 산술 동작 회로 블록으로부터 출력 신호를 받는다. 캐패시터(229, 230, 231)는 입력 단자(226, 227, 및 228)에 접속되며, 각각은 (통상의 입력 단자에 접속된 캐패시터를 C라 할 때) 용량값(4C, 2C, 4C)을 갖는다.

제8도에 있어서, 입력 신호는 대응하는 상관 계수(233)와 함께 비교기(223)에 입력된다. 입력 신호와 상관 계수(233)가 일치하면, 각각의 비교기(223)는 하이 레벨 신호를 출력하며; 그렇지 않으면, 로우 레벨 신호를 출력한다. 비교기(223)의 출력은 다수결 산술 동작 회로 블록(221-A 내지 221-C)에 입력된다. 예를 들면, 비교기(223)로부터의 출력들이 7-입력 다수결 산술 동작 회로 블록(221-A)에 입력될 때, 만약 하이 레벨의 수가 과반수이면, 즉 7입력 중 4입력 이상이 하이 레벨인 경우, 다수결 산술 동작 회로 블록(221-A)로부터 하이 레벨이 출력된다. 이 출력 상태를 표 1의 도표의 컬럼 S3에 도시하였다.

마찬가지로, 예를 들면, 7개 입력의 입력 단자(224)와 4입력과 등가인 용량 4C를 갖는 입력 단자(226)의 모두 11개 입력을 갖는 다수결 산술 동작 회로 블록(221-B)에서는 6입력 이상이 하이 레벨 신호인 경우에 하이 레벨을 출력한다. 이 출력 상태를 표 1의 도표의 컬럼 S2에 도시하였다. 한편, 7입력의 입력 단자(225), 4입력과 등가인 용량 4C를 갖는 입력 단자(228), 및 2입력과 등가인 용량 2C를 갖는 입력 단자(227)의 모두 13 입력의 다수결 산술 동작 회로 블록(221-C)에서는 7입력 이상이 하이 레벨인 경우에 하이 레벨이 출력된다. 이 출력 상태를 표 1의 컬럼 S1에 나타내었다.

보다 구체적으로 설명하면, 7입력의 다수결 산술 동작 회로 블록의 출력값을 입력 신호의 하이 레벨의 수 단위로 표시하면, 컬럼 S3과 같이 된다. 다음에, 제8도에 도시한 바와 같이, 7입력의 다수결 산술 동작 회로 블록(221-A)의 출력을 인버터(222)에서 반전하여, 다수결 산술 동작 회로 블록(221-B)의 가중 입력 단자(226)에 인가한다. 다수결 산술 동작 회로 블록(221-B)은 11개의 C가 공통 접속되어, 그 중 4개의 출력에는 가중 입력 단자로부터 신호가 인가되고, 다른 7개의 단자에는 다수결 산술 동작 회로 블록(221-A)에 입력된 것과 동일한 신호가 인가되는 11 입력 다수결 동작 회로가 된다. 예를 들면, 7 입력 중 4 입력 이상이 하이 레벨인 경우, 먼저 서술한 바와 같이 가중 입력 단자에는 로우 레벨 신호가 인가된다. 더욱이 가중 입력 단자 이외의 입력 단자에 가해지는 7개 입력 중 6입력 이상이 하이 레벨 신호인 경우, 모두 11 입력 다수결 산술 동작 회로는 과반수인 것으로 판정을 내려 하이 레벨 신호를 출력한다. 7 입력 중 4 입력 이상 5입력이 하이 레벨 신호인 경우, 과반수에 도달하지 않아 로우 레벨을 출력한다. 한 편, 7 입력 중 3 입력 이상이 하이 레벨 신호인 경우에는 가중 입력 단자(226)에 하이 레벨 신호가 인가된다. 7 입력 중 2 입력 이상 및 3 입력 이하 출력이 하이 레벨 신호인 경우는 4+2 또는 4+3은 6 이상이므로, 과반수로 판정되어 하이 레벨 신호가 출력된다. 한편, 1 입력 이하가 하이 레벨 신호인 경우, 4+0 또는 4+1은 6 이하이므로, 로우 레벨 신호가 출력된다. 표 1의 컬럼 S2는 다수결 산술 동작 회로 블록(221-B)의 출력값을 하이 레벨 신호 수의 단위로 표시한 것이다.

또한, 다수결 산술 동작 회로 블록(221-A 및 221-B)의 출력 신호를 반전한 신호가 각각 4배의 용량치(4C) 및 2배의 용량치(2C)를 갖는 2개의 가중 입력 단자(228 및 227)에 인가될 때, 다수결 산술 동작 회로(221-C)가 동작하여 표 1의 컬럼 S1에 나타낸 출력 결과를 얻는다. 본 회로 구성에 의해서, 표 1에 도시한 바와 같이, 복수 입력 신호의 상관 계수와 일치하고 있는 신호 수를 3개 디지트의 2진수로 변환하여 2진 값을 출력할 수 있다.

[실시예 5]

실시예 5에 관해서, 제9도 및 표 2를 참조하여 설명한다. 본 실시예는 본 발명을 사용한 3비트 정밀 아날로그 디지털 변환기(이하, A/D 변환기라 함)이다. 제9도에서 도시한 A/D 변환기는 1입력, 2입력, 3입력의 산술 동작 회로 블록(121-A, 121-B, 121-C), 및 인버터(122)를 포함한다. 입력 단자(123, 124, 125)는 전단의 산술 동작 회로 블록으로부터의 출력 신호를 받는다. 캐패시터(126, 127, 128)은 입력 단자(123, 124, 125)에 접속되며, (통상의 입력 단자에 접속된 캐패시터를 C라 할 때) 각각 용량치(C/2, C/2, 및 C/4)를 갖는다. 아날로그 입력 단자(129) 및 세트 입력 단자(130)는 용량치(C/4, C/8)를 갖는 캐패시터(131 및 132)에 각각 접속된다. 각각의 블록은 디지털 출력 단자(S2, S2, S3)를 갖는다.

본 실시예에 있어서, 5V 시스템 전원을 사용한 경우에 관해서 설명한다. 제9도에 있어서, 산술 동작 회로 블록(121-A)의 센스 증폭기 입력을 0V로 리세트하고, 산술 동작 회로 블록(121-B, 121-C)에 대해서는 약 2.5V로 리세트한다. 신호 입력 단자(123, 124, 125) 및 세트 입력 단자(130)의 입력 산술 동작 캐패시터(132)의 입력 단자는 5V로 리세트한다. 이 때, 신호 입력 단자(129)는 0V로 설정된다. 다음에, 세트 입력 단자(130)를 0V로 세트하고, 입력단자(129)의 입력 전압을 0V로부터 아날로그 신호 전압까지 변화시키면, 산술 동작 회로 블록(121-A)에 있어서는 아날로그 입력 전압이 거의 2.5V 이상으로 되면, 산술 동작 회로 블록(121-A)내의 센스 증폭기 입력 전압이 논리 반전 전압(여기서는 2.5V로 가정)을 넘어서, 하이 레벨 신호가 출력된다. 이 출력 결과를 표 3의 컬럼 S3에 도시하였다.

아날로그 입력 신호가 2.5V 이상일 때, 입력 단자(123)는 리세트 전위의 5V로부터 0V로 변화한다. 이 때 산술 동작 회로 블록(121-B)내의 센스 증폭기 입력 단자에서의 전위 변화는 아날로그 입력 신호 전압을 VA로 하면, 하기 식과 같이 된다.

이 식으로부터, 산술 동작 회로 블록(121-B)는 아날로그 신호 전압(VA)가 3.75V 이상일 때 하이 레벨 신호를 출력하고, 2.5V 이상 3.75V 미만일 때 로우 레벨 신호를 출력한다. 그 출력 결과를 표 2의 컬럼 S2에 표시하였다.

마찬가지로, 산술 동작 회로 블록(121-C)의 출력은 표 2의 컬럼 S2와 같이 된다.

본 실시예에 의해, 표 2에 도시한 바와 같이, 아날로그 신호 전압을 3비트의 디지털 신호로 변환하여 출력하는 A/D 변환기를 극히 소규모인 구성으로 실현할 수 있어, 산술 동작 속도를 고속으로, 소비 전압도 저감하여 실현할 수 있다.

본 실시예에서는 3비트의 A/D 변환기에 관해서 설명하였으나, 본 발명은 이에 한하지 않고, 다비트로 용이하게 확장할 수 있는 것이다.

본 실시예에서는 캐패시터를 이용한 플래쉬(flash) 형 A/D 변환기의 예에 관해서 서술하였으나, 본 발명은 이 방식에 한하는 것이 아니다. 예를 들면, 본 발명은 저항 어레이에 입력한 신호와 기준 신호를 비교기로 비교하여, 그 결과를 엔코더로 엔코드하는 것으로 A/D 변환기의 엔코더 회로부 등에 발명을 응용하여도, 먼저 설명한 바와 동일한 효과가 얻어진다.

이상 설명한 바와 같이, 다입력 단자에 대응한 캐패시터 수단의 한 단자를 공통 접속하여, 센스 증폭기에 입력하는 회로 블록에서는 다입력 단자에 접속한 캐패시터 수단 중 최소의 것을 C로 하였을 때, 캐패시터 수단의 용량 합계는 거의 C의 기수배이다.

상관 회로의 경우, 제어 입력 단자를 갖지 않는 경우는 입력 단자들에 접속된 모든 용량은 최소치를 갖는다. 한편, 상관 회로가 제어 입력 단자를 가질 때, 예를 들면, 제8도에 도시한 제4의 실시예에서 설명한 바와 같이, 제어 입력 단자에 접속하는 용량은 2C, 4C와 같이 C의 우수배이며, 이들 단자와 기수의 입력 신호 단자와의 용량 합계는 C의 거의 기수배로 된다. 이와 같은 구성에 의해, 소망의 기준치로부터의 비교가 명확하게 되어, 산술 동작 정밀도를 향상시키는 효과를 갖는다.

상기 설명은 상관 회로에 관해서 서술하였으나, 2진 D/A 변환기의 경우는 최하위 비트(LSB)의 신호 입력 용량을 C로 하면, 다음 비트의 용량이 2C, 다음의 제2비트가 4C, 등등으로 되어, 가 비트의 용량은 바로 전 비트의 2배값으로 되어, 다 입력 단자의 전체 용량은 거의 C의 기수배로 되어 고정밀도의 D/A 변환을 실현할 수 있다.

A/D 변환기에 관해서도, 제9도에 도시한 실시예 5에서 설명한 바와 같이, 아날로그 신호 레벨을, 전 범위의 1/2을 넘는지, 1/2미만인지를 판단하는 판별점수는 블록(121-A)에서는 1C인 기수로 설정된다. 블록(121-B)에서는 1/4, 2/4, 3/4 판정 기준에 대응하는 판정점의 수는 3개, 즉 기수로 되어, 그 용량 합계는 C/4를 최소치로서 1+2+4=7배의 기수배로 되며, 블록(121-C)에서는 C/8(최소치)을 최소치로서 2배로 연속한 C/4, C/2, 및 C, 즉 1+2+4+8=15의 기수배로 설정하고 있다.

이들의 구성에 의해, 고정밀도의 산술 동작을 할 수 있기 때문에, 불요로 큰 캐패시터를 설치함이 없이 산술 동작을 실행할 수 있는 것에 의해, 저소비 전력, 고속 산술 동작을 실현할 수 있다.

상기에는 상관 산술 동작 회로 및 A/D 변환기를 예로 하여 설명하였으나, 본 발명은 이들에 한하는 것이 아니고, 예를 들면 본 발명은 디지털 아날로그 변환기, 가산기, 감산기 등과 같이 논리 회로에 응용하여도, 동일한 효과를 얻을 수 있다.

특히, 본 발명을 D/A 변환기에 적용하는 경우, LSB 데이터가 입력되는 입력 단자의 용량을 C로 하였을 때, 다음의 상위 비트로 되는 2C, 4C, 8C... 쪽으로, 바로 전 값의 2배로 설정되기만 하면, 2진 디지털 아날로그 변환기를 실현할 수 있다. 이 경우, 공통 접속된 캐패시터의 단자로부터의 출력을 소스 폴로어 증포기에서 받을 수 있다.

[실시예 6]

본 발명에 의한 실시예를 제10도를 참조하여 설명한다. 실시예 6은 본 발명의 기술로 동화상 등의 움직임 검출 회로를 실현한 것이다. 제10도에 있어서, 움직임 검출 회로는 기준 데이터 및 참조 데이터가 각각 격납되어 있는 메모리(161, 162), 상관 연산 유닛(163), 칩 전체를 제어하는 제어 유닛(164), 상관 연산 유닛(163)의 상관 결과를 가산하는 가산 유닛(165), 가산 유닛(165)의 가산 결과의 최소치를 겹납하는 레지스터(166), 비교기 및 최소치의 어드레스 겹납을 행하는 유닛 기능의 비교 기억 유닛(167), 및 출력 버퍼 및 출력 결과 격납 유닛으로서 유닛(168)을 포함한다. 입력 버스(169)에는 기준 데이터 스트링이 입력되며, 입력 버스(170)에는 기준 데이터 스트링과 비교해야 할 참조 데이터 스트링이 입력된다. 메모리(161, 162)는 SRAM로서, 통상의 CMOS 회로로 구성된다.

참조 데이터 메모리(162)와 기준 데이터 메모리부(161)로부터 상관 연산 유닛(163)으로 보내진 데이터는 유닛(163)이 본 발명의 상관 산술 동작 회로르 포함하기 때문에, 고속 병령 처리에 의해서 처리될 수 있다. 이 때문에, 유닛(163)은 극히 고속화가 달성될 수 있을 뿐만 아니라, 적은 소자 수로도 달성될 수 있어, 칩 크기가 작게 되어, 저코스트화를 실현할 수 있다. 상관 산술 동작 결과는 가산 유닛(165)에 의해서 스코어(평가)되며, 비교/기억 유닛(167)에 의한 현재 상관 연산 동작 전에 최대 상관 산술 동작 결과(최소 합)를 저장하는 레지스터(166)의 내용과 비교된다. 금회의 산술 동작 결과가 전회까지의 최소치보다도 더욱 작은 경우는 그 결과를 새로이 레지스터부(166)에 격납하고, 전회까지의 결과가 금회의 결과보다 작은 경우는 전회의 결과가 유지된다. 이와 같은 동작을 행하는 것에 의해 최대 상관 연산 동작 결과가 항상 레지스터(166)에 격납되어, 모든 데이터 스트링의 동작 종료 후, 최종 상관 결과가 출력 버스(171)에 의해 예를 들면 16비트 신호로서 출력된다.

제어 유닛(164), 가산 유닛(165), 레지스터부(166), 비교/기억 유닛(167), 및 유닛(168)은 이 회로에서 통상의 CMOS 회로에 의해 구성하였으나, 특히 가산 유닛(165)등이 본 발명의 리세트 수단을 포함하는 회로 구성을 사용하는 것에 의해, 센스 증폭기의 정확한 동작을 실현할 수 있어, 고속 처리가 실현될 수 있다. 이상 기술한 바와 같이, 고속 처리, 저코스트 뿐만이 아니라, 래치 회로를 거쳐, 용량을 근거로 산술 동작을 실행하기 때문에, 소비 전류가 작은 저 파워화를 실현할 수 있어, 이 이유로, 본 발명은 8mm VTR 카메라 등의 휴대기기 등에도 적합하게 적용된다.

[실시예 7]

본 발명에 의한 실시예 7에 관해서 제11a, 11b, 11c도를 참조하여 설명한다. 실시예 7은 본발명의 기술과 광센서(고체 촤상 소자)를 융합하여, 이미지 신호 데이터를 독출하기 전에 고속 이미지 처리를 행하는 회로 구성을 도시한 것이다.

제11a도는 본 실시예의 회로의 전체 구성을 도시한 블록도이며, 제11b도는 본 실시예의 회로의 픽셀부의 구성을 도시한 회로도이며, 제11(c)도는 본 실시예의 산술 동작 내용을 설명하는 개념도이다.

제11a도에 있어서, 회로는 각각 공전 변환 소자를 포함하는 수광부(141), 라인 메모리(143, 145, 147, 149), 상관 연산 유닛(144, 148), 산술 동작 출력 유닛(150)를 포함한다. 제11b도에 도시한 수광부(141)는 광신호 출력 단자와 출력 버스 라인(142, 146)을 접속하는 결합 캐패시터 수단(151, 152), 바이폴라 트랜지스터(153), 바이폴라 트랜지스터(153)의 베이스 영역에 접속된 캐패시터 수단(154), 및 스위치 MOS 트랜지스터(155)를 포함한다. 이미지 데이터 센싱 유닛(160)에 입력한 이미지 데이터는 바이폴라 트랜지스터(153)의 베이스 영역에서 광전 변환된다.

광전 변환된 광 캐리어에 대응한 출력이, 바이폴라 트랜지스터(153)의 에미터로 독출되어, 결합 캐패시터 수단(151, 152)을 거쳐, 출력 버스 라인(142, 146)의 전위를 입력 축적 전하 신호에 응하여 상승시킨다. 이상의 동작에 의해, 종방향의 픽셀의 가산 결과는 라인 메모리(147)로 독출되며, 한편, 횡방향의 픽셀의 가산 결과는 라인 메모리(143)으로 독출된다. 이 경우에 픽셀부의 캐패시터 수단(154)을 거쳐, 바이폴라 트랜지스터(153)의 베이스 전위를 상승시키는 영역이 디코더(제11a도 내지 제11c도에 도시없음) 등에 의해 선택되면, 센싱 유닛(160)의 임의의 영역의 X 방향, Y 방향의 가산 결과가 출력될 수 있다.

예를 들면, 제11c도에 도시한 바와 같이, t1의 시각에 이미지(156)이 입력되고, t2 시각에 이미지(157)이 입력된다고 하면, 각각 Y 방향으로 이들 이미지를 가산한 출력 결과(158, 159)는 제11c도에 도시한 차의 이동 상태의 이미지 신호로 되어, 이 데이터가 각각 제11a도에 도시한 라인 메모리(147 및 149)에 격납된다. 마찬가지로, X 방향의 이미지 데이터를 가산하여 얻어진 데이터가 라인 메모리(143 및 145)에 격납된다.

제11(c)도의 이미지 신호의 데이터 스트링 출력(158, 159)로부터 알 수 있는 바와 같이, 양자의 데이터는 이미지의 움직임에 대응하여 시프트하고 있어, 상관 연산 유닛(148)에서 그 시프트양을 산출하고, 동일하게 상관 연산 유닛(144)에서 횡방향의 데이터를 연산하면, 2차원 평면에서의 피사체 움직임을 매우 간단한 방법으로 검출할 수 있다.

제11a도에 도시한 상관 연산 유닛(144, 148)은 본 발명의 상관 산술 동작 회로를 포함한다. 이들 유닛 각각의 소자수가 종래 회로보다 작아, 특히 센서 픽셀 피치에 배치할 수 있다. 본 구성은 센서의 아날로그 신호 출력에 기초하여 산술 동작을 수행하나, 라인 메모리와 출력 버스 라인과의 사이에 본 발명에 의한 A/D 변환기를 설치함으로써, 디지털 상관 산술 동작도 말할 나위 없이 실현할 수 있다.

본 발명의 센서 소자로서, 바이폴라형을 사용하였으나, 어떤 증폭용 트랜지스터를 설치하지 않고 MOS 트랜지스터나 포토 다이오드만의 구성으로도 유효하다.

더욱이, 본 실시예에서는 다른 시각의 데이터 스트링간의 상관 산술 동작을 행하고 있다. 아니면, 인식할 복수의 패턴 데이터의 X, Y 투영 결과를 한 메모리에 격납하여 두면, 패턴 인식도 실현할 수 있다.

이상 설명한 바와 같이 픽셀 입력부와 본 발명에 의한 상관 산술 동작 회로 등을 결합하는 것에 의해, 이하의 효과를 수반한다.

(1) 종래의 센서로부터 시리얼도 독출한 후 처리하는 것과는 달리, 센서로부터 병렬 내지 일괄 독출한 데이터를 병렬 처리하기 때문에, 고속으로 움직임을 검출 및 패턴 인식 처리를 실현할 수 있다.

(2) 센서를 포함하는 1칩의 반도체 장치를 구상할 수 있어, 주변 회로를 증대시킴없이 이미지 처리를 실현할 수 있으므로, 저코스트로 이하의 고기능 제품을 실현할 수 있다. 즉, (a) TV 화면을 유저 방향으로 향하게 하는 제어 기기, (b) 에어콘의 풍향으로 향하는 제어 기기, (c) 8mm VTR 카메라의 추적 제어 기기, (d) 공장에서의 라벨 인식 기기, (e) 인물 자동 인식 리셉션 로봇, (f) 차의 차간 거리 제어 장치 등이다.

이상, 이미지 입력 유닛과 본 발명의 회로와의 융합에 관해서 설명하였으나, 본 발명은 이미지 데이터만이 아니고, 음성 인식 등의 처리에도 유효하다.

이상 설명한 바와 같이 본 발명에 의하면, 다변수 신호에 대하여 병렬 산술 동작을 행하는 회로가, 통상이 논리 회로와 비교하여 트랜지스터의 수를 작게 구성할 수 있고, 미소 신호에 대한 고감도화가 도모되기 때문에, 산술 동작 속도를 고속화할 수 있고, 저소비 전력화를 달성할 수 있다.

차동 입력/출력형 센스 증폭기의 차동 입력단에 절대치가 동일하나 극성이 반대인 신호를 기입하기 때문에 센싱 시스템의 차동 이득이 증가될 수 있어 초고감도의 검출이 실현될 수 있다. 이 때문에, 병렬 처리수의 증가가 가능하고, 1사이클당 산술 동작 수가 향상된다. 차동 입력/출력형 센스 증폭기는 MOS형 트랜지스터로 형성할 수 있고, 다입력단도 MOS형 트랜지스터로 형성할 수 있으므로, 회로 규모의 작음, 처리단수의 작음, 및 고속처리가 가능하다.

더욱이, 차동 입력/출력형 센스 증폭기에 래치형 센스 증폭기를 사용한 경우, 센스 증폭기 자신이 기억 기능을 갖고, 비반전, 반전 신호를 출력할 수 있으므로, 노이즈 혼입이 없이 고정밀 데이터를 전송할 수 있고, 본 발명의 반도체 장치가 서로 간에 직렬로 접속시에는 다입력단 구성을 더욱 간단히 할 수 있다.

본 발명 반도체 장치를 다수결 회로, A/D 또는 D/A 변환기, 및 신호 처리 시스템에 적용할 때, 이러한 유닛 또는 시스템을 물리적 구조를 작게, 소규모 회로의 칩으로 형성할 수 있어, 배선수를 줄이고, 외부 노이즈의 혼입을 제거할 수 있으며, 고속 산술 동작 처리를 실현할 수 있다.

본 발명은 상기 언급한 실시예로 한정되는 것이 아니며, 여러 변경 및 수정이 본 발명의 정신 내에서 행해질 수 있다.