半导体器件及电路，相关计算器件，信号转换器及信号处理系统

本发明涉及半导体器件，相关计算器件，信号转换器，应用该半 导体器件的信号处理系统，并特别涉及可进行并行算术运算的半导 体器件，应用该器件的半导体电路，和相关计算器件，诸如A/D和 D/A转换器的信号转换器，和应用该半导体器件的信号处理系统， 例如用于处理图象信号的系统。

在普通进行并行算术运算处理的半导体器件中，由于随着要对 其进行并行算术运算的信号数目的增加电路的规模不断增加，半导 体器件的制造成本在增加，并且生产量降低。由于通过例如导线传 送的信号的延迟量的增加或由于在电路规模增加时电路中的算术 运算次数的增加，故运算速度降低。此外，功耗显著地增加了。

以上器件例如将通过考虑图1所示的固体图象拾取器件的情 形进行说明。在图1所示的器件中，在其传感器60中图象拾取元件 41是二维设置的，并且该传感器是作为面传感器，从该传感器60 所输出的时间序列模拟信号由一A/D转换器40转换为数字信号， 并暂时存储在一帧存储器39中。这些信号由一算术运算电路38进 行处理，并且被处理的信号从一算术运算输出电路50输出。更具体 而言，通过执行在不同时刻所得的数据之间的相关计算，一物体等 等的移动量(ΔX，ΔY)可被输出。这一固体图象拾取器件的传感器 60具有许多输出端子。帧存储器39和算术运算电路38也有许多 输出端子。在图1的固体图象拾取器件中，对于来自这些输出端子 的信号进行了并行算术运算处理以便缩短处理时间，或减少了处理 步骤的数目以降低物理电路的规模，从而提高了处理速度并实现了 实时处理。

可是，为了进行动态图象的实时处理，算术运算处理中的算术 运算次数和处理步骤的数目是很大的，并为了获得具有较高真实感 的图象，电路的规模要继续增加，结果是低处理速度。例如，可处理 已提出的作为动态图象以实际速度解压缩/压缩方法的MPEG2方 法的设备仍然在研制中。上述并行算术运算处理的问题不仅包括运 算速度降低的问题，而且还包括电路的规模增加时功耗增加的问 题。此外，还提出了制造成本的增加的问题和电路规模增加时产量 降低的问题。

而且在Nikkei Electronics＂Economical Majority Logic IC Re- alized by CMOS＂，1973，11.5.pp.132-144.透露了对于算术运算 处理电路有效的多数决定逻辑电路。但是，这一电路是作为数字信 号处理方法之一的一种多数决定逻辑电路，并且是基于CMOS技 术的。这种情形下，同样由于基于CMOS技术的元件数目的增加， 及算术运算处理阶段数目的增加，类似地提出了电路规模增加，功 耗增加及运算速度降低的问题。

本发明是在考虑了上述问题作出的，并且其目的是提供能够减 小电路规模，增加运算速度，并节省功耗的半导体器件，并提供应用 该半导体器件的半导体电路，相关计算器件，信号转换器，和信号处 理系统。

本发明的另一目的是提供一种半导体器件，其中每一电容器的 一端通过一开关连接到对应的多输入端子之一，并且电容器的其它 端子共同连接到一读出放大器，该电容器的至少一个的其它端子通 过一第二开关共同连接到该读出感放大器，提供了具有该半导体器 件的半导体电路，和应用该半导体电路的相关计算器件，信号转换 器，及信号处理系统。

图1是解释固体图象拾取器件的结构的原理框图；

图2是说明本发明的半导体器件的一较佳电路结构的原理电 路图；

图3是说明图2中所示的器件的驱动定时的一例的时序图；

图4是说明本发明的半导体电路的一例的原理电路图；

图5A和5B是表示锁存电路结构的例子的原理电路图；

图6是说明图4中所示的电路的驱动定时的一例的时序图；

图7是说明在图4中的电路用作相关计算电路情形下输入和 输出之间的关系的图表；

图8是说明本发明的半导体电路用作信号转换器的情形的原 理电路图；

图9是说明在A/D中模拟信号和数字信号之间的关系的图 表；

图10是说明本发明用于象运动检测器件的一个信号处理系统 的情形的原理框图；

图11A是说明本发明用于象图象处理设备的一个信号处理系 统的情形的原理框图；

图11B是说明图11A中的光接收部分结构的一例的原理框 图；

图11C是说明图11A中所示信号处理系统的操作的一例的视 图。

本发明中，为了实现上述目的，每一电容器的一端通过一第一 开关器件连接到一对应的多输入端子，该电容器的至少一个的其它 端子通过一第二开关器件共同连接到一读出感放大器。

即，通过以上结构，可获得诸如小的电路规模，高的运算速度， 和高的算术运算精度的效果。

以上半导体器件中，由于读出放大器的输出通过一锁存器连接 到至少一个多输入端子，多数决定算术运算电路可以简单的电路通 过根据电容器之间电容数值的差别进行加权而实现。

此外，制备等每一个同于以上半导体器件的多个半导体器件， 并且来自该多个半导体器件的第一半导体器件的输出/或来自该第 一半导体器件的被反相的输出被输入到第二半导体器件，从而用一 个具有小数目的处理步骤并能够高速处理的电路实现了相关操作 或者多数决定算术操作电路。

使用以上半导体器件的半导体电路中，当对应于多输入端子的 电容器的最小电容量以C表示时，共同连接的电容器的全部电容 量数值最小电容量C的奇数个，从而以比较简单的结构实现了多 数决定算术操作电路。

当使用以上半导体电路形成用于通过以相关系数比较进行相 关算术操作的相关操作器件时，使用数字值的二进制转换或n-基 数转换可以一简单的结构实现。而且，包含以上半导体器件的A/D 转换器通过该半导体器件接收模拟信号，并输出对应于该模拟信号 的数字信号。用这一结构，可实现用于多位数字值的具有小数目处 理步骤的高精度A/D转换器。类似地，包含以上半导体器件的D/A 转换器通过该半导体器件接收数字信号，并输出对应于该数字信号 的模拟信号。用这一结构，可实现具高处理速度的D/A转换器。

包含以上相关操作器件或诸如以上的A/D或D/A转换器的 信号转换器的信号处理系统可作为具有小的电路规模和高操作速 度的简单结构的高性能系统实现，这按普通技术是不能实现的。这 系统包括，例如，用于接收图象信号的图象输入装置，并且该系统用 于图象信号的压缩/解压缩技术。该系统还包括用于存储信息的存 储器，并可用于诸如图象/声音信号的压缩/解压缩和图象的内插/ 稀疏。

在运用和使用以上半导体器件中，当该器件包含用于使得读出 放大器的输入端子复位的复位器件时，由该复位器件进行的复位操 作所需的时间可通过ON/OFF-控制第二开关器件改变，因而大 大缩短了多数决定算术运算电路或相关操作电路的处理时间。

以下将参照附图详述本发明的较佳实施例。

(第一实施例)

图2是说明本发明的半导体器件第一实施例的原理图。参见图 2，该半导体器件包括一复位开关1，电容器2和2-A，信号转接开 关3，一读出放大器5，读出放大器5中的一反相器6，读出放大器5 中的一第二反相器4，用于复位反相器6输入端子的一个第二复位 开关7，一个第二复位电源8，一个第一复位电源10，一个输出端子 11，和连接到电容器2的共用连接端子的寄生电容9。然而，本发明 不限于这一寄生电容9。该半导体器件还包括一输入连接计数开关 13。

图3示出本实施例的操作定时的一例。以下将参照图3说明本 实施例的操作。首先，输入连接计数开关13由脉冲 启动，并 且图2中最下面的电容器2-A被连接到读出放大器5的输入。然 后，所有的开关1由复位脉冲 导通使多输入端子侧电容器2 和2-A的每一个的一个端子复位。第一复位电源10的复位电压 最好为大约1/2信号振幅。但是复位电压不限于此，而是可以使用 其它电压。另外，可以使用多个电压。几乎在同时，通过启动第二复 位开关7使得读出放大器5中的反相器6的输入端子复位。这种情 形下，选择第二复位电源8的复位电压为接近反相器6的输出被反 相的逻辑反相电压的值。当复位脉冲 关断时，电容器2和2- A的每一个的两端保持在相应的复位电位。

当每一转接开关3由一转移脉冲 启动时，信号被转移到电 容器2的一端，并且电容器一端的电压从复位电压例如2.5V变到 电压VX。例如，设C是电容器2的电容量，C0是寄生电容的电容 量。当N个电容器2彼此并连时，电容器2的共用连接端子的电位 从反相器6的复位电位对于由电容量分除而输入的一个信号作如 下改变：

|C×(2.5－VX)/(N×C＋C0)|…(1)

当反相器6的输入端子电压从接近逻辑反相电压改变时，反相 器6的输出端子电压因此被反相。当信号输入到N个输入时，N个 电容量分除输出的和被输入到反相器6的输入端子。如果该N个 输入的和是设定了一正电压，反相器6的输入端子转移到高于逻辑 反相电压的一个电位，并且一个高电平信号输出到读出放大器5的 输出端子11。另一方面，如果和设定了一负电压，反相器6的输入 端子转移到低于逻辑反相电压的一个电位，并输出一个低电平信 号。

本实施例中，各个输入信号基于输入信号的幅度和接收信号的 电容器2和2-A的电容量对应于所要进行的处理被加权，并且这 些信号同时在读出放大器5受到并行算术运算。当脉冲 被置 为低电位，并且开关13关断时，图2中最下面的电容器2-A从读 出放大器5的输入断开。这时，对于除去最下面的输入以外的N- 1个输入进行算术运算。当算术运算的逻辑改变时，反相器6的输 入端子处的电压对于输入信号从复位电压作如下改变：

|C×(2.5－VX)/((N－1)×C＋C0))|…(2)

即，这一改变量大于方程式(1)所给出的量为

(N×C＋C0)/((N－1)×C＋C0)(倍)…(3)

由于改变量的这一增加，由噪声所引起的运算误差减少了，并 改进了算术运算电路精度。即由于本发明中输入逻辑计数开关，同 以往的并行算术运算电路比较，可以用简单的结构和高的S/N比 率实现多算术运算逻辑。此外，每一算术运算逻辑可被设计使得算 术运算的精度最大。

在本实施例中，每一个具有电容量C的N个电容器2和2-A 是彼此连接的。然而，本发明是不限于此的，电容器的电容量对于各 个输入端子可以彼此不同。通过开关13连接的电容器的数目不限 于一个。例如明显的是可以制备多个电容器2-A和多个开关13， 或多个电容器2-A可以连接到一个开关13。另一方面，可以应用 这些结构的组合。应用这样的结构，可形成所需要的算术运算逻辑。 而且，明显地，通过彼此连接与图2的电路相同的多个电路，可形成 所需要的算术运算逻辑。

在第一实施例的电路中，各个输入信号基于输入信号的幅度和 接收信号的电容器2和2-A的电容量对应于所要进行的处理被 加权，并且这些信号同时在读出放大器5受到并行算术处理。这一 加权操作可通过应用脉冲 启动开关13进行。在以往的器件 中，并行算术处理操作的数目增加，并且由于例如通过连接导线传 送的信号的延迟，输入信号彼此相对地延迟，或由于电路结构的复 杂所引起的串音使得噪声混入信号。根据以上的结构，这些缺陷可 被抑制。结果可实现高速高精度的并行算术处理。

例如即使输入端子的数目增加，电路规模的增加也仅仅是用于 加权运算的电容器和开关数目与其成比率的增加，并且算术运算处 理可满意地进行。同以往的并行算术处理电路比较可达到电路规模 的降低和产品的改进。此外，由于电路规模降低，和操作速度提高， 功耗的节约更不在话下。

(第二实施例)

图4是说明本发明用于一相关计算电路的较佳实施例的电路 结构的电路原理图。参见图4，这一电路包括比较器402，锁存电路 12，和用于控制一开关13-A的脉冲产生电路14。该脉冲产生电路 14装有一AND门15，一OR门16，一个EXNOR门17，和开关18 与19。参见图4，该电路包括第一和第二加权输入端子403和404。 具有连接到另一输入端子通路的电容器C的电容量二到四倍电容 量的电容器被分别连接到端子403与404。从该电路的输出11是 输出到一外部器件，并且通过锁存电路12也连接到加权输入端子 403和404。

图5A和5B表示锁存电路12的例子。参见图5A，这一电路包 括转接开关201-A和201-B及反相器202-A和202-B。当转 接开关201-A被控制信号PH启动时，信号DATA被传送到反相 器202-A的输入端子。当转接开关201-A被控制信号PH禁止 时，转接开关201-B同时被启动形成反相器202-A和202-B的 正环路，并保持对于信号DATA的锁存直到转接开关在下一个定 时被启动。从反相器202-B得到关于输入信号的非反相输出Q，并 从反相器202-A得到反相输出Q。

图5B表示锁存电路的另一结构。参见图5B，该锁存电路包括 PMOS晶体管203和NMOS晶体管204。如图图5A中那样，信号 DATA应用控制信号PH和反相控制信号PH传送，并且所传送 的信号的数值被锁存直到控制信号PH下一个施加定时，于是输出 非反相和反相输出Q和Q。在图5A和5B所示的电路中，应用反 相器锁存二进制信号。另一方面，通过锁存电路可以锁存模拟数值 和或多数值，并且本发明不是特定限于这些锁存的。例如，可应用通 过向放大器电路的输入增加样本保持电路用于锁存模拟信号的电 路。

图6是表示本实施例的操作时标的时序图。锁存电路12是由 脉冲 所操作的。

将首先参照图4说明这一实施例的基本操作。如图在第一实施 例中那样，由于脉冲 处于低电平，而脉冲 处于高电平 (脉冲 置为低电平)，开关13-A和13-B被禁止，并且加 权输入端子从读出放大器5断开。

然后，每一电容器2的两个端子的电压响应一复位脉冲 被复位到相应的复位电压。当每一转接开关3由转接脉冲 启动 时，一信号被传送到对应的电容器2的一个端子，并且电容器2的 一个端子处的电位改变到低或高电位。每一电容器2的共用连接端 子通过电容量分除对应的输入改变。当一反相器6的输入端子电压 从逻辑反相电压改变时，反相器6的输出端子电压继而被反相。当 信号输入到N个输入时，N个电容量分除输出的和被输入到反相 器6的输入端子。由于装到除去加权输入端子以外的输入端子的电 容器2具有基本相同的电容值，如果N个输入的高电位信号的数 目是多数，则反相器6的输入端子转移为高于逻辑反相电压的电 位，并且向读出放大器5的输出端子11输出一高电平信号。另一方 面，如果低电平信号的数目是多数，则输出一低电平信号。

通过以上结构，图4所示的电路用作为用于输出对应于多输入 的多数的多数决定算术运算电路。以下将参照图4说明一个7-输 入的相关运算电路。参见图4，七个信号连同相关系数输入到电容 器402。

每一电容器402将每一输入信号与对应的相关系数比较。然后 从每一电容器402的一个输出被输入到对应的转接开关3。如果高 电平信号的数目是多数，即当七个输入中的四个是高电平信号时， 则向输出11输出一高电平信号。图7中的列S3以输入的高电平信 号数目为单位表示该电路的输出值。如该列所示，当输入的高电平 信号的数目是四或更大时，输出值是“1”。这时，输出11同时被锁存 电路12锁存。

由于脉冲 和 分别设置在高电平和低电平，OR门 16和AND门15的输出被设置在高电平。结果，开关13-A启动， 结果具有四倍于电容器2的电容量的加权端子的电容器4C连接到 读出放大器5的输入端子。该电路中，这一操作等同于11(7＋4)个 电容器C的共同连接。该电路是用作11-输入多数决定运算电路 部件，其中前一算术运算的结果的反相信号施加于加权电容器4C。

例如如果向输入端子七个输入中的四个是处于高电平，则锁存 电路12的反相端子Q-置为低电平，并且一低电平信号施加到加 权输入端子404。如果加到除去加权输入端子以外的输入端子的七 个输入信号中的六个处于高电平，则11-输入多数决定算术运算 电路判定为一总体中的多数，并输出一高电平信号。如果七个中的 四个或更多或五个或更少处于高电平，则11-输入多数决定算术 运算电路判定未达到多数，并输出一低电平信号。图7中的列S2表 示加到七个输入的高电平信号的数目的单位中这些输出数值。如同 该列所示，当高电平的输入数目是2，3，6，或7时，输出数值是“1”。 类似地，由于脉冲 置为高电平，开关13-B启动，具有 二倍于电容器2的电容量的加权端子的电容器2C连接到读出放大 器5的输入端子。开关13-A根据图7中列S3和S2中所示的信号 极性被进行ON/OFF-控制。在图4该电路中，这一操作等同于9 (7＋2)个电容器C共同连接。这一电路用作为9一多数决定算术运 算电路，其中前一算术运算结果的反相信号加到加权电容器2C。另 外，这一操作等同于13(7＋2＋4)个电容器C的共同连接。这一电 路用作为13-多数决定算术运算电路，其中前一算术运算结果的 反相信号加到六个共同连接的电容器。

例如如果七个输入中的六个处于高电平，则图7中的输出S2 处于高电平，并且锁存电路12的反相端子Q置为低电平。结果， 低电平信号加到加权输入端子404和403。EXNOR门17的输出置 为高电平，并且OR门16和AND门15的输出也置为高电平而启 动开关13-A。然后这一电路用作为13-输入多数决定算术运算 电路。如果所有的七个输入处于高电平，则13-输入多数决定算术 运算电路判定为一总体中的多数，并输出一高电平信号。如果七个 输入中的六个处于高电平，则1判定非多数，并输出一低电平信号。 图7中的列S1表示加到七个输入的高电平信号的数目的单位中这 些输出数值。

如图7所示，使用以上电路结构，信号和相关系数彼此重合的 多个输入的输入数目，在转换成带有三个数字的二进制数时可以被 输出。即，根据本实施例，以很小的的电路和低功耗即可进行相关计 算。

通过以算术运算逻辑中的变化改变输入的并行连接的数目，可 改进每一结构中的操作精度。

脉冲产生电路14的结构是不限于图4所示的结构的，也可使 用其它结构。

如上所述，在第二实施例中，输入信号的幅度和接收该输入信 号的电容器的电容量数值被适当确定，并且对各个输入信号根据所 要执行的处理通过锁存电路加权到输出反馈的电平。这些信号在读 出放大器中同时受到并行算术运算。这一实施例基本上与一个3- 数字二进制算术运算电路一起示范了一个多数决定算术运算电路。 这个结构可以满意的抑制在增加并行算术运算数目时等等，或由于 串音造成噪声混入信号时，通过连接线路传输的信号的延迟所造成 的输入信号的相对延迟。通过控制每一脉冲的提供时间易于获得带 有多个数字的二进制算术运算结果。结果，可进行高速高精度的并 行算术运算。

一算术运算电路是通过多输入端子与共用端子之间的电容器， 加权电容器，和和对于加权电容器进行电连接/断开的开关所构成 的。即，与以往的并行算术运算电路比较，可达到电路规模的大大减 小和产量的增加。此外，由于电路规模降低和操作速度提高，功耗的 节约更不在话下。

(第三实施例)

图8是说明本发明用于作为信号转换器的一个3-位的模拟 到数字的转换电路(以下称为A/D转换器)的一个实施例的电路结 构的原理电路图。参见图8，该A/D转换器包括：一模拟信号输入 端子701，开关702，702A，707，707A，708，和708A，锁存电路12，具 有装在模拟电路信号输入端子上的电容器2的电容量值一半的一 个电容器703，每一具有装在模拟电路信号输入端子上的电容器2 的电容量值1/4的电容器704和706，以及具有电容器2的电容量 值1/8的电容器705。以下以使用5V电源的情形为例对操作进行 说明。首先，读出放大器5的输入端子置为0V。这时输入端子701 处于0V。当模拟信号输入端子701从0V变为一模拟信号电压，并 且模拟输入信号变为等于或高于大约2.5V时，在算术运算电路部 件中的读出放大器输入电位超过了逻辑反相电压(这种情形下设定 为2.5V)，于是输出一高电平信号。

图9中的列S3表示输出结果。由于两个脉冲 和 都是处于低电平，开关708和708A是ON。因此，算术运算结果一 旦输出就被锁存电路12锁存。开关702A响应脉冲 被启动。 然后电容器703的一个端子响应脉冲 被置为5V。这时，电容 器706的一个端子响应脉冲 而置为5V。脉冲 被关断 而启动开关707A，从而输入来自锁存12的信号到电容器703和 704，并同时电容器706的一个端子响应脉冲 被置为0V。这 时，读出放大器的输入端子处的电位的变化由以下给出：

{C×VA－(C/2)×5－(C/4)×5}/(C＋C/2＋C/4)…(4)

其中AV是模拟输入信号电压。

从这公式可看到，模拟信号在当前定时处的电压VA等于或高 于3.75V时，输出一高电平信号；电压VA等于或高于2.5V而低于 3.75V时，输出一低电平信号。下面图9中的列S2的表示了输出结 果。因而，响应脉冲 和 进行了类似的算术运 算。下面图9中的列S1的表示了输出结果。如图9所示，应用以上 结构，通过能够高速操作和功耗低的很小规模的电路结构，可实现 用于转换模拟信号电压为3-位数字信号的A/D转换器及输出该 数字信号。

本实施例中，描述了一个3-位A/D转换器。然而当然，本发 明是不以此为限的，位数是可容易地增加。本实施例中，应用电容器 的快速(flash)式A/D转换器为范例。然而本发明是不限于此的。

本实施例中，示范了相关操作器件和A/D转换器。然而本发明 是不限于这些器件的。例如本发明可用于诸如数字到模拟转换器， 加法器，减法器，等等各种其它逻辑电路，于是可得到与上述同样的 效果。特别，当本发明用于D/A转换器时，如果接收LSB数据的输 入端子的电容量由C表示，电容量只需设定为两倍于紧靠前面的 最高有效位的数值，例如2C，4C，8C，...，于是实现了二进制D/A 转换。这种情形下，由电容器共同连接端子的输出可被源随(source follower)放大器接收。

如上所述，对应于多输入端子的电容器一侧的端子是共同连接 到读出放大器的输入的，当连接到多输入端子的电容器最小值由C 表示时，电容器的全部电容量几乎是C的奇数多个。

当相关操作器件没有控制输入端子时，所有连接到输入端子的 电容量具有一最小值。另一方面，当相关操作器件有控制输入端子 时，如以上实施例中所述，连接到控制输入端子的电容量是C的偶 数个，如2C，4C等，于是这些端子和输入信号端子的奇数的电容量 的总和是单位电容量C的几乎奇数多个。用这一结构，可准确地获 得同所需标准数值的比较，从而改进了算术运算的精度。

已示范了相关操作器件。在二进制D/A转换器的情形下，如果 最低有效位(LSB)的信号输出电容量表示为C，下一位的电容量为 2C，再下一位的电容量为4C等等，即每一位的电容量设定为二倍 于紧靠前面位的数值，于是多输入端子电容量的总和基本为C的 奇数多个，于是实现了高精度的D/A转换器。至于A/D转换器，用 于判定模拟信号电平是高于还是低于全量程的1/2的判定点的数 目设定为奇数，即1，而用于判定模拟信号电平是高于还是低于全 量程的1/4，2/4，3/4，4/4的判定点的数目也设定为一奇数，即3。 于是连接到多输入端子电容量的总和可基本设定为最小电容量数 值的奇数多个。由于这一结构可达到高精度的算术运算，于是可实 现低功耗较高速的算术运算而无需装设任何不必要的大电容量。

(第四实施例)

图10表示本发明的第四实施例的较好的结构。第四实施例中， 本发明的半导体器件用于动态图象等的运动检测器件。参见图10， 该装置包括：用于分别存储标准数据和参考数据的存储器61和 62，一相关计算器件63，一个用于控制整个芯片的控制器件64，一 个用于对相关结果求和的加法计算器件65，一个用于保持来自加 法计算器件65的最小和数值的寄存器66，一个作为比较器和用于 存储该最小值地址的器件的器件67，和作为输出缓存器和输出结 果存储器的器件68。端子69接收标准数据串，并且端子70接收参 考数据串以便同标准数据串比较。

存储器61和62包括例如SRAMs，并由普通的CMOS电路构 成。由于器件63包含本发明的一个相关操作器件，提供给相关操作 器件63的数据可以由并行计算处理。因此，器件63不仅能达到很 高速的处理，并可由较少的元件构成，于是降低了芯片的尺寸和造 价。相关计算结果通过加法计算器件65存储(评价)，并由器件67 与寄存器66的内容进行比较，该寄存器存储在当前相关计算之前 的最大相关计算结果(最小和)。如果当前计算结果小于前面的最小 数值，则当前结果新存入寄存器66；如果前面结果小于当前结果， 则保持前面结果。

以这样的操作，寄存器66中总是存储最大相关算术运算结果， 并在完成所有数据串的计算时，从端子71输出最后的相关结果。该 装置中，控制器件64，减法计算器件65，寄存器66，和器件67与68 可由普通的CMOS电路构成。特别，当加法计算器件65采用本发 明的电路结构时，可实现并行加法，于是实现了高速处理。如同上 述，应用本发明，不仅实现了高速处理和低成本，而且由于算术运算 是基于电容执行，故降低了耗电，于是实现了低功耗。因此，本发明 可适用于手持设备，例如8-mm VTR相机等等。 

(第五实施例)

本发明的第五实施例将参照图11A到11C进行说明。第五实 施例结合本发明和光传感器(固体图象拾取元件)的技术提出在图 象数据读出之前进行高速图象处理的结构。

图11A是表示本发明芯片总体结构的原理框图。图11B是表 示本发明的芯片的一个象素部分的结构的原理电路图。图11C是 说明本发明芯片的算术运算内容的视图。

参见图11A，该芯片包括：包含以矩阵形式装设的构成图象数 据传感器件60的光电转换元件的光接收部分41，行存储器43，45， 47，和49，相关计算器件44和48，以及算术运算输出器件50。图 11B表示光接收部分41的一例。这部分包括耦合电容器51和52， 用于分别连接双极型晶体管的光信号输出端子和图11A中的输出 总线行42和46，连接到双极型晶体管的基区域的电容器54，和一 个开关MOS晶体管55。输入到图象数据传感器件60的图象数据 由每一双极型晶体管53的基区域进行光电转换。

对应于已进行光电转换的光载体(photocarriers)的输出被读 出到双极型晶体管53的发射极，并通过电容器51和52对应于输 入存储电荷信号提高了输出总线42和46的电位。应用上述操作， 从列方向的象素输出的和被读出到存储器47，从行方向的象素输 出的和被读出到存储器43。这种情形下，如果应用例如一解码器 (图11A到11C中未示出)选择双极型晶体管的基电位通过每一象 素区域的电容器54被提高了的区域，则可输出传感器件60上的任 意区域上的X-和Y-方向的和。

如图11C所示，在上述结构中，当图象56在时间t1输入，而图 象57在时间t2输入时，通过分别对这些图象在Y方向求和所得到 的输出结果变成对应于图象位置的投影输出。即输出结果变为表示 图11C中所示的车子运动状态的图象信号。这些数据分别存储在 图11A中所示的行存储器47和49。类似地，通过对X方向的图象 数据求和所得的数据存储在行存储器43和45。

从图11C所示的输出结果可见，两个图象的数据对应于图象 的运动而位移。于是当相关计算器件48计算位移量时，可通过非常 简单的方法检测出二维平面上的物体的运动。

上述的本发明的相关操作电路可用于图11A中所示的相关计 算器件44和48。这些器件的每一个比普通电路具有较少的元件， 并特别可处于传感器象素间距。这一结构是基于从面传感器输出的 模拟信号进行算术运算的。然而，当本发明的A/D转换器装设在每 一行存储器和输出总线之间时，自然可实现数字相关算术运算。

本发明的传感器元件包含一个双极型晶体管。然而本发明对于 MOS晶体管或仅仅是没有装设任何放大晶体管的光电二极管也是 有效的。

而且，这一实施例在不同时刻的数据串之间进行了相关算术运 算。另外，当待识别的多模式数据的X-和Y-投影结果存储在一 个存储器中时，也可实现模式识别。

如上所述，当结合本发明的象素输入器件和相关算术运算电路 等时，可得到以下效果。

(1)由于不同于从传感器串行读出数据的处理，从传感器并行 且同时读出的数据受到并行处理，可实现高速运动检测和模式识别 处理。

(2)由于可通过没有外围电路的增大的尺寸的一个传感器芯片 实现图象处理，可以低成本实现以下高级功能的产品：(a)用于转动 TV屏幕向使用者方向的控制，(b)用于转动空调风向向使用者方向 的控制，(c)8-mmVTR相机的跟踪控制，(d)工厂中的标签识别， (e)可自动识别人的接收机器人的制造，以及(f)用于车子的车间距 离控制器的制造。已经描述了本发明的图象输入器件和电路的结 合。本发明不仅对于图象数据而且对于例如音频数据的处理也是有 效的。

如图2中所示，通过复位开关7和1待复位的电容量数值是依 据开关13是启动还是禁止而变化的。即，当开关13被禁止时，加载 电容(2-A)降低。于是复位所需的时间可减小。

这一实施例中，总操作时间可通过改变与开关13的状态相关 的复位时间而减小。参见图2，电容器2-A的电容量设定为电容量 C，并应用一开关13。然而，如上所述，如果制备各种电容数值，并增 加开关的数目。则复位时间可大大缩短，因而可大大改进操作的精 度。

已如上述，根据本发明，电容器通过第一开关器件连接到多输 入端子，在电容器一侧的端子通过第二开关器件共同连接到读出放 大器。应用这一结构，可获得诸如小的电路规模，高的操作速度和高 的运算精度等各种效果。

此外，应用这一半导体器件于诸如多数决定算术运算电路或比 较器，或应用并使用某些或全部效果算术运算电路，A/D转换器， 和D/A转换器于信号处理电路，可实现小的电路规模，高的操作速 度和高的运算精度。

注意，本发明不限于以上实施例和说明，在本发明的范围内可 作出适当的修改。此外，很明显，本发明的半导体器件和半导体电路 可用于除了以上所述的别的器件和电路上。