半导体器件，具有该器件的电路，和相关计算装置，信号转换器和利用该电路的信号处理系统

本发明涉及一个半导体器件，一个具有该器件的电路，和一个 相关计算装置，一个信号转换器，和一个利用所述电路的信号处理 系统，更具体地说，涉及一个允许并行信号处理半导体器件，一个具 有该器件的电路，和一个相关计算装置，一个包括一个A/D(模拟 一数字)转换器或一个D/A(数字-模拟)转换器的信号转换器，和 一个利用所述电路的信号处理系统。

近年来，随着在信号处理速度方面的增加，实现低成本的可以 以高速处理大量数据的算术运算装置是很重要的。在这些装置中， 用于动态的图象的检测的相关装置，高精密的模拟—数字和数字— 模拟转换器，等这种需求更加强烈。

由于象扩展频谱(SS)通信这样的技术需要高速的，在Ghz的 级别上的多输入信号处理，除进一步在处理速度和精密方面的增加 以外，需要并行处理大量的数据的要求更为强烈。

常规上，当这样的功能用一个半导体集成电路被实现时，并行 的算术运算用多个半导体芯片被达到，以便达到高速度算术运算处 理。但是，由于多个半导体芯片的运用引起电路面积方面的增加， 已经利用最新的微图形规则实现了单片电路。

尽管有这样的尝试，由于常规的电路结构基本上具有一个大 路规模，在一个芯片上的电路的集成存在困难。

如大家所熟知，当要处理的信号的比特数增加时，这样的芯 片的电路规模切急剧地增加。例如，电路规模的增加与被处理的比 特数的平方成正比。

因此，当比特数增加时，装置的制造的费用增加，装置的电路 规模在实际当中不能实现。例如，一个已经建议作为一个压缩/解压 缩动态的图象的标准的MPEGZ方法的运动检测芯片，还没有能 够被集成在一个单个芯片上。

本发明是考虑上述情况作出的，其目的是提供一个可并行处理 的半导体器件，可以处理数据，特别是可以以高精度和高速度，处理 大量的数据。

本发明的另一个目的是提供一个低成本半导体器件，能执行高 速的算术运算。

本发明的另一个目的是提供一个半导体器件，当需要算术运算 处理的比特数增加时，能防止电路规模极端地增加。

本发明的另一个目的是提供一个半导体器件，能以低能耗进 行算术运算处理。

本发明的另一个目的是提供一个半导体器件，电容器装置的一 端通过第一开关被连接到多输入端，通过该开关能选择一个输入 信号的正或负的逻辑，电容器装置的另一端通过第二开关被共同 地连接到差分输入/输出型读出放大器的第一差分输入单元，电容 器的公共连接的部分通过第三开关被连接到差分输入/输出型读出 放大器的第二差分输入单元，第二差分输入单元具有一个与第一差 分输入单元相反的极性。

本发明的另一个目的是提供一个具有半导体器件的电路，例如 一个相关计算装置，一个包括A/D和D/A转换器的信号转换器， 和一个信号处理系统。

图1，5，和6为示意电路图，用于说明根据本发明的电路结构 的例子；

图2是一个示意定时图，说明图1中所示的电路的驱动定时的 例子；

图1，图3是一个示意电路图，说明了一个差分输入/输出型传 感器放大器的例子，

图4是一个示意定时图，说明一个差分输入/输出型传感器放 大器的操作的一个例子；

图7是一个示意定时图，用来说明当图6所示的锁存型读出 放大器导通时的操作的例子；

图8是一个示意电路图，用来说明本发明所适用的一个相关算 术运算电路，

图9是一个示意电路图，用来说明本发明所适用的一个A/D 转换器，

图10是一个示意方框图，用于说明本发明所适用的一个运动 检测电路，

图11A是一个示意方框图，用来说明本发明所适用的一个用 来执行图象处理的电路，

图11B是一个示意电路图，用于说明用于图11A中的光传感 器的一个象素的电路结构的例子，

图11C是一个用于说明图象处理的算术运算内容的一个例子 的示意图。

按照本发明，通过利用在具有不同的极性的信号之间的电势差 并输入到一个差分输入/输出型读出放大器，高精度的处理即可实 现。

更具体地说，根据本发明，能选择一个输入信号的正/负的逻 辑的第一开关装置被设置在多输入端，电容器装置通过第一开关 装置被连接，每个电容器装置的一端通过第二开关装置被公共地 连接到差分输入/输出型读出放大器的第一差分输入装置，而该公 共连接的部分通过第三开关装置被连接到差分输入/输出型读出放 大器的第二差分输入装置。第二差分输入装置具有一个通过反向第 一差分输入装置的极性获得的极性，由此，实现一个半导体器件，它 可以输出一个具有一个根据输入电势差的极性的逻辑幅差输出，而 取得上述的目的。

在该半导体器件中，正和负的逻辑信号变化分量(具有同样的 绝对值极性相反)，它出现在多输入电容器装置的通过电容器装置 的公共连接部分，并通过第二和第三开关装置被写入差分输入/输 出型读出放大器的第一和第二差分输入端，接通差分输入/输出型 读出放大器，由此达到高精度，高速的并行的算术运算处理，并减 少电路规模和电力消耗。

由于高灵敏度被获得，并行输入信号数目可被增加(例如，达 到50到几百个输入)，每个循环的并行处理级的数目被增加，可以 得到作为一个整体的高速的系统。

一个半导体电路具有多个上述的半导体器件，并输入多个半导 体器件的第一半导体器件的输出和/或反相的输出到第二半导体器 件，例如，主电路被从属连接，因而，利用一个简单结构，实现了各 种函数的算术运算。

而且，在利用半导体器件的半导体电路中，当对应于多输入 端的电容器装置的最小容量表示为C时，公共连接的电容器装置 的总的容量为奇数倍，即，正好或者大体为电容C的奇数倍，多级 的主电路被采用，因而得到一种集成电路，在上面以高密度集成了 具有最小级数的简单结构的3-比特二进制电路。

利用本发明的半导体器件，一个执行在多输入端的输入的相 关的算术运算的相关计算装置，一个信号转换器，例如一个A/D转 换器，用于输出一模拟信号到半导体器件并输出一个对应于模拟信 号的数字信号和一个D/A转换器用于输入一个数字信号到半导体 器件并输出一对应于数字信号的模拟信号，一个至少包括一个算 术运算装置和信号转换器如A/D和D/A转换器之一的信号处理 系统，和类似器件可被实现。按照本发明，能达到精确地信号发 送，小的电路规模，和高速的处理，广泛的应用的一个装置，一个转 换器，或者一个信号处理系统可被实现。而且，这个系统可包括图象 输入器件用于输入图象信号，和一个存储器器件用于存储信息，因 而进一步加宽系统的应用范围。

图1是一个根据本发明的第一实施例的示意电路图。参见图 1，一个差分输入/输出型读出放大器1有一个第一输入端10(+输 入端)和一个第二输入端11(-输入端)。当然，第一输入端10可以 用作-输入端，而第二输入端11也可以用作+输入端。放大器1具 有反相输出端26，和一个非反相输出端27。当差分输入/输出型读 出放大器1包括一个RS触发型锁存差分读出放大器时，由于输入 和输出端被公共使用，第一输入端10和非反相输出端27被公共 连接，第二输入端11和反相输出端26被公共连接。这个放大器的 操作将在后面参照图5描述。差分输入/输出型读出放大器1通过 一个控制信号19S-ON被通/断控制。

另一方面，在输入级，n个并行的多输入信号31，32…，33将 称为输入信号Q1-Qn。n个输入信号被分别输入到复位开关输入 块28。各复位开关输入块28的操作将拿输入信号Q1为例在下面 叙述。输入信号Q1通过变换器30被逻辑地反相，该反相信号通过 第一信号复位开关24被输入到一个电容器C1 20，由此，当第一信 号复位开关24被接通时，逻辑地复位电容器C1 20输入端到输入 信号Q1。信号复位开关24被一个信号PRES 12控制。另一方面， 输入信号Q1通过一个信号传送开关25传送到电容器C1而没有 通过变换器30。信号传送开关25被一个传送控制信号PT 13控 制。

注意，输入信号和一个出现在电容器的公共连接端的浮动节点 b的信号有下列的相互关系。假定Q1-Qn为n个输入信号，C1到 cn是连接到各自的复位开关输入块28的输入电容器。△V1和 △V2为由于在复位开关24接通时的初始状态输入信号Q1-Q2 产生的电势变化量，△vf是浮动节点b的电势变化量。信号输入前 后在浮动节点b的总电荷量保持相同(电荷守恒原理)，并由方程 式(1)表示如下。

C1(△V1－△Vf)＋C2(△V2－△Vf)＋

            …＋Cn(△Vn－△Vf)＝Co△Vf    …(1) 其中C0是浮动节点b的一个寄生电容23或者类似的参数。 当以上所述方程式被修改时侯，我们得到： $\Delta V_f=\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}\left[V\right]---\left(2\right)$

更具体地说，在各自的接线端的用Cx加权的电势变化的线性 和被输出，作为在浮动节点b一个电势变化。输入信号Q1-Qn可 以是模拟或者数字信号。在模拟信号情况下，该电路能被用作为一 个神经部件，用于加权和检测在各自的接线端的输入的幅度。另一 方面，在数字信号的情况下，一个用于比较输入信号的H和1电 平信号的主逻辑电路可被构成。一个第一复位开关4用作复位装 置，用于复位浮动节点b到第一复位电压源7的电势，并被一个控 制信号R14控制。一个第二复位开关5被用作复位装置，用于在初 始复位差分输入/输出型读出放大器1的输入端10到第二复位电 源8的电势，并由一个控制信号PR1控制。一个第三复位开关6用 作复位装置，用于复位输入端11到第二复位电源9的电压，并由一 个控制信号PR2控制。一个第一信号传送开关2传送在浮动节点b 的输入算术运算结果到差分输入/输出型读出放大器1的输入端 10，并由一个控制信号CN1控制。一个第二信号传送开关3传送在 浮动节点b的输入算术运算结果到差分输入/输出型读出放大器的 输入端11，并由一个控制信号18CN2控制。

图2是一个定时图，用于说明图1中所示的实施例的电路的操 作定时。这个实施例的操作的一个例子将参照图2叙述。

加到输入端的信号的逻辑通过变换器30被反相。在这个状态 下，由于控制信号12 PRES是在接通状态，n个电容器C1，C2，... Cn的输入端通过信号复位开关24被输入信号Q1，Q2，...Qn的反 相的逻辑电势Q1(反相的)，Q2(反相的)，...，Qn被复位。几乎在同 时，第一复位开关4通过控制信号14R被接通，浮动节点b作为电 容器的公共的接线端被复位到第一复位电势7，此外，第二和第三 复位开关5和6被控制信号PR1和PR2接通，差分输入/输出型 读出放大器的输入端10和11分别被复位到第二和第三复位电势 8和9。当电源电压是一个5-V系统时，这些复位电势7，8，和9最 好用2.5V，电源电压的一半。但是，复位电势并不限于这个电压， 也可能是其它的电压。第一复位电势7并非要总是等于第二和第三 复位电势8和9，可以是互不相同。有时，第二和第三复位电势8 和9可以是DC电势，该电势有一个偏移电压，在相反方向上对应 于差分输入/输出型读出放大器1的输入的偏移电压，来消除差分 输入/输出型读出放大器1的偏移的分量。

以这种方式，各电容器的二接线端和差分输入/输出型读出放 大器1两个接线端被复位的期间被称为初始复位周期，如图2所 示。当各自的节点已经达到复位电势，复位开关24，4，5，和6被关 闭，各电容器的二接线端和差分输入/输出型读出放大器1电势被 保持在复位电势。

当信号传送脉冲接通时，信号传送开关25被接通，非反相的 信号Q1，Q2，...，Qn被同时地传送到n个电容器C1，C2，...，Cn。 假定电源电压是一个5-V系统，输入信号是一个二进制信号在L 电平0V和在H电平5V(＝电源电压)，在初始复位电势和输入信 号之间的电压差最大为5V作为在当时信号变化分量，即，一个相 当于电源电压的电势改变被获得。因而，在浮动节点b的电势变化 根据方程式(2)增加。在当时在浮动节点b的电势变化被方程式(3) 表示如下。

其中，△Vx的值是-5V(5V的复位电势一当输入信号是OV 时)或者+5V(OV的复位电势-当输入信号是5V时)，CO是浮点b 的寄生电容。

其后，由于控制信号15Cnl被接通，浮动节点b的根据输入 信号变化的电势变化△Vf(非反相)通过第一信号传送开关2被传 送到差分输入/输出型读出放大器1的输入端10。当输入端10的 电势从第二复位电势8变化△Vf(非反相)时，控制信号Cnl被关 闭，该值被保持。在图2中，这个周期相应于非反相信号传送周期。

作为电容器的公共的接线端的浮动节点b由控制信号R通过 第一复位开关4被再次复位到第一复位电势7。在图中，该周期相 应于一个浮动复位周期。

此时，n个电容器C1，C2，...，Cn的输入端通过输入信号的非 反相逻辑被复位，即，非反相信号Q1，Q2，...，Qn。在这个状态， 当控制信号12PRES被接通时，第一信号复位开关24被接通，输 入端a通过变换器30被输入信号Q：，Q2，...，Qn的反相的逻辑电 势值Q1(反相的)，Q2(反相的)，…，Qn(反相的)再次复位。这样， 信号的反相的逻辑被传送到对于电容器C1，C2，...，Cn作为输入信 号，因而获得一个在浮动节点b的电势变化。从方程式(2)中，在当 时在浮动节点b的电势变化Vf(反相的)为：

由于控制信号CN2被接通，在浮动节点b的电势的信号电势 变化△Vf(反相的)通过第二信号传送开关3被传送到差分输入/输 出型读出放大器1的输入端11。当在接线端11的电势从第三复位 电势9改变△Vf(反相的)时，控制信号CN2被关闭，该值被保持。 在图2中，该周期相应于一个反相信号传送周期。

根据反相信号传送周期的完成，差分输入/输出型读出放大器 1的输入端10和11分别从复位电势保持通过方程式(31和(4)给 出的变化。包括复位电势和在输入接线端l0和11被保持的电势 VIN10和VIN11被分别通过方程式(5)和(6)得出。

这里，VRESET8为通过第二复位电势8确定的复位电势。

这里VRESET9为通过第三复位电势9确定的复位电势。

假定VRESETB＝VRESET9，差分输入/输出型读出放大器1 的差分输入电势差△VIN由下式得出： $\Delta V_{\mathrm{IN}}=V_{\mathrm{IN}10}-V_{\mathrm{IN}11}=V_{\mathrm{RESET}8}+\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}-(V_{\mathrm{RESET}9}+\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\stackrel{-}{\Delta V_x}}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x})$ $=\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x-\underset{x=1}{\overset{n}{\Sigma }}{C}_x\stackrel{-}{\Delta V_x}}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(7\right)$

由于以上所述公式(8)有相等线性和的绝对值，和相反的+/- 符号(△Vx＝-△Vx(反相的))，方程式(7)可被修改如下： $\Delta V_{\mathrm{IN}}=\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x-\underset{x=1}{\overset{n}{\Sigma }}{C}_x\stackrel{-}{\Delta V_x}}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}=\frac{2\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(9\right)$

如上所述，当电源电压时是5-V系统，通过方程式(9)得出的 △Vx最大为5V。由于通过非反相逻辑信号传送输入接线端10的 信号变化△V+(非反相的)和通过反相的逻辑信号传送输入端11 的信号变化△V+(反相的)被差分输入/输出型读出放大器1的差 分输入操作接收，它们是在单侧的信号变化的两倍，如方程式(9)所 示。这样，作为电容性的算术运算结果的从复位电势的电势变化可 在差分输入/输出读出放大器1之前被增加，如方程式(9)所示，读 出放大器1能执行高精度，高速的处理。

其次，当通过方程式(9)给出的差分输入电势差△VIN被保持 在差分输入端时，读出放大器1被控制信号19S-ON接通。利用这 个操作，根据接收的大的差分输入电势差△VNI，差分输入/输出 型读出放大器1被使能，并以高精度和高速并行地识别算术运算 结果。然后，读出放大器1提供—个非反相的输出OUT27和一反相 的输出OUT26到下一级作为差分输出。

当差分输入/输出型读出放大器1被设置有一个较高的增益的 时侯，被处理的并行信号的数目可被增加(50到几百)，整个处理 系统的算术运算速度也可被提高。

图3显示了差分输入/输出型读出放大器1的结构的一个例 子。由于在图3中同样的标号表示的部件具有与图1中的同样的功 能，其详细描述在此被略去。在图3中，由方程式(8)给出的差分电 势通过从初始复位周期到反相的信号传送周期的过程被保持在差 分输入/输出型读出放大器1的端10和11的+和-输入之间，如 在图1所示的实施例中已经叙述的那样。

参见图3，在+输入端10的电压被施加到NMOS晶体管600 的控制极，而在—输入端11的电压被施加到NMOS晶体管601的 控制极。NMOS晶体管600和601构成一个差分对具有一个公共的 源极，而源极被连接到NMOS晶体管504的漏极，执行一个恒定 的电流操作。NMOS晶体管604的源极被连接到地电势，而它的控 制极被公共地连接到NMOS晶体管613的控制极。公共地连接的 控制极被连接到控制信号S-ON19。当控制信号S-ON19被激励 时，NHOS晶体管604和613作为恒定的电流源被接通用作一个 恒定的电流源，而NMOS晶体管600和601的公共的源极被连接 到NMOS晶体管604的漏极。

差分对，即，NMOS晶体管600和601被接通。在该状态，有源 负载，即一个PMOS晶体管602，其控制极-漏极路径被连接到 NMOS晶体管600的漏极，和一个PMOS晶体管603，其漏极被连 接到NMOS晶体管601的漏极，开始操作。PMOS晶体管602的源 极被连接到一个电源Vdd 84，它的控制极被短路到它的漏极，而控 制极-漏极路径被连接到NMOS晶体管600的漏极PNDS晶体管 603的控制极，并作为输出被连接到NMOS晶体管609的控制极 作为在下一级的一个差分对的一个晶体管。

PMOS晶体管603的源极被连接到电源Vdd 84，它的漏极被 连接到NMOS晶体管601的漏极。在此二漏极之间的连接点作为 输出被连接到NMOS晶体管610的控制极作为在下一级的差分对 的另一个晶体管。

NMOS晶体管609和610构成一个差分对，具有一个公共连接 的源极，它被连接到NMOS晶体管613的漏极。，NMOS晶体管 609和610的漏极被连接到PMOS晶体管611和612的漏极作为 有源负载。PMOS晶体管611和612的源极被连接到电源Vdd 84， 它们的控制极被公共地连接到一个电源VB。电源VB提供一个用 于与控制信号S-ON同步地接通/断开PMOS晶体管611和612 的电压。更具体地说，当控制时信号S-ON被逻辑地激励时，用于 恒定的电流源的NMOS晶体管604和613被接通，与这个接通操 作同步，电源VB产生一个用于转换PNOS晶体管611和612从断 开状态到接通状态的电压。结果，PMOS晶体管611和612被接 通，并作为恒流源的有源负载。

在如图2所示的读出放大器接通期间。控制信号S-ON被激 励形成一初级差放大器，包括输入级NMOS差分对(600和601)和 有源负载602和603，和下一级差分放大器，包括输入级差分对 (609和610)和恒流源PMOS和负载611和612，由此接通差分输 入/输出型读出放大器1块。在该状态，在+和-输入端10和11 之间的差分电压△VIN被二个差分CMOS放大器放大并出现在下 一级的差分对(609和610)的漏极作为有一个大的振幅的差分输 出。然后，在一个传送控制极102包括连接到NMOS晶体管610的 NMOS和PMOS晶体管620和621，和一个传送控制极103包括连 接到NMOS晶体管609的漏极的NMOS和PMOS晶体管623和 624，，当一个控制信号改变到高电平时，即，被接通时，NMOS晶 体管620和623被接通，并且PMOS晶体管521和524通过变换器 622和625设置它们的控制极为低电平而被接通。

结果，当从第二差分CMOS放大器得到的作为差分输出的电 压被送到传送控制极102和103，变换器100由在下一级中的 NMOS和PMOS晶体管626和627组成，输出一个非反相输出，变 换器101包括在下一级的NMOS和PMOS晶体管628和529，输 出一反相的输出。此时，与控制信号S-ON的关断操作同步地，传 送控制极102和103被关闭。这样，一算术运算周期被完成。

即使当传送控制极102和103被接通时，控制极电压被保持， 并且输出保持其先前的输出状态，直到下一个算术运算周期为止。 在这个状态下，信号被传送到下一级，差分输入/输出型读出放大 器1等待在下一个周期中的处理。图4是一个S-ON，VB，和ST的 定时图。图4显示了作从反相的信号传送周期到图2中的下一个初 始复位周期的操作和显示了用于控制读出放大器1的控制信号S -ON，与S-ON同步的反相电压源VB，和用于控制读出放大器1 中的输出部分中的传送控制极102和103的控制信号ST之间的定 时关系。即使当控制信号ST从高电平变到低电平，输出仍保持所 述输出状态。

(第二实施例)

下面将参照附图5叙述根据本发明的第二实施例。在图5中， 图5中相同的标号表示与图1中的部件具有相同的功能的部件。并 且详细描述被略去。在这个实施例中，差分输入/输出型读出放大器 1包括一个锁存型读出放大器。图1的输入端10直接变成一个输 出信号OUT 27，并被提供给下一级，同样地，图1中的输入端11 直接地成为输出信号OUT(反相的)26，并提供该输出信号OUT的 反相的逻辑到下一级。

下面参照图2描述其操作。从初始复位周期到反相的信号传送 周期的操作与图1中的实施例中的相同，在输入/输出端10和11 产生的一个电压差可以由方程式(10)给出 $\Delta V_{\mathrm{IN}}=\frac{2\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(10\right)$

差分输入/输出型读出放大器包括RS锁存，它由变换器31和 32构成，而锁存型读出放大器1通过控制信号S-ON被接通/断 开控制。

在图2所示的反相信号传送周期过去以后，假定锁存型读出放 大器1的输入端10和11之间的电势关系满足VIN10＞VIN11， 并也满足： $|V_{\mathrm{IN}10}-V_{\mathrm{RESET}8}|=|V_{\mathrm{IN}11}-V_{\mathrm{RESET}9}|=\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(11\right)$

然后，方程式(11)能被改写为方程式(12)或者(13)。 $V_{\mathrm{IN}10}=V_{\mathrm{RESET}8}+\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(12\right)$ $V_{\mathrm{IN}11}=V_{\mathrm{RESET}9}-\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(13\right)$

VRESET8＝VRESET9。

当通过设置控制信号S-ON为高电平同时在输入端11和12 保持由方程式(12)和(13)得出的电势锁存型读出放大器1被接通 时，高于输入端10的复位电势的电势VIN10漂移到一个更高的电 势，因为锁存型读出放大器1的电势回馈作用，最后稳定在电源电 压Vdd。

另一方面，低于输入端11的复位电势的电势VIN11因电势 回馈效应，也漂移到一个较低的电平并最后稳定在地电势。同样地， 当VIN10＜VIN11时，输入端的电势10最后稳定在地电势，输入 端11的电势最后稳定在电源电压Vdd。这样，当差分输入端在锁存 型读出放大器1被接通以前被设置一个大的电势差时，一个高精 度，高速的算术运算可被实现。锁存型读出放大器1的灵敏度被改 进时，多输入(例如50到几百个输入)算术运算可以实现，并行算 术运算能被改进，由此得到信号处理系统的高算术运算速度。在这 个实施例中，锁存型读出放大器本身有一个存储数据功能，并可保 持数据直到下一个算术运算为止。因此，当并行算术运算的数目增 加时，传送到下一级的信号由于连接线路的延迟时间被相对每个 其它信号被延迟，否则，噪声会因为串扰而混入信号中，从锁存型读 出放大器的输出能够根据基本算术运算时钟实现高精度信号发送， 因为它们被锁存，因而保证高精度并行算术运算处理。

锁存型读出放大器的输入端11可以传送算术运算结果OUT 和算术运算结果OUT的反相的逻辑输出到下一级。因此，这些输出 能被传送到下一级作为差分输出。当下一个处理系统具有图1或5 中的输入级所示的多输入端时，输出信号OUT27和反相的信号 OUT(反相的)26能直接地被连接到信号传送开关25和连接到输 入算术运算电容器的信号复位开关24，在后来的处理中在复位开 关块28中不使用变换器30，由于这些信号有相反逻辑电平，因而 简化了电路结构并减少了电源消耗。

(第三实施例)

下面参照图6描述根据本发明的第三实施例。在图6中相同的 标号表示与图5中具有相同功能的部件，并略去其详细说明。这个 实施例的电路操作将参照图2叙述。但在读出放大器导通期间的详 细定时参照图7独立地被叙述。

在图6中，在每个复位开关输入块28中，在图5中的第一信 号复位开关24由NMOS晶体管74，PMOS晶体管75，和变换器12 构成，并用作用于信号复位开关的一个传送控制极。当控制信号 PRES12被设为高电平时，开关24被接通，并复位输入电容器C1 的一个输入端到输入信号Q1的反相的逻辑。

在复位开关输入块28中，图5中的信号传送开关255用作一 个用于信号传送的传送控制极，由NMOS晶体管76，PMOS晶体管 77，和图6中的变换器30构成。当控制信号PT 13处于高电平时， 开关25被接通，并在电容器C1的输入端写入输入信号Q1的非反 相逻辑。另一方面，图5中的第一复位开关4，第二复位开关5，第三 复位开关6，非反相逻辑信号传送开关2，和反相逻辑信号传送开关 3分别对应于NHOS晶体管70，56，57，58，和96。复位电势83为 当各自的节点时被对应的开关接通时要汇集的一个目标电势。在这 种情况下，第一，第二，和第三复位开关被给予一相同的复位电势 83。

在说明该实施例的操作的图2所示的定时图中，对应的开关从 初始复位周期到反相的信号传送周期被接通/断开，输入端11和 12的节点有一个由下列的方程式(14)给出的电势差： $\Delta V_{\mathrm{IN}}=\frac{2\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(14\right)$

当作为节点的输入端10和11之间的电势关系满足VIN10＞ VIN11时，如果复位电势83被表示为VRESET 83，电势VIN10和 VIN11分别由下面的方程式(15)和(16)给出：

     输入端10： $V_{\mathrm{IN}10}=V_{\mathrm{RESET}83}+\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(15\right)$

     输入端11： $V_{\mathrm{IN}11}=V_{\mathrm{RESET}83}-\frac{\underset{x=1}{\overset{n}{\Sigma }}{C}_x\Delta V_x}{\underset{x=0}{\overset{n}{\Sigma }}{C}_x}----\left(16\right)$

作为节点的输入端10和11被保持在由方程式(15)和(16)给 出的电势。

在这个状态，如图7所示，在读出大器接通期间，一个信号EV 被接通，设置NMOS晶体管55成接通状态。此时，具有一个公共 的源极的NMOS晶体管50和51用作一个差分NMOS锁存器。在 这种情况下，由于NMOS晶体管51被接通，NMOS晶体管50被 关闭，这些晶体管排出在输入端11上累积的电荷，作为较低的电 势的输入端11的电势(NMOS晶体管50的控制极和NMOS晶体 管51的漏极之间的节点)因为正反馈作用漂流到地电势，作为较高 的电势的的输入端10的电势(NMOS晶体管51的控制器和 NMOS晶体管50的漏极之间的节点)被保持。这样，当一个大于初 始电势差的电势差被产生在输入端10和11之间时，一个控制信 号1T 79从高电平变化到低电平，接通PMOS晶体管54。PMOS晶 体管54的源极被连接到电源Vdd84，当PMOS晶体管54被接通 时，具有一个公共的源极的PMOS晶体管52和53被用作一个差 分PMOS锁存器。结果，由于NMOS和PMOS锁存器被完全接通， 作为较低电势的输入端11(NMOS晶体管51的漏极和NMOS晶 体管50的控制极之间的节点)由于正反馈作用快速接近地电势，而 输入端10的电势(NMOS晶体管50的漏极和NMOS晶体管51的 控制极之间的节点)由于正反馈的作用，接近电源电压84。由于输 入端11的电势迅速地降到地电势。这样，输入端10被锁存在逻辑 “H”输入端11被锁存在逻辑“L”。

从节点10的输出信号OUT27和从节点11的输出信号OUT (反相的)被分别传送到下一级作为差分输出。

当输入端10和11之间的电势关系在满足VIN10＜VIN11的 时侯，通过一个相似的正反馈操作，输入端10被锁存在逻辑＂L＂，输 入端11被锁存在逻辑＂H＂。

如上所述，当具有一个大的电势差的差分信号被输入到信号锁 存器型读出放大器的输入端时，高精度，高速度处理被保证。

通过增加锁存型读出放大器的正反增益，可以实现多输入的算 术运算操作(例如50到几百个输入)，由此增加了并行算术运算的 数目和增加了处理系统的算术运算速度。

锁存型读出放大器本身有一个存储数据功能，并能操持数据直 到下一个算术运算为止。因此，当并行算术运算的数目增加时，要被 传送到下一级的信号由于连接线的延迟时间相对其它信号有一个 延迟，否则，噪音会因为串扰而混入信号，从锁存型读出放大器的输 出可以由于已经被锁存可以根据基本算术运算时钟进行高精度信 号传送，因此，保证了高精度的并行算术运算处理。

锁存型读出放大器的输入端10和12可以传送算术运算结果 OUT27和算术运算结果OUT27的反相逻辑输出到下一级。因此， 这些输出可以被传送到下一级作为差分输出。因此，在后续的处理 中，输出信号OUT27和反相信号OUT(反相)26可以直接被输入到 用于信号复位开关的信号传送控制极(NMOS晶体管74和PMOS 晶体管75的源极之间的节点)的输入端和用于信号传送的传送控 制极的输入端(NMOS晶体管76和PMOS晶体管77的源极之间 的节点)，因此，得到的电路结构简单，能耗少，并增加了处理速度。

(第四实施例)

下面参照图8描述第四实施例，其中上述的半导体器件被用于 一个相关运算电路。在图8中，相关算术运算电路包括主算术运算 电路块221-A，221-B，和221-C，其中每个具有7个输入端，变 换器222，和比较器223用于比较在输入端232的信号和对应的相 关系数233。当7个输入信号输入到主算术运算电路块221-A时， 主算术运算电路块221-B和221-C的输入端224和225接收相 同的信号。输入端226，227，和228接收从前面的主算术运算电路 块输出的信号。电容器229，230，和231被连接到输入端226，227， 和228并分别有容量值4C，2C，和4C(C是连接到正输入端的容 量)。    

参见图8，输入信号与相应的相关系数233一起被输入到比较 器223。当输入信号符合相关系数233时，各比较器223输出一个 高电平信号；否则，它输出一个低电平信号。从比较器223输出的 信号被输入到主算术运算电路块221-A到221-C。例如，当从比 较器223的输出被输入到7-输入端择多算术运算电路块221-A 时，如果高电平信号的数目是多数的话，即，如果7个输入信号中 四个或多于四个输入信号是高电平信号时，择多算术运算电路块 221-A输出一个高电平信号。表1中的栏3显示了该输出状态。

同样地，具有总数11个的输入端，即，七输入端224和具有一 个等于四个输入端的容量4C的输入端226的择多算术运算电路块 221-B当六个或六个以上的输入为高电平信号时输出一个高电平 信号。表1中的栏S2显示了这个输出状态。另一方面，具有总数13 个输入端的，即，7个输入端225，具有一个等于四个输入端的容量 4C的输入端228，具有一个等于二个输入端的容量2C的输入端 227的择多算术运算电路块221-C，当七个或多于七个输入为高 电平信号时，输出一个高电平的信号。在表1中的栏S1显示了这 个输出状态。

更具体地说，栏S3显示了在输入信号中根据高电平的信号的 数目，7-输入端择多算术运算电路块的输出值。其后，如图8所示， 从7-输入端择多算术运算电路块221-A的输出通过反相器222 被反相，反相的输出被加到择多算术运算电路块221-B的加权输 入端226。择多算术运算电路块221-8用作11-输入端择多算术 运算电路，其中，11个“C”被通常连接，11个＂C＂中的4个接收一个 来自加权输入端的信号，其余的7个端接收与输入到择多算术运算 电路块221-A相同的信号。例如，当七个输入中的四或以上为高 电平信号时，一个低电平信号被加到加权输入端，如上所述。此外， 当输入到除了加权输入端以外的输入端的七个输入信号的六个或 以上为高电平的信号时，11-输入端择多算术运算电路从整体上确 定一个多数，并输出一个高电平的信号。当七个输入中的四个或以 上和五个或更少为高电平信号时，由于择多未确定，一个低电平信 号被输出。另一方面，当七个输入中的三个或或更少的输入为高电 平信号时，一个高电平的信号被加到加权输入端226。当七个输入 中的二个或以上和三个或更少为高电平的信号时，由于4＋2或4 ＋3产生6或以上，一个择多被确定，一个高电平信号被输出。另 一方面，当一个或者更少的输入为高电平信号时，由于4＋0或者4 ＋1产生6或者更少，一个低电平信号被输出。在表1中的栏S2显 示了根据高电平的信号的数目，择多算术运算电路块221-B的输 出值。

当择多算术运算电路块221-A和221-B的输出信号的反相 的信号被加到两个分别具有x4和x2容量值4C和2C的加权输入 端228和227时，择多算术运算电路块221-C操作获得如表1中 的栏S1所示的输出。利用这个电路结构，如表1所示，符合多个输 入信号的相关系数的信号数目被转换成一个3-数字二进制值，进 而二进制值可被输出。

(第五实施例)

第五实施例将参照图9和表2进行描述。这个实施例举例说明 了一个使用本发明的3-位精度模拟-数字的转换器(在下文称为 A/D转换器)。如图9所示的A/D转换器包括1-，2-，和3-输入 算术运算电路块121-A，121-B，和121-C，和变换器122。输入 端123，124，和125接收来自前面的算术运算电路块的输出信号。 电容器126，127，和128被连接到输入端123，124，和125并分别具 有容量值C/2，C/2，和C/4(C是连接到正输入端的容量)。一个模 拟输入端129和设置输入端130分别与具有容量值C/4和C/8的 电容器131和132连接。各自的块具有数字输出端S1，S2，和S3。

在这个实施例中，一种情况将被举例说明，其中，一个5-V电 源系统被采用。参见图9，算术运算电路块121-A的被复位到0V， 算术运算电路块121-B和121-C的读出放大器的输入被复位到 大约2.5V。信号输入端123，123，和125，和设置输入端130的输入 算术运算电容器132的输入端被复位到5V。此时，信号输入端129 被设置在0V。其后，假定设置输入端130被设置在0V而到输入端 129的输入电压被从0V改变到一模拟信号电压。在这种情况下， 在算术运算电路块121-A中，当模拟输入电压变为大约2.5V或 者更高时，在块121-A中的读出放大器的输入电压超过一个逻 辑反相电压(在该情况假定为2.5V)，一个高电平信号被输出。在 表3中的栏S3显示了该输出结果。

当时模拟输入信号为2.5V或者更高时，输入端123从作为复 位电势的5V变化到0V，此时，在算术运算电路块121-B中的读 出放大器的输入端的电势变化由下式给出：

{C×VA－(C/2)x5－(C/4)x5}/(C＋C/2＋C/4){V}

其中，VA为模拟输入信号电压。

如从这个方程式中可以看出，当模拟信号电压VA等于或者 高于3，7V，算术运算电路块121-8输出一个高电平的信号，当电 压VA等于或高于2.5V并低于3.7V时输出一个低电平信号。在表 2中的栏S2显示了该输出结果。

同样地，从算术运算电路块121-C的输出的被示于在表2中 的栏S1。

根据这个实施例，如表2所示，一个转换模拟信号电压到3- 位数字信号并输出数字信号的A/D转换器通过一个很小的结构可 被实现，保证高的算术运算速度和低的消耗电压。

这个实施例已经举例说明了一个3-位A/D转换器。但是，本 发明并不限于此，当然，位数能很容易地被增加。在这个实施例中， 利用电容器的一个快闪型A/D转换器已经被举例说明。但是，本发 明并不限于此。例如，本发明可被适用到一个A/D转换器的编码器 电路部分，它以下面方式执行A/D转换，比较器比较输入到一个 电阻器阵列的信号与一个参考信号，编码器编码比较结果，因而 获得与前述相同的作用。

如上所述，在对应于多输入端的电容器装置的一端被公共连接 并且该公共端被输入到读出放大器的电路块中，电容器装置的容量 的总和大体为C的奇数倍，C为连接到多输入端的电容器装置的最 小的一个。

当一个相关电路没有控制输入端时，连接到输入端全部的电容 量有一个最小量值。另一方面，当相关电路，如上所述，例如图8中 所示的第四实施例，有控制输入端时，连接到控制输入端的电容量 C的偶数倍，如2C和4C，这些端的电容量的总和和奇数的输入信 号端大体为C的奇数倍。利用这个结构，与一个所需的参考值的明 确的比较可被达到，因而改进算术运算精度。

在以上所述中，相关电路已经被举例说明。在二进制D/A转换 器的情况下，如果最小显著位(1SB)的信号输入电容量由C表示， 下一个位的容量为2C，第二个下一个位为4C，依此类推，即每个位 的值为前一个的二倍，多输入端的电容量的总和为C的奇数倍，因 而实现一个高精度D/一个转换器。

对于A/D转换器，如图9中所示的第五实施例中所述，用于 鉴别是否模拟信号电平高于或低于整个范围的1/2的鉴别点的数 目被设置为一个奇数，即，在块121-A1中1(1C)，在块121-B 中，对应于鉴别标准1/4，2/4，和3/4的鉴别点的数目为三，即，一 个奇数，电容量的总数有一个奇数的多值，1＋2＋4＝7，以C/4作 为一个最小值。块121-C被设置有C/8(最小值)，C/4，C/2，C为 顺序地被加倍，即，一奇数的多值，1＋2＋4＋8＝15。

利用这个结构，由于高精度算术运算能被达到而无需任何不必 要的大的电容量，低功耗，高速度的算术运算可被实现。

在以上所述中，相关算术运算电路和A/D转换器已经被举例 说明，但是，本发明并不限于这些单元。例如，本发明可以被应用 到各种其它的逻辑电路，如一个数字—模拟转换器，加法器，减法 器这样一类的电路，因而获得与上述相同的作用。

特别是，当本发明被应用到AD/转换器时，如果用于接收1SB 数据的输入端的电容量用C表示，电容量仅仅需要被设置到向最 显著位如2C，4C，8C，...的两倍，因而实现一个二进制D/A转换 器，在这种情况下，从电容器的公共连接端的输出可通过一个源 极跟随放大器被接收。

(第六实施例)

第六实施例将参照图10描述如下。在第六实施例中，本发明 的技术被应用到一个运动检测电路，用于，例如动态的图象。参见图 10，运动检测电路包括存储器161和162用于分别存储标准数据 和参考数据，一个相关计算单元163，一个控制单元164用于控制 整个芯片，加法单元165，用于将相关计算单元163的相关结果相 加，一个寄存器166用于存储从加法单元165的输出和的最小值， 一个比较存储单元167，作为一个比较器和一个用于存储最小值的 地址的单元，一个单元168，作为输出缓冲器和输出结果存储单元。 一个标准数据串被输入到输入总线169，一个要与标准数据串作比 较的参考数据串被从输入总线170输入。存储器161和162包括 SRAMs，并由通常的CMOS晶体管电路构成。

由于单元153包括一个本发明的相关算术运算电路，从参考和 标准的数据存储器162和161提供给相关计算单元153的数据能 通过高速的并行处理而被处理。由于这个原因，单元163不仅能达 到很高速的处理，也可由小数目的元件构成，因而，减少了芯片尺 寸和成本。相关算术运算结果通过加法单元165被计算(估计)，在 比较/存储单元167的目前相关算术运算以前，与存储最大的相关 算术运算结果(最小和)的寄存器166的内容比较。如果当前的算术 运算结果小于在前的最小值，当前的结果被新近地存储在寄存器 166；如果先前的结果小于当前的结果，先前的结果被保持。利用 这种操作，最大的相关算术运算结果总是被存储在寄存器166中， 并根据全部的数据串的操作的完成，最后的相关结果被从输出总线 171输出，作为，例如，一个16—位信号。

控制单元164，加法单元165，寄存器166，比较/存储单元167， 和单元168在这个电路中被用常规的CMOS晶体管电路构成。具 体地，当加法单元165或者类似采用包括本发明的复位电路的电路 结构时，可实现高精度读出放大器操作和高速的处理。如以上所述， 不仅可以实现高速度处理和低成本，由于算术运算是在电容量的基 础上通过锁存电路被执行的，所以电流消耗可被减少，因而实现低 功耗。由于这个原因，本发明被适当地应用到便携设备，如8mm VTR摄像机或者类似的设备。

(第七实施例)    

本发明的第七实施例将参照图11A，11B，和11C进行描述。第 七实施例提供了一种电路结构，根据本发明的集成技术，在图象信 号数据被读取以前可以执行高速的图象处理，和一种光学的传感器 (固态的图象拾取元件)。

图11A是一个方框图，显示了这个实施例的一个电路的总的 结构，图11B是一个电路图，显示了这个实施例的一个电路的象素 部分的结构，图11C是一个示意图用于说明这个实施例的算术运 算内容。

参见图11A，该电路包括光接收部分141，其中每个包括一个 光电转换元件，行存储器143，145，147，和149，相关计算单元144 和141，和算术运算输出单元150。如图11B所示的光接收部分部分 141包括耦合电容器装置151和152，用于连接光学信号输出端和 输出总线线路142和146，一个双极晶体管153，连接到双极晶体管 153的基区的电容器装置154，和一个开关MOS晶体管155。输入 到图象数据读出单元160的图象数据被双极晶体管153的基区光 电地转换。

对应于光电地转换的光载波的输出被读取到双极晶体管153 的发射极，并根据通过耦合的电容器装置151和152输入存储的电 荷信号，升高输出总线线路142和146的电势。利用上述的操作，在 列方向的象素的输出的和被读取到行存储器147，在行方向的象素 的输出的和被读取到行存储器143。在这个例子中，如果双极晶体 管的基极电势通过每个象素部分的电容器装置154被升高的区利 用，例如一个译码器(在图11A到11C中未示出)被选择时，在读出 单元160上的一个任意的区的X-和Y-方向的和可被输出。

例如，如图11C所示，当图象156在时间t1被输入时，图象 157在时间t2被输入，通过在Y-方向分别加上这些图象获得的输 出结果158和159变为图象信号表示如图11C所示的一个车辆的 运动状态，这些数据被分别存储在如图11A所示的线路存储器147 和149。同样地，通过在X-方向加上图象数据获得的数据被存储 在行存储器143和145。

从如图11C所示的图象信号的数据串输出158和159中可以 看出，二图象的数据根据图象的运动变换。因而，当相关计算单元 148计算移动量，并且相关计算单元144同样地计算在水平方向的 数据时，在二维平面上的物体的运动可通过一个很简单的方法检 测。

如图11A所示的相关计算单元144和148可包括本发明的相 关算术运算电路。这些单元的每个具有比常规的电路少的元件数， 特别是，可以为传感器象素间距。这个结构根据从传感器输出的模 拟信号执行算术运算。但是，当本发明的A/D转换器被设置在每个 行存储器和输出总线线路之间时，一个数字相关算术运算毫无疑 问可被实现。

本发明的传感器元件包括一个双极晶体管。但是，本发明也适 用于一个MOS晶体管或者只用于一个光电二极管，而不设置任何 放大晶体管。

此外，这个实施例在不同时间不同数据串之间执行一个相关算 术运算。另外，当多个要识别的图形数据的X-和Y-投射结果被 存储在一个存储器中时，图形识别被实现。

如上所述，当本发明的象素输入单元和相关算术运算电路或 者类似电路被结合时，下列的效果是被期待的。

(1)由于从传感器被并行地和同时地读取的数据被进行与从 传感器中逐次读取数据的常规的处理不同的并行地处理，高速的运 动检测和图形识别被实现。

(2)由于包括一个传感器的一个单片半导体器件能被构成，图 象处理可被实现而无需增加周边电路的规格，可以低成本地实现下 列高级功能的产品：(a)一个控制设备用于旋转电视屏幕使其朝向 使用者方向，(b)一个控制设备用于调节空气调节器的风向朝向使 用者方向，(c)用于8-mm VTR摄像机的跟踪控制设备，(d)在一 个工厂中的标签识别设备，(e)能自动地识别人的机器人，(f)用于 车辆的车间距离控制器。

本发明的输入单元和电路图象的集成化已经被叙述。本发明不 仅适用于图象数据，而且也可用于例如，音频数据的识别处理。

如上所述，根据本发明，由于一个用于执行多个可变信号的并 行算术运算的电路可通过用比一个常规的逻辑电路少的晶体管构 成，并对一个微弱的信号具有高灵敏度，高速度算术运算和低功 耗可被达到。

由于具有同样的绝对值只是极性相反的信号可在差分输入/输 出型读出放大器的差分输入端被写入，读出系统的差分增益可被 增加，并且超高灵敏度检测可被实现。由此，并行处理操作的数目 可被增加，并且每周期的算术运算数目可被增加。由于差分输入/输 出型读出放大器能通过MOS晶体管被构成，一个小的电路规模， 一个小的处理级，和高速的处理能被达到，因为一个多输入级也 可通过MOS晶体管被构成。

而且，当差分输入/输出型读出放大器包括一个锁存型读出放 大器时，读出放大器本身有一个存储功能，并可输出反相的和非反 相的信号。由此，没有噪声混合的高精度数据可以被传送，当本发 明的半导体器件被相互串联连接时，多输入级的结构可被进一步 简化。

当本发明的半导体器件被用于择多电路，A/D或者D/A转换 器，和一个信号处理系统时，这样的一个单元或者系统能由具有 一个小的物理结构和一个小的电路规模的芯片构成。因而，连接线 路的数目可被减少，外部噪声的混可被去除，高速度算术运算处 理能被实现。

本发明不限于上述的实施例，在本发明的范围内可以有各种变 化和改变。

                     表1     输入     S3     S2     S1     0/7     0     0     0     1/7     0     0     1     2/7     0     1     0     3/7     0     1     1     4/7     1     0     0     5/7     1     0     1     6/7     1     1     0     7/7     1     1     1

                          表2 模拟输入电压     S3     S2     S1 0.0≤VA＜0.625     0     0     0 0.625≤VA＜1.25     0     0     1 1.25≤VA＜1.875     0     1     0 1.875≤VA＜2.5     0     1     1 2.5 ≤VA＜3.125     1     0     0 3.125≤VA＜3.75     1     0     1 3.75≤VA＜4.375     1     1     0 4.375≤VA＜5.0     1     1     1