计算电路

本发明涉及一种计算电路，这种电路可实现模拟数据的计算。

传统的计算机是数字型的，通过许多简单数字逻辑电路组合实 现计算，数字型计算在精度和冗余度上是很好的，而由于较精细的 主产过程使设备成本大，它的局限性已开始出现。模拟计算通常出 现于工程中，主要用于解微分方程，但它脱离技术的发展。由于上述 限制，目前，模拟计算再度吸引人们注意，运算放大器被用于传统模 拟计算中，但是由于它是靠电流驱动的，对大规模计算需要很多电 能。因此对大规模复杂计算；提供实用电路是困难的。

本发明目的是为大规模复杂计算提供可用的模拟型的计算电 路。

根据本发明不同的组合电路被提供，其中通过电容耦合实现加 法，通过电容耦合的加权实现乘法。

乘法亦可通过对数计算型电路实现，这种电路把电压转换成时 间长度，它也适用于指数计算。

图1是根据本发明用来加权加的第一种实施例的电路图。

图2是加权加电路的第二种实施例。

图3是乘法电路，用在图2的加法电路中。

图4是第3个实施例。

图5是图4中第3个实施例的开关装置。

图6是乘法电路的第2个实施例。

图7是滤波电路，用在图6的乘法电路中。

图8是图7中滤波电路的保持电路。

图9是图7加法电路中耦合电容的实施例。

图10是滤波电路的第2个实施例。

图11是图10中第2个实施例的加法电路。

图12是乘法电路的第3个实施例。

图13是图12中反相器INV1和INV2的电路。

图14显示图13中反相器。

图15显示了开关电路SW1到SW8的电路。

图16显示了开关电路SW9的电路。

图17是乘法电路的第4个实施例。

图18是乘法电路的第5个实施例。

图19是作为第3实施例的滤波电路。

图20是采样/保持电路的第一个实施例。

图21是乘法电路的第6个实施例。

图22是加法电路的第4个实施例。

图23是开关装置的时序图。

图24是采样/保持电路的第2个实施例。

图25是图27中电路的采样/保持部份。

图26显示前沿保持部份。

图27显示后沿保持部份。

图28是另一个前沿保持部份。

图29是图28中电路的变化。

图30是保持电路的第3个实施例。

图31是滤波电路的第4个实施例。

图32是乘法电路的第7个实施例。

图33是用在图32电路中的耦合电容。

图34是滤波电路的第4个实施例。

图35是图34中滤波电路中的加法电路。

图36是滤波电路的第5个实施例。

图37显示了数据寄存器，移位寄存器和图36中滤波电路的控 制部份。

图38是滤波电路的第6个实施例。

图39显示了图41的滤波电路中保持电路。

图40显示了图38中滤波电路的乘法电路。

图41是一电路图它显示了在LSI计算电路中电容器布局的第 一实施例。

图42是电容器布局的第2个实施例。

图43是电容器布局的第3个实施例。

图44显示了用在上面计算电路中LSI的结构的一个实施例。

图45显示了转换电路，它将二进制数转成多值数。

图46显示了信号电平图。

图47是一个将多值数变成二进制数的转换电路。

图48显示了信号电平。

图49显示了开关电路。

下文参照附图叙述本发明的加权加法电路的实施例。

在图1中加权加法电路的第一实施例由耦合电容(电容耦合装置)CP1， 反相器1NV1及1NV2串联组成，而CP1由电容(电容器)C0和C1并联连结。

反相器1NV1的输出经电容C10反馈到它输入端，并通过电容

C21输出到反相器1NV2。反相器1NV2的输出经电容C31反馈到

它的输入端，附加电容C11和C32平行连到CP1和C21上。

在CP1上，输入电压V1和V2分别输入到电容器C0和C1。

假设在1NV1和1NV2的输入端形成的失调电压彼此相等，电

压值定义成Voff，INV1的输入和输出电压定义为V3和V4，INV2

的输入电压定义为V5，那么就定义公式1

(C0V1+C1V1+C10V4)/(C0+C1+C10-C11)＝V3……(1)

由公式1得到公式2和3

V4＝{V3(C0+C1+C10-C11)-(c0v1+c1v2)}/c10……(2)

(C21V4+C31Vout)/(C21+C31-C32)＝V5……(3) 由公式3得到公式4

Vout＝{V5(C21+C31-C32)-C21V4}/C31……(4) 公式2代入公式4得到公式5

Vout＝V5(C21+C31-C32)/C31-V3

    C21(C0+C1+C10C11)/C10C31-

    (C0V1+C1V2)C21/C10C31……(5) 如果V1＝V2＝0那么  V3＝V5＝Voff  公式6就成立。

Vout＝Voff(C21+C31-C32)/C31-VoffC21(C0+C1+C10-C11)/ C10C31……(6) 如果消去失调，Vout＝0 那么公式6的右边成为0

(C21+C31-C32)C10＝(C0+C1+C10-C11)C21所以(C21+C31- C32)/C21＝(C0+C1+C10-C11)/C10……(7) 公式7表示1NV1和1NV2的闭环增益相等。如果C11和G32不存 在，那么公式7变成公式8，对电容C0，C1，C10，C21和C31的范围限 制不大。

C32/C21＝(C0+C1)/C10

也就是说电容C0，C1，C10，C21和C32的范围是可增大。

图2显示第2个实施例，它包括为输入电压V1到V4的第一个 及第2个耦合电容CP1和CP2，V1和V2是通过电容CP1加到 INV1输入端，V3和V4是通过电容CP2加到INV2输入瑞。这些 电路与图1中CP1和INV1电路相同。INV1和INV2的输出通过 耦合电容CP3相加输入到INV3。反相器INV1，INV2及INV3的 输出经电容C10，C12和C31反馈到它输入端，而CP1，CP2和CP3 经附加电容C11，C13及C32接地。

在CP1和CP2中，输入电压V1，V2，V3和V4被输入到电容 C0，C1，C2和C3上，若分别定义反相器1NV1，1NV2和1NV3的输 入电压为V5，V7及V9，其输出电压为V6，V8及Vout可得到如下公 式。 $V_6=\frac{V_5(C_0+C_1+C_{10}-C_{11})-C_0{V}_1-C-{1V}_2}{C_{10}}----\left(9\right)$ $V_8=\frac{V_7(C_2+C_3+C_{12}-C_{13})-C_2{V}_3-V_3{V}_4}{C_{12}}----\left(10\right)$ 这两公式代入公式11

C21V6+C22V6+C31Vout+V9(C32-C21-C22-C31)＝0……(11) 将公式(9)，(10)代入(11)得公式12

Vout＝V9(C21+C22+C31-C32)/C31

    -C21{V5(C0+C1+C10-C11)-(C0V1+C1V2)}/C10C31

    -C22{V7(C2+c3+C12-C13)-(C2V3+C3V4)}/C12C31

……(12)

同图1电路相同，当V1＝V2＝V3＝V4＝0，V5＝V7＝V9＝Voff

那么可得到公式13

Vout＝Voff(C21+C22+C31-C32)/C31

-Voff(C0+C1+C10-C11)C21/C10C31

-Voff(C2+C3+C12-C13)C22/C12C31……(13) 若消去失调Vout＝0公式12右边为0

(C21+C22+C31-C32)/C31＝(C21/C31)(C0+C1+C10-C11)/C10 +(C22/C31)(C2+C3+C12-C13)/C12……(14)

公式14表示1NV1和1NV2的加权加闭环加闭环增益等于 1NV3的闭环增益，加外在设计中电容器C11，C13和C32对电容器 C0，C1，C2，C3，C10，C12，C22，C21及C31的灵活选择是有影响的。

下文叙述经过加权加法和乘法电路的实施例。

图3中乘法电路的第一个实施例包括对输入的模拟数据Vin

进行选择的开关装置SW0到SW7这些开关装置受数字数据 b0到b7的每一位控制。

开关装置可分成两组，第一组G1包括SW0到SW3，第二组G2 包括SW4到SW7，每组通过耦合电容CP1和CP2集合而成。

耦合电容CP1由电容器C0到C3组成，CP2由电容器C4到C7 组成。C0到C3的容量同b0到b3权重成比例，而C4到C7的容量同 b4到b7权重成比例，而且，CP1和CP2通过电容C11和C13接地。

电容器CP1和CP2的输出输入到反相器INV1和INV2。每 个反相器INV1和INV2的输出通过耦合电容CP3联在一起。CP3 的输出经反相器INV3作为输出模拟数据Vout输出，并且CP3经 电容C32接地。

反相器INV1到INV3串联地连成3级，所以每个反相器的 精度可保证，在每个反相器中，它的输出经C10，C12或C31反馈到它 的输入，电容器容量根据公式15，16和17决定。

CC10-C11＝C0+C1+C2+C3……(15)

CC12-C13＝C4+C5+C6+C7……(16)

CC31+C32＝C21+C22……(17)

当INV1到INV3有增益G，在C0到C7上加的电压是V0到 V7，INV1和INV2的输入电压是V11和V12，INV1和INV2的输 出电压是V21和V22，INV3的输出是V31，那么可得到下面公式 $\underset{i=1}{\overset{3}{\Sigma }}\mathrm{Ci}(\mathrm{Vi}-V11)+C10(V11-V21)+C11V11=0----\left(18\right)$ $\underset{i=4}{\overset{7}{\Sigma }}(\mathrm{Vi}-V12)+C12(V12-V22)+C12V12=0----\left(19\right)$ C21V21+C22V22+C31(V31-Vout)+C32V31＝0    (20) V21＝GV11.   V22＝GV12 and Vout＝GV31    (21) 近似地 $\underset{i=0}{V21}=\stackrel{3}{\Sigma }\mathrm{CiVi}/C10----\left(22\right)$ $\underset{i=4}{V22}=\stackrel{7}{\Sigma }\mathrm{CiVi}/C12----\left(23\right)$

Vout＝(C21V21+C22V22)/C31            (24)

在此，相应于b0到b7，SWi被连到Vin或地，即Vi＝Vin或Vi＝ 0，下面公式就成立

Ci＝2i×Cu(i＝0 to 3)      (25)

Ci＝2i-4×Cu(i＝4 to 7)    (26)

C11＝C13＝C32＝Cu          (27)

Cu为电容量的单位

C22＝24×C21                                (28)

C31＝24×Cu                                 (29) 因此最后输出是模拟数据和数字数据的相乘结果如下所示。 $\mathrm{Vout}=\underset{i=0}{\overset{7}{\Sigma }}{2}^i\mathrm{biVin}/2^8----\left(30\right)$ If C31＝23×Cu                                  (31) 成立那么得到公式32，它的电平是公式30的2倍。 $\mathrm{Vout}=\underset{i=0}{\overset{7}{\Sigma }}2\mathrm{ibiVin}/27----\left(32\right)$

对每个控制电平，工作范围成为可选的

如公式26所示，作为乘法的位权重可分成b0到b3和b4到b7 两组，两组相加的结果进一步相加，对每个两级的乘法 电路，每个电容减小范围小于23。

如上所述，第一和第二反相器的闭环增益实质上彼此相等，反 相器的耦合电容经附加电容连到地，所以增益被平衡，而本实施例 具有使失调电压的影响降到最小的作用。

在图4中加法电路的第3实施例包括两个串行连结的反相器 INV1和INV2，INV1的输出经电容C22连到INV2bINV1的输出 经电容C21反馈到INV1的输入，而INV2的输出经电容C23反馈 到它的输入。INV1和INV2通过足够大的增益和反馈电路保证其 输出精度和线性特性。

用C11到C18多个电容平行相连的耦合电容CP1连到反相器 1NV1的输入。用多个电容C31到C38平行相连的耦合电容CP2连 到INV2的输入，耦合电容CP1和CP2对应电容C1i和C3i连到 公共开关装置SWi的输出端，输入电压Di和表示输入数据是正或 负的符号信号Si输入到SWi，Di的电压值永远是正，它显示输入数 据的绝对值。

开关装置SWi通过符号信号Si进行转换。当符号是正时，那 么Di从CP1输入到INV1。当符号是负时Di输入到INV2。SWi交 替连结电容C1i或C3i，因而Di是不会同地相连的。(见图5)，在此， Si是0或1的二进制信号。当D1是正，S1等于0，当D1是负S1等于 1。对应于INV1和INV2的输入电压V1和V2用如下公式计算 $\underset{i=1}{V1}=-\stackrel{8}{\Sigma }\mathrm{DiSiC}1i/\mathrm{CT}1----\left(33\right)$ $\underset{i=1}{\mathrm{CT}1}=\stackrel{3}{\Sigma }C1i----\left(34\right)$ $\underset{i=1}{V2}=\stackrel{8}{\Sigma }⟨\mathrm{Di}\overline{\mathrm{SiC}3i-C2\underset{.}{2}V}1(\mathrm{CT}1/C21)⟩\mathrm{CT}2----\left(35\right)$ $\underset{i=1}{\mathrm{CT}2}=\stackrel{8}{\Sigma }C3i+C22----\left(36\right)$ 下面条件是成立的C19＝C21＝C22＝C23＝16C11 C1i＝C3i＝常数，而下面条件可得到 $V2=(-\underset{i=1}{\overset{8}{\Sigma }}\mathrm{DiSiC}1i+\underset{i=1}{\overset{8}{\Sigma }}\mathrm{DiSiC}3i)/24----\left(37\right)$ 在此INV2的输出Dout被如下计算 Dout＝-(CT2/C23)V2 $=(\underset{i=1}{\overset{8}{\Sigma }}\stackrel{\prime }{D}i\overline{\mathrm{Si}}-\underset{i=1}{\overset{8}{\Sigma }}\mathrm{DiSi})/1G----\left(38\right)$ 这公式表示归一化带符号加电路。

图5是第3实施例中开关装置SW的电路它由触发器A和B 组成。

触发装置A由晶体管Tr1到Tr4及反相器INV3组成，电压 Vin输入到Tr1和Tr3的漏，Tr1和Tr3的源连到输出端ao符号 信号Sign输入到Tr1的栅，信号Sign经反相器1NV3输入到Tr3 的栅，Tr2和Tr4的源接地，Tr2和Tr4的漏连到输出端ao符号信 号Sign输入到Tr2的栅，同时符号信号Sign经反相器INV4输入 到Tr4的栅。

触发器装置B由Tr5到Tr8，1NV4及INV5组成。

电压Vin输入到Tr5和Tr7的漏，Tr5和Tr7的源连到输出 端b，符号信号Sign经INV4输入到Tr5的栅，符号信号Sign经 1NV4和INV5输入到Tr7的栅，Tr6及Tr8的源接地，Tr6和 Tr8的漏连到输出端b。符号信号Sign经1NV4输入到Tr6的栅， 同时符号信号Sign经1NV4和1NV5输入到Tr8的栅。

当符号信号Sign等于1时，触发装置A的Tr1和Tr3导通， 而电压V癌1n输入到输出端a，此电压再输入到1NV2。另一方 面，在触发器装置B上，Tr6和Tr8导通，输出端b接地成0V电 压。

同上相反，当符号信号等于0时，触发器装置a的输出端接地 成0V电压，在触发器装置b的输出端b，输出Vin，同时此电压再输 入到INV1。

上面加法电路通过包括反馈电路的串联连结的二级反相器保 证输出精度，由于数据进入第一级或第二级反相器是对应于数据的 正/负符号，故执行带符号模拟数据加法是可能的。

下文参考附图叙述乘法电路的实施例。

在图6中，乘法电路的第二实施例由一对运算放大器Amp3 及Amp4，和一对场效应晶体管Tr3和Tr4组成。模拟输入数据 AX输入到不反相的Amp3的输入端，Amp3的输出连到Tr3的 漏，Tr3的源经电容C3和C4接地，当数字输入电压B是高电平输 入到Tr3栅极C3和C4间的电压反馈到不反相的Amp3，Tr3导 通，此时，因AX电压加到C4，Amp3的输出受控制，在C4中储存 的电荷形成电荷电压等于AX。Tr3的源电压由如下公式所示 AX{(C3-C4)/C3}

在Amp4中，一个非反相输入到地，输出连到Tr4的源。Tr4 的漏连到C3，并反馈到Amp4的非反相输入端，数字数据B经反相 器INV反相输入到Tr4的栅，当B是低电平时Tr4导通，此时， Amp4的输出因Tr4的漏形成0V而被控制。

Tr3的源和Tr4的漏相连到电容C3输出，其输出是经包括C5 的耦合电容决定权重的加权输出，也就是相应于AX，M由{(C3- C4)/C3}Cpp表示，Cpp是经耦合电容预先确定的加权值，或用0作 为乘数的乘。

耦合电容是由很多电容(C51到C588个电容)组成的电路，如 图9所示它们共同连到一输入端，当电压V1到V8加到这些电容 上，输出电压V8由下面公式表示并且加权加法就实现，

V8＝(C51V1+C52V2+…C58V8)/(C1C2+…C8)……(39)

如图6所示的很多电路平行相连，以便将模拟数据直接乘以数 字数据，其中{(C3-C4)/C3}Cpp被定义成2n。

上面涉及的乘法电路有各种用途，图7所示的滤波电路是可选 的应用之一。在图中乘法电路由M11到M18及M21到M28表示。

在图7中，滤波电路有第一加法及乘法电路MC1和第二加法 及乘法电路MC2。第一个电路MC1包括很多平行相连的保持电路 H11到H18，每个保持电路H1K的输出端输入到乘法电路。而第二 电路MC2包括很多串行相连的保持电路H21到H28，每个保持电 路H2K的输出输入到乘法电路M2K。

在第一个加法和乘法电路中，输入数据D1n被输入，D1n在每 个保持电路保持一次再传到下个保持电路，而在每个保持电路中， D1n数据顺序被保持，顺序数据可用X(t-k)表达。在每个乘法电 路M11到M18，预定的乘数a1到a8事先被输入，电路如 下对顺序数据执行乘法。

M1K＝ak×X(t-k)……(40)

M1k是乘法电路M1K的乘结果。

乘法电路M1K及M1(k+1)的输出经加法电路A1K相加，加 的结果输出到下一个加法电路A1((k+1)。因此，加法电路A17按 照下面公式在第一个加法和乘法电路中计算所有乘法电路输出的 总和。 $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{ak}\times X(t-k)----\left(41\right)$

对第二加法和乘法电路，A17或H18的输出作为第二输入数据 Dm输入，Dm在保持电路H21到H28中被保持并传送到下个保持电 路，Dm的顺序数据被保存在每个保持电路中，在乘法电路M21到 M28的每一个中，预定乘数b1到b8被输入，并对顺序数据执行乘 法。

M2k＝bk×Y(t-k) M2K是乘法电路M2K的乘法结果。

乘法电路M2K和M2(k+1)的输出经加法电路A2K相加，加 结果输出到下一个加法电路A2(K-1)。因此，加法电路A27在第 二加法和乘法电路中按照下面公式计算所有乘法电路输出的总和， $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times Y\underset{1}{(t-k)}$

加法电路A21的输出输入到第一加法电路和乘法电路MC1 中加法电路A17，同时A17的输出成为MC1和MC2乘法结果总 和。

当sw连到H18上，Dm成为X(t-8)，MC2的输出如下面公 式所示 $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times X(t-k-8)$

经表达式bk＝a(k+8)从A17输出的MC1和MC2总和用 下面公式显示，因而FIR(有限冲击响应)型滤波器特性就得到。 $\underset{i=1}{\overset{10}{\Sigma }}\mathrm{dk}\times X(t-k)----\left(42\right)$ 当sw连到A17得到下面公式 $D_{111}=\underset{i=1}{\overset{8}{\Sigma }}\mathrm{ak}\times X(t-k)+\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times Y(t-k)----\left(43\right)$

Y(t)＝Dm                               (44)

这些公式意思是得到IIR(无限冲击响应)型特性。

如上所述，经开关sw，可实现FIR和IIR两种类型滤波器，对 FIR型，滤波器用全部保持电路和乘法电路具有比较大级数实现 的，这样，得到用途广速度高的滤波器。

图8是保持电路Hjk的实施例。Hjk由一对运算放大器Amp1 及Amp2和一对场效应晶体管Tr1和Tr2组成。输入数据Din输 入到非反相输入端，Amp1的输出连到Tr1的漏，Tr1的源经电容 C1接地，同时反馈到Amp1的非反相输入端。时钟CLK0输入到 栅，当CLK0是高电平时Tr1导通，当Tr1导通时，控制Amp1的 输出，因此等于Di的电压加到C1，同时电荷被存储形成充电电压 是din。

充电电压C1输入到Amp2的非反相输入端，Amp2的输出连 到Tr2的漏，Tr2的源通过电容C2接地，同时反馈到Amp2的反 相输入端，CLK0的反相时钟CLK1输入到Tr2的栅，依靠反相时 钟CLK1使Tr2导通，当Tr2导通时，Amp2的输出被控制，以使 电压等于C1的充电电压din，电荷存于C2中直到充电电压成为 din，使输出dout等于din被输出。

Din仅在时钟时序为1时保持，因为当C1充电时随着C1充电 对电路产生各种影响。

加法电路Ajk通过同图9相同电路用2输入或3输入来实现。

从上面电路输出的输出信号Dout被一次保持在Hout。

图10表示的是滤波电路的第二个实施例，它使用一个加法电 路At代替所用加法电路Ajk，定义每个乘法电路Mjk的输出为 Mjk如图11所示，耦合电容由电容器Cjk平行联接组成以实现加 权加。这电路的工作同图9电路相同。

下文参考附图叙述乘法电路的第3个实施例。

在图12中乘法电路M由很多开关电路SW1到SW8组成，模 拟输入数据X输入给它，而数字数据的数据位b0到b7输入到M 作为这些开关电路的控制信号，开关电路的输出连到由很多电容 CC0到CC7平行连结的耦合电容Cp中的每个电容上。CP的输出 连到反相器电路INV1。

电容器CC0到CC7的容量同权b0到b7相对应，它们正比于20 到27。当电容单位是C〔F〕时下面公式成立。

CC0＝20×C        〔F〕        (45)

CC0＝21×c        〔F〕        (46)

CC2＝22×C        〔F〕        (47)

CC3＝23×C        〔F〕        (48)

CC4＝24×C        〔F〕        (49)

CC5＝25×C        〔F〕        (50)

CC6＝26×C        〔F〕        (51)

CC7＝27×C        〔F〕        (52)

模拟输入电压X通过各个开关电路SWi乘以同2i成正比的 权重。因此，通过开关电路SW1到SW8，得到下述CP的V1输出。 $V1=X\times \underset{i=0}{\overset{7}{\Sigma }}(2i\times \mathrm{bi})\times c----\left(53\right)$

在INV1中通过电容C1，输出被反馈到输入端，C1的电容显示 于公式10 $C1=\underset{i=0}{\overset{7}{\Sigma }}\mathrm{CCi}----\left(54\right)$

INV1形成高精度的反相电压(-X)。

反相器电路INV2经电容C2连到反相器1NV1的输出，反相 器INV2有包括电容器C3的反馈电路。

在1NV2中，通过使C2＝C3形成公式11的输出，并使公式12 成立。

V3＝-V2(C3/C2)＝X(C3/C2)……(55)

Y＝X……(56)

如上所述，在乘法电路中，模拟输入电压X和输入电压(b0到 b7)相乘作为V3直接从1NV2输出，同时从1NV1输出反相的输 出。

INV1和INV2的输出连到开关电路sw9，sw9由数字数据的 符号位S控制转换，用来选择V2或V3作为输出电压Y输出，当S ＝1(高电平)时V2反相输出，当S＝0(低电平)时V3非反相输出。

图13详述反相器电路INV1和INV2，图14显示反相器电路 1NV1和INV2的一个反相器。

如图13所示，利用串联连结的很多反相器I1到I3，输出精度 得以改进。反相器I1到I3由pMOS和nMOS组成，pMOS的源连 到nMOS的漏，nMOS的源连到一电压源，输入电压输入到这些 MOS上，在两种MOS相连结处形成输出。

图15详细显示开关电路SW1到SW8。它们每个开关由cMOS 开关组成，这些开关有一个cMOS Tr1和一个封底晶体管Tr2串 连到它输入端组成，输入电压X输入到Tr1的漏，而输出电压由 Tr1和Tr2相连处形成。数字输入电压被反相输入到Tr1中 pMOS和Tr2中nMOS的栅极，而非反相的输入到Tr1中nMOS 和Tr2中pMOS的栅极，结果没有电压下降而实现X的开关。

图16详细显示开关电路SW9，V2和V3连到在各个cMOS Tr3和Tr4中的pMOS的源，pMOS的漏连到公共电容C4符号位 S直接连到Tr3中nMOS的栅和Tr4中pMOS的栅极，经反相器 I4反相信号连到Tr3中pMOS的栅和Tr4中nMOS的栅极。当符 号位是“1”，Tr3导通同时一反相输出V2加到C4。当符号位是 “0”，Tr4导通，非反相输出V3加到C4。因此，对应于符号位可能形 成正/负输出。

如上所述，模拟输入电压通过数字输入电压的开关信号被控制 传送到输出端。很多位数字输入信号被用来对很多模拟输出经耦合 电容加权和综合，符号位以数字信号的最高位权重的2倍而被加到 耦合电容上。结果，模拟数据和数字数据可直接相乘不需A/D或 D/A转换。

下文参考附图叙述乘法电路的第4种实施例。

在图17中乘法电路M有很多开关电路SW1到SW8同模拟 输入电压X相连，数字输入数据b0到b7同数字数据各位相对应作 为这些开关电路的控制信号的输入。

开关电路的输出连到耦合电容CP中的各个电容器，CP由很 多电容CC0到CC7平行连结而成，CP经反相电路1NV1和1NV2 输出输出电压Y。电容器CC0到CC7的容量与b0到b7权相对应。 即相应于20到27，当单位电容C是〔F〕，那么可得到如下公式。

CC0＝20×C        〔F〕        (57)

CC1＝21×C        〔F〕        (58)

CC2＝22×C        〔F〕        (59)

CC3＝23×C        〔F〕        (60)

CC4＝24×C        〔F〕        (61)

CC5＝25×C        〔F〕        (62)

CC6＝26×C        〔F〕        (63)

CC7＝27×C           〔F〕          (64)

根据这些公式，经各个开关电路SWi的模拟输入电压按比例 于2i被加权。

另外，耦合电容包括电容CC8，CC8经反相器INV1和开关电 路SW8将模拟输入电压X反相。与数字数据的符号位相对应的数 字输入电压输入到SW8，INV1的输出经电容C2反馈到输入端，而 C1＝C2，INV1以高精度形成X的反相电压一X。

电容器CC8的电容量用下面公式9得到，而经过开关电路 SW1到SW8开关转换得到CP的输出V1。

CC8＝28×C……(65) $V1=X⟨\underset{i=0}{\overset{7}{\Sigma }}(2^i\times \mathrm{bi})-2^8\times s⟩----\left(66\right)$

输出V1经带有电容器C3反馈电路的反相器电路INV2转换 到下个公式。 $V2=-V1(C3/\underset{i=0}{\overset{7}{\Sigma }}\mathrm{CCi})----\left(67\right)$

在此下面公式被建立而公式13被确定。

反相器电路INV3和INV2的输出经电容C4相连，包括电容 C5的反馈电路置于INV3上。

在1NV3中，形成公式14的输出，而C4＝C5那么得到公式 15。

Y＝-V2(C5/C4)＝V1(C5/C4)……(68)

Y＝V1                       (69)

为了将模拟输入数据X同数字输入电压(b0到b7)直接相乘 提供一乘法电路，根据符号位S可选择输出数据反相或非反相。

反相器INV1，INV2及开关电路SW1到SW9其电路与图13 到15的相同。

下文参考附图描述定标电路。

在图19中为用作定标电路的乘法电路的第5个实施例，第一 个耦合电容CP1第一个反相器INV1，第2个耦合电容CP2和第 二个反相器INV2串联，输入电压Vin输入到CP1。

CP1由很多输入电路L11，L12，L13和L14包括电容C11，C12，C13 和C14。电容器通过选择器SW11，SW12和SW13选择性地连到输 入电路L12，L13及L14或地。

C11，C12，C13和C14的组合电容量为(C11+C12+C13+C14)，耦 合电容(下面以有效组合电容量表示)把V1n连到INV1，其容量为 (C11+∑c1i)，∑c1i是电容C1i通过SW1i连到输入端的组合电 容。

在1NV1中，很多反馈电路L21，L22，L23和L24把反相器输出 反馈到输入。在L21，L22，L23和L24中连有电容C21，C22，C23和C24， C22，C23，C24经选择器SW21，SW22和SW23选择连到反馈电路 L22，L23，和L24或选择接地，C21，C22，C23和C24的组合容量为 (C21+C22+C23+C24)，耦合电容把1NV1的输出连到输入(下面以 有效组合电容量表示)。∑C2i的组合容量，它经SW2连到反馈 端。

CP2由很多连结电路L31，L32，L33和L34包括电容器C31，C32， C33和C34电容器C32，C33和C34通过选择器SW31SW32和SW33选 择连到连结电路L32，L33和L34或地，C31，C32，C33和C34的组合容 量为(C31+C32+C33+C34)。耦合电容连结1NV1和1NV2(下面以 有效组合电容表示)的容量变为(C31+∑C3i)。∑C3i是电容C3 猖的组合它通过SW3连到连结端。

在1NV2中很多反馈电路L41，L42，L43和L44把反相器输出反 馈到输入，在L41，L42，L43和L44中连有电容C41，C42，C43和C44。 C42，C43和C44经选择器SW41，SW42和SW43选择连到反馈电路 L42，L43和L44或选择接地。C41蔼，C42，C43和C44的组合容量为 (C41+C42+C43+C44)。耦合电容的容量把INV1的输出连到输入 (下面以有效组合电容表示)。∑C4i是电容器C4i的组合电容，它 通过SW4的连到反馈端。

1NV1和1NV2在输入和输出之间有很好线性特性关系，它的 输出是V癌1n蔼与有效组合电容相乘的结果，如下式所示。

M＝(c11+∑c1i)/(C21+∑C2i)……(70)

项M受开关SW11到SW13和SW21到SW23控制，它的精 度取决于电容器的电容分配的精度(因为它不是绝对值)在LSI中 这精度比较容易保证。

在CP2和INV2中，电容由公式2确定，而SW21，SW31及 SW41，SW22，SW32及SW42，SW23，SW33及SW43和SW24， SW34及SW44在开关中彼此内锁。

C21＝C31＝C41，C22＝C32＝C42

C23＝C33＝C43，C24＝C34＝C44……(71)

因此，公式3的关系总是保证

(C21+∑C2i)＝(c31+∑C3i)＝(c41+∑4i)……(72)

因此，公式4被确定

(C11+C12+C13+C14)＝(C31+C32+C33+C34)……(73)

在此，假定1NV1和1NV2的输入端的失调电压Voff彼此相 等，输入和输出电压V1n和Vout之间关系可用公式5和6计算， INV1的输出定义成V11。 (∑C1iVin+∑C2iV11)/(∑C1i+∑C2i)＝Voff            (74) (∑C3iV11+∑C2iVout)/(∑C3i+∑C4i)＝Voff           (75)  

按照上述关系得到公式76。

Vout＝mV1n{(C31+∑C3i)/(C4a+∑4a)}

+〔{(C41+∑4i+C31+C32+C34)/(C41+∑C4i)}

-{(C31+∑C3i)(C21+∑C2i)}

/{(C41+∑C4i)(C21+iC2i)}〕Voff……(76) 通过公式2，3和4关系得到公式8

MV1n{(C31+∑C3i)/(C41+∑C4i)}

{(C41+∑C4i+C31+C32+C34)/(C41+∑C4i)}

-u{(C31+∑C3i)(C21+∑C2i)}

/{(C41+∑C4i)(C21+∑C2i)}＝0……(77) 那么，失调被消去。

上述认为INV1和INV2的失调相等的假设被认为是比较好 的近似。

标量电路实现输出电平的精度控制，它能消除失调的影响。

如上所述，带有反馈电容的反相器是串联连结的，乘法同输入 电容和反馈电容有关，第一和第二反相器的失调电压可互相取消， 那么电平控制可精确实现。

在图19中，滤波电路的第三个实施例由很多采样保持电路H1 到H10通过转换电路串联而成，很多乘法电路M1到M10连结到采 样保持电路H1到H10的输出分支，每个乘法电路的输出全部连到 多路输入加法器。

在图20中为采样保持电路H0到H10的第一个实施例。

每个采样保持电路有输入端开关SW1，输入端电容C11，第一 放大器AMP1，中间开关SW5，中间电容C21和第二放大器Amp2 串联组成，第一个输入预置开关SW1和第二个预置开关SW4分别 平行相连到输入端开关SW2及中间开关SW5。

而且，反相器INV是串联地连到开关SW1和开关SW4，在第 一和第二放大器AMP1和AMP2中，输入和输出经反馈电容C12 和C22连结，同时输入和输出经第一和第二开关SW3和SW6可转 换相连。

图23是开关SW1到SW6的开和关时序图。

在初始状态，第一个输入预置开关SW1和第一个放大器 AMP1的预置开关SW3同时关闭，因为3个反相器INV形成在同 一晶片上，参考电压A和B的电位相等电压差几乎为0，在第一个 放大器AMP1中P1的初始化被实现，电荷引起误差可以消除。

在预定时间后，第一个放大器AMP1的第一个初始化开关 SW3打开，第一初始化开关SW1亦同时打开，输入端开关SW2关 闭，而模拟电压X1被输入到第一个放大器AMP1参考电压由 INV保持稳定。

如上所述，P1的初始化正好在模拟电压X1输入到第一个放 大器AMP1之前，所以模拟电压X1几乎没有误差地输入到第一 个放大器AMP1。

而通过预定时间之后，输入端开关SW2被打开，在预定时间后 第二个初始化开关SW4和第二放大器AMP2的第二个初始化开 关SW6同时被关闭。

当第二个初始化开关SW4和第二个放大器中的第二个初始化 开关SW6同时关闭时，因3级反相器INV形成在同一晶片上，参 考电压A和C电位相等，它们电位差几乎为0，在第二个放大器 AMP2中P2的初始化实现，电荷引起误差可消除。

而在预定时间后，第二个放大器AMP2的第二个初始化开关 SW6关闭，第二个输入预置开关SW4亦被打开，同时，第二个输入 预置开关SW4被打开。中间开关SW5打开。从第一放大器AMP1 输出的模拟电压X1被输入到第二个放大器。

如上所述，因为P2初始化正好在模拟电压X1输入到第二个 放大器之间，模拟电压几乎不带误差而输入到第二放大器。

如在图23所示时序图，开关打开是顺序实现的，在下一周期， 模拟数据X2被输入，以后X3，…Xn一个接一个连续输入到电路 H1。

如上所述，第二个放大器的输出模拟电压X1如同采样保持电 路H1到采样保持电路H2，而模拟电压X1顺序传送到保持电路 H10，用同样方法，下面模拟电压X2…和Xn是顺序传送到各个采 样保持电路H0到H10。

每个采样保持电路H1到H10传送模拟电压X1…Xn到下面 采样保持电路。另一方面，模拟电压X1…和Xn经分支电路输出 到同每个保持电路相对应的乘法器M1到M9，而采样保持电路 H10及有紧跟的采样保持电路，它仅顺序输出模拟电压X1…Xn 到乘法电路M10。

图24显示了乘法电路M1到M10的第6个实施例的电路图， 一个乘法器有多路开关转换器MUX11，MUX22及 MUX33，放大器1，2，和与放大器1，2相连的第3个初始化开 关SW7组成，放大器1和2的转换操作经第3个初始化开关SW7 实现。

模拟数据X1和参考电压输入到多路开关选择器MUX11， MUX22和MUX33的IN0同时打开时，因为3级反相器在同一晶 片上形成，参考电压的电位A和D的电压相等。其电压差几乎等 于零，放大器1的P3和放大器2的P4的初始化被实现，电荷引起 误差可消除。

在预定时间后，放大器1和2的第3个初始化开关SW7打开， 而且多路开关选择器MUX11，MUX22和MUX33的IN0，这些多路 开关选择器的INV1同时关闭，模拟电压X1输MUX11和MUX22， 多路开关选择器11和22输出模拟电压X1到放大器1。

放大器1的P3好在模拟电压X1输入之前初始化，因此模拟 电压X1实质上几乎无误差地输入到到放大器1。放大器1输出模 拟电压X1经多路开关选择器MUX33到放大器2。

P4在模拟电压X1输入到放大器2之前初始化，所以模拟电 压X1没有误差输入到放大器2。

乘法器M1到M10中每个把模拟电压X1，…Xn乘以从采样 保持电路H1到H10顺序输入的系数，它从乘法器2输出乘法结 果到加法器ADD。

在图22中作为加法电路的第5个实施例，显示了加法器ADD 的电路图。

加法器ADD是由很多多路开关转换器MUX1到MUX10和 MUX11到MUX20，放大器3及4和置于放大器3和4之间的多 路开关选择器MUX30组成。

第3个初始化开关SW8连到放大器3和4放大器3和4的转 换操作通过第3个初始化开关SW8实现。

模拟数据X1到X10及参考电压输入到多路开关选择器 MUX1到MUX10，MUX11到MUX20及MUX30，它们都是通过 控制信号CTL控制的。

当放大器3和4的第3个初始化开关SW8和多路开关选择器 MUX1到MUX10，MUX11到MUX20及MUX30同时打开时，参 考电压的电位A和E相等其电压差几乎为零，放大器3的P5和放 大器4的P6中初始化实现，电荷引起误差可消除。

而在预定时间后，放大器3和4的第3个初始化开关打开，而 多路开关选择器MUX到MUX10，MUX11到MUX20及MUX30 的INO，这些多路开关选择器的1NV1同时关闭，模拟电压X1到 X10输入到多路开关选择器MUX1到MUX10或MUX11到 MUX20。

模拟电压X1到X10输入到多路开关选择器MUX1到 MUX10，同时这些多路开关选择器输出模拟电压X1到X10。

在放大器3中P5在模拟电压X1输入之前初始化，因此，无误 差的模拟电压X1到X10输入到放大器3，放大器3输出加的结果 的模拟电压X1到X10的乘法经多路开关选择器MUX30到乘法 器4。

在放大器4中P6在模拟电压X1到X10的计算结果输入 到放大器4之前初始化，无误差数据就输入到放大器4。

另一方面，当模拟电压X1到X10输入到多路开关选择器 MUX11到MUX20时，这些多路开关输出模拟电压X1到X10的 加法和乘法结果到放大器4。无误差的模拟电压X1到X10的计算 结果输入到放大器4，加法器ADD的放大器4计算模拟电压X1到 X10的结果作为连续操作的电路的操作结果。

上述第2和第3个初始化开关在经足够时间在第2和第3个 初始化开关打开之后，第一初始化开关关闭后，关闭第2和第3个 初始化开关，这可以防止因初始化由充电电压引起的误差。

在图24中，显示了采样保持电路的第2个实施例的总电路，采 样保持电路有很多起始采样保持部份SH1到SH16，而SH1到 SH8及SH9到SH16是串行相连的，输入电压Din直接输入到 SH1，输入电压Din经采样保持电路FH1到FH8和SH9中BH 输入。

图25显示了SH1到SH16的组成，这些SHS在图中是以SH 来表示的，SH包括开关装置SW10，电容C10，反相器INV10，开关 装置SW11电容C13和串行连结的反相器INV11，INV10和 INV11的输出经电容C11和C14反馈到它们的输入端。当SW10 关闭的SW11打开时，C10由连到SW10的电压Vin充电，C10的 充电电压受INV10和C11控制，因为有INV10的输出电压所以等 于Vin。在SW10和C10之间，连接接地电容C12，它在高速充电 和放电期间补偿电荷，而SH输出曾经获得的输入电压Vin作为输 出电压Vout。

一旦获得电压后，SHi(i＝1到8)传送输入电压Din(i＝1)或 前一级SHi-1(i≥2)的输出电压，并产生输出电压Di。SHi(i＝9 到16)在采样保持后向下传输SHi(i＝9)的输出电压或输出前级(i ≥10)的输出电压到下级SH1+1，并产生输出电压i。

为实现这种采样保持，晶体管的漂移引起INV10和INV11的 输出误差及Di的误差，当数据顺序传送时误差被累加和扩大。

为了防止误差累加超过允许值，Din的传送在SH1到SH8上 执行，Din通过在SH9到SH16中的采样保持电路SH输入。

采样保持电路SH’由很多保持电路的前面部份FH1到FH8 同Din平行连结，而保持电路的后面部份BH共连到输出端。

图26所示由FH1到FH8组成。它们在图中以FH表示。FH 包括开关装置SW1，电容C1，反相器1NV1和开关装置SW2串行 联结，INV1的输出经电容C2反馈到输入端，当SW1关闭时C1被 DIN充电。C1的充电电压被INV1和C2控制，所以INV1的输出 电压等于Din。在SW1和C1之间连接接地电容，它用以补偿在C1 高速充电和放电期间电荷，而采样/保持输入电压Din被执行。

采样保持在FH1到FH8中之一执行，例如它以循环次序如 FH1→FH2→FH3→FH4→FH5→FH6→FH7→FH8→FH9执 行，然后Din经7个时钟延迟并输出到BH。

BH如图27组成，它串行地联结电容C4和反相器1NV2， INV2的输出经电容C5反馈到输入，当SW2在FH的一个关闭 时，C4经INV1的输出电压充电，C4的充电电压被INV2和C5 控制，所以INV2的输出电压等于INV1的输出，接地电容C6连到 C4的前级，它补偿在C4高速充电和放电期间电荷。

保持在BH上的电压传送到SH9，在Din传送到SH8的下一 个时间，Din传送到SH9，这相当于SH1到SH16串联连结情况， 从FH’到BH的传送仅是一步完成的，这同通过SH1传送到SH8 相比，降低了保持误差。

如上所述，可通过将串联保持电路分成两级，经SH’从第一级 把数据传送到第二级，可保证d1到d16的精度。

在下文显示保持电路的前一部份的第二种实施例，在图28中， 前面部份FH’由包括电容C13，反相器INV5串联连结的电路 CIR1，其输出经电容C14反馈到输入，电路CIR2提供了包括串联 连接的电容C16，反相器INV6，其输出经电容C17反馈到输入， CIR1和CIR2平行相连。

开关装置SW5和SW6用来分别在输入端和输出端选择CIR1 和CIR2。SW5和SW6连结位置方向相反。CIR1和CIR2中一个 实现放大和保持，另一实现数据输出，所以采样/保持和输出是同时 执行的，因此可以高速度实现采样保持和输出。

图29显示了图27的全部电路的变化，在这个电路中，SH1到 SH16分成4部份，SH1到SH4直接传输Din，SH9到SH12如图 27经SH’传送Din，而在SH5到SH8中Din在SH″后用保持电路 4级传送，在SH13到SH16中Din经SH’和SH″而传送。

如上所述，为了保证电平很多电容和反相器平行提供，通过开 关装置选择一个输入电压传送给电容，通过选择输出从电容器一级 到下一级电容而使电压保持。因此，因为减少传输次数使传输误差 最小。

在图30中，保持电路H的第3种实施例有一对运算放大器 Amp1和Amp2，一对场效应晶体管Tr1和Tr2。输入模拟数据 Din输入到Amp1的非反相输入端，Amp1的输出连到Tr1的漏， Tr1的源经电容C1接地同时反馈到Amp1的反相输入端。当时钟 CLK0输入到栅极且CLK0是高电平时Tr1导通。同时Amp1的输 出因加等于din的电压到C1而被控制，电荷被存储在C1上，所以 电荷电压等于din。

          AX{(C3-C4)/C3}                  (78)

在Amp2中，C1的充电电压连到非反相输入端。Amp2的输出 连到Tr2的漏，Tr2的源经电容C2接地，它亦反馈到AmP2的反 相输入端，Tr2在其位与Tr1相反对导通，而同CLK0反相的时钟 CLK1输入到栅极，当Tr2导通时，Amp2的输出被控制，所以等于 din的电压作为充电电压加到C1，在C2上电荷被存储，所以充电电 压成为din，对应于din的Dout放输出，Din是在一个时钟期间放 保存，因为在对C1充电时间不影响下一级，在预定时间内实现保持 不会失败。

利用运算放大器Amp1和Amp2的反馈系统输出精度得到保 证，保持误差成最小。

保持电路用作例如滤波电路那样示于图34图中显示保持电路 H11到H18和H21到H28。  

在图34中，滤波电路的第4实施例有第一和第二加法和乘法 电路MC1和MC2。电路MC1由很多保持电路H11到H18串联连 结组成。每个保持电路的输出H1k输入到乘法电路M1k，而第二电 路MC2由很多保持电路H21到H28串联连结组成，每个保持电 路H2k的输出输入到乘法电路M2k。

输入数据Din输入到MC1，Din在每个保持电路保持一次，再 传送到下个保持电路。在每个保持电路，Din的顺序数据被保持，顺 序数数被表达成X(t-k)。在每个乘法电路M11到M18，乘数a1 到a8预先输入，电路对应于顺序数据执行乘法如下。

M1k＝ak×X(t-k)……(79)

Mlk是乘法电路M1k的乘法结果。

乘法电路M1k及M1(k+1)经加法电路A1k相加，加法结果 输出到下一级加法电路A1(k+1)。因此，加法电路A17按照如下 公式在第一个加法和乘法电路中计算所有乘法电路的总输出。 $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{ak}\times X(t-k)----\left(80\right)$

在第二个加法和乘法电路中，A17的输出或H18的输出作为 第二个输入数据Din输入，Din在各个保持电路H21到H28保持 一次，并输入到下一级保持电路，Din的顺序数据被保存在各个保 持电路上，在每个乘法电路M21到M28中，预定乘数b1到b8被输 入，下面对应于顺序数据乘法被执行。

M2k＝bk×Y(t-k)……(81)

M2k是乘法电路M2k的乘法结果。

乘法电路M2k和M2(k+1)的输出经加法电路A2k相加，加 法结果传到下一级加法电路A2(k-1)。因此加法电路A27按如下 公式在第2个乘法求和由路中计算所有乘法电路的总输出。 $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times Y(t-k)----\left(82\right)$

加法电路A21的输出输入到第一加法和乘法电路MC1中加 法电路A17中，A17的输出成为MC1和MC的总乘法结果。

当SW连到H18时，Din变成X(t-8)，MC2按下面所示公式 输出。 $\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times X(t-k-8)----\left(83\right)$

经定义bk＝a(k+8)    MC1和MC2从A17上总输出用如 下公式表示，FIR型滤波器就实现。 $\underset{i=1}{\overset{1G}{\Sigma }}\mathrm{ak}\times X(t-k)----\left(84\right)$ 当SW连到A17端，得到下面公式； $D_{111}=\underset{i=1}{\overset{8}{\Sigma }}\mathrm{ak}\times X(t-k)+\underset{i=1}{\overset{8}{\Sigma }}\mathrm{bk}\times Y(t-k)----\left(85\right)$

Y(t)＝Dm

这些公式表示得到IIR型特性曲线

如上所述，经过转换SW，FIR和IIR型滤波器被实现，对于 FIR滤波器，保持电路的各级保持电路都能用于构成滤波电路的更 多级，实现用途宽速度高的滤波器。

图32是乘法电路Mjk的第7个实施例，Mjk由一对运算放大 器Amp3和Amp4及一对场效应晶体管Tr3和Tr4组成，输入模 拟数据AX输入到Amp3的非反相端，Amp3的输出连到Tr3的 漏，Tr3的源经电容C1和C4接地，C3和C4间的电压被反馈到 Amp3的反相输入端，当数字输入B输入到栅极且B是高电位时 Tr3导通，当Tr3导通时，Amp3的输出受控制，以使等于AX的电 压加到C4，同时电荷被存储，电荷电压是AX，而Tr3的源电压成 为AX{(C3-C4)/C3}

在Amp4中，非反相输入是接地，Amp4输出连到Tr4的源， Tr4的漏连到C3，它再反馈到Amp4的反相输入端。在Tr4的栅 极，经反相器INV反相的数据B的反相数字数据被输入，当B是 低电平时Tr4导通，当Tr4导通时，为了形成Tr4的漏的0V控制 Amp4输出。

Tr3的源和Tr4的漏相连再连到电容C5以便输出，通过耦合 电容包括C5加权的电压值输出，Mjk对应于AX用{(C3-C4)/ C3}Cpp表示，Cpp是由耦合电容预先确定的权重，或者乘法器中用 “0”作乘数做乘法。

耦合电容显示于图33中，很多电容平行相连(8个电容C51到 C58)，当电压V1到V8加到这些电容时，通过下面公式给出输出电 压V8同时加权就实现。

V8＝(C51V1+C52V2+…C58V8)/(c1+C2+…C8)……(86)

在图32显示电路是平行安置，用定义{(C3-C4)/C3}Ccp作 为2n以及输入每个数字数据位作为B，那么可直接用数字数据乘 模拟数据AX。

加法电路Ajk能通过图33所示的电路提供2或3个输入端实 现。

输出信号Dout是从上面组成输出的，在Hout被一次性保存。

图37显示了滤波电路的第4个实施例，其中加法电路At代替 加法电路Ajk，当各个乘法电路Mjk的输出定义成mjk时，通过如 图38所示用平行连结电容Cjk成耦合电容执行加法，运算功能同 图36的电路相同。

如上所述，保持电路通过两级的电容，因运算放大器而精确地 保持电压信号，时序分成保持相位和传输相位的，因此它有效控制 保持误差为最小。

在图38中，滤波电路的第6实施例有很多保持电路H1到 H16，每个保持电路的输出输入到相应乘法电路M1到M16。而移 位寄存器SR的每个数据区A1到A16连到每个乘法电路M1到 M16，数据区的这些数据作为乘数与保持电路的数据相对应。

乘法电路M1到M16的输出同加法电路AD相加计算出总 和。

当输入数据Din输入到保持电路H1到H10，Din的顺序数据 顺序保持在H1到H16，同时为从H1保持下一个顺序数据重复执 行，而在保持电路之间不传输数据，所需全部顺序数据在预定时序 内得到。

在H1到H16用第一组顺序数据充填后，为保持下一个数据 在每个保持电路中需要移动乘法器数据，如表1所示，用新的方式， 通过输入顺序数据，一个乘法器移位到下一乘法器，最后一个乘法 器移回到第一个乘法器。

在保持电路之间有保持误差传送时，在这样的保持电路中会被 取消。

保持电路H1到H16分成第一保持电路组HG1和第二保持 电路组HG2，H1到H8和H9到H16分别属于HG1和HG2。

在HG1和HG2之间，连结多路开关选择器MUX，HG1和 HG2的输入分成第一输入数据Din和第二输入数据D’in。

加法电路AD的输出一次保持在保持电路Hout，Hout的输出 反馈到多路开关选择器MUX。MUX选择输入第一个输入数据之 一或选择Hout的输出到HG2，在那里定义它为D’。

当选择Din作为D’时，滤波电路执行如下公式所示运算， 它成为FIR型滤波器。 $Y\left(t\right)=\underset{i=0}{\overset{15}{\Sigma }}\mathrm{aiX}(t-1)----\left(87\right)$

Y(t)是输出，X(t)和ai是乘数：

当选择Hout的输出作为D’时，滤波器电路执行如下公式所 示的运算，这是HR型滤波器 $Y\left(t\right)=\underset{i=0}{\overset{7}{\Sigma }}\mathrm{aiX}(t-1)+\underset{i=0}{\overset{7}{\Sigma }}\mathrm{biY}(t-1)----\left(88\right)$

Y(t)是输出，X(t)是输入而ai和bi是乘数。

图39显示了保持电路Hi的实施例，Hi由一对运算放大器 Amp1和Amp2和一对场效应晶体管Tr1和Tr2组成，输入模拟 数据din输入到Amp1的非负输入端，Amp1的输出连到Tr1的 漏，Tr1的源经电容C1接地并反馈到Amp1的反相输入端，当时 钟CLK0输入到栅极且当CLK0是高电平时Tr1导通，此时， Amp1的输出因加上等于din的电压到C1而被控制，电荷存于C1 中，所以充电电压成为din。

在Amp2中，C1的充电电压连到非负输入端，Amp2的输出连 到Tr2的漏，Tr2的源经电容C2接地，它亦反馈到Amp2的反相 输入端，Tr2同Tr1相位相反而导通，同CLK0时反相钟的时钟 CLK1输入到栅极，当Tr2导通时，因为等于din的电压加到C1的 充电电压上而Amp2的输出受控制，因充电电压等于din电荷被存 储，dout与din对应输出，Din经一个时钟时间而保持而且通过预 定时序实现保持，C1的充电时间对下级无影响。

图39是乘法电路Mjk的实施例，Mjk有一对运算放大器 Amp3和Amp4，一对场效应晶体管Tr3及Tr4组成，输入模拟数 据AX输入到Amp3的非反相输入端，Amp3的输出连到Tr3的 漏，Tr3的源经电容C1和C4接地，C3和C4间的电压反馈到 Amp3的反相输入端，当数字输入B输入到栅极且B是高电平时 Tr3通导，当Tr3导通时，Amp3的输出由于等于AX的电压加到 C4上而受控制，因充电电压是AX，电荷被存储，Tr3的源电压成 为AX{(C3-C4)/C3}

有Amp4中，非反相输入端接地，Tr3的输出连到Tr4的源， Tr4的漏连到C3，它同时反馈到Amp4的反相输入端，经反相器 INV反相的数据B信号输入到Tr4的栅，当B是低电平时，Tr4 导通，当Tr4导通时Amp4的输出因Tr4的漏形成0V而受控制。

Tr3的源和Tr4的漏相连再连到C5以输出，经耦合电容包括 C55加权的电压值输出，即Mjk同AX相对应表示成{(C3-C4)/ C3}Cpp，Cpp是耦合电容的权，或乘法器用乘数0执行耦合电容同图 33的相同。

V8＝(C51V1+C52V2+…C58V8)/(C1+C2+…C8)……(89) 在模拟数据AX和数值数据之间可直接执行乘法。

下文说明电容形成方法的实施例

图41显示在LSI中电容电路的第一个实施例，在这电路中1 表示电容单元，1，……36形成6×6方阵，每个单元电容是带圆角 的方块。

在垂直方向，在圆方框内导线表示为2，2……沿行扩展，为了 使连结电容组同邻近电容所连组不同，设有两组导线，不同导线组 沿方阵的行的两边提供，一根线所连的行的单元同另一根线所连的 单元相间，每组导线同电容的一半相连。

虚线所围方框A中，每组导线引到a或b端，导线的每组所连 的单位电容数为总单位电容数的一半，所以a端或b端同单位电容 总数的一半的电容相连。

虚线所围方框B显示了导线的另一种连结，在这里有端点a，b 和c，每个端点连结连到每个第3根线，每个端点连结总电容量的 三分之一。

图41显示了各个电容的一端点的连结，另一端的连线同上相 同，当一公共电压加到很多电容的一端时，这些电容连到一端，另一 端独立连结。

在图41实施例中，单元电容相连，所以组合电容的电容比是1 ∶1，连结成例如12∶24或9∶27的比例是可能的，另外脱开某些 单元电容，其它如9∶26的比例亦可能。

上面单元电容的分散式分配可改进相对电容的精度，使电容的 制造偏差影响减到最小。

图42显示了在LSI上电容器电路的第2个实施例，在本实施 例中，导线沿单元电容的行上扩展，所以，每根线同每行的所有单个 电容相连，这种连结比图41更为简单，同样能得到减少相对电容偏 差的优是。

图43显示了在LSI上电容器电路的第3个实施例，每行的单 元电容分成很多对电容，每对由相邻两个电容组成，每对电容所连 的线组不同于行向和列向相邻对，在图48中所用分散连结比第一 种实施更为简单而同样可得到低电容偏差的优点。

图45是一个转换电路图，它有计算电路以将二进制数转换成 多值4位数，TA，TB，TC和TD平行相连，电阻R4，R3，R2，R1和 R0连到晶体管的源。TC和TB的源分别通过电阻R3和R4连到 电源VCC及通过R4，R3和R2连到电源VCC，TA的源通过R4， R3，R2和R1连到电源VCC，在此，电阻R4和R0相等，而电阻 R3，R2和R12倍于R4或R0。

通过电阻R0到R4构成分压器，在电阻R3和R4间得到电压 (7/8)VCC，在R2和R3之间得到(5/8)VCC，在R1和R2间得到 (3/8)VCC而在R0和R1间得到(1/8)VCC。电压输出点分别定为 P3，P2，P1和P0。这些电压中仅有一个通过晶体管引到输出端。

当X和Y均为“0”时，仅信号A输出使TA导通，输入P0电 压作为Vout输出。

当X为“1”，Y为“0”时，仅信号B输出高电平，仅使TB导通， 点P1的电压作为Vout输出。

当X为“0”，Y为“1”时，仅信号C输出高电平，仅使TC导通， 点P2的电压作为Vout输出。

当X和Y均为“1”时，仅信号D输出高电平，仅使TD导通，点 P3的电压作为Vout输出。

在电路中，当信号A，B，C和D成为“1”时，电压Vout如下式 所示：

信号A：0≤Vout＜1/4Vcc

信号B：1/4Vcc≤Vout＜2/4Vcc

信号C：2/4Vcc≤Vout＜3/4Vcc

信号D：3/4Vcc≤Vout＜Vcc

那么，可以用二行的2位二进制数据表示成具有与一电压电 平对应的4个值的一行。

图46中用表显示了信号X，Y和信号A，B，C，D之间关系。

在图49中，V1和V2是输入电压，C1和C2是电容器，T1是 nMOS，T2是pMOS晶体管，若C1＝C2，电压V3将如下公式90所 示 $V3=\frac{C1V1+C2V2}{C1+C2}=\frac{V1+V2}{2}----\left(90\right)$ 在此，定义T1和T2的阈值电压为VT，如果V3＜VT那么信号 X’为“1”，如果V3≥VT那么信号X掣为具有开关特性的“0”。

下文描述从多值数转成数字数的转换电路，在图47中，具有 (1/4)Vcc和(3/4)Vcc的电压分压器给耦合电容提供输入电压，每 一耦合电容接收相位电压之一和输入电压Vin，彼此以相等权重相 加，耦合电容的输出分别为VC，VB和VA。

VA，VB和VC的输出分别输入到反相器以输出A’，B’和C’， 当每个反相器的阈值定义为1/2Vcc时，反相器的输入电压VA，VB 和VC按照公式90定义成如下公式。 $\mathrm{VA}=\frac{3/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(91\right)$ $\mathrm{VB}=\frac{2/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(92\right)$ $\mathrm{VC}=\frac{1/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(93\right)$

在此输入电压Vin为如下

如果Vin＜1/4Vcc    信号A’，B’和C’为“1”

如果Vin≥1/4Vcc    信号A’为“0”

如果Vin≥2/4Vcc    信号A’和B’为“0”

如果Vin≥3/4Vcc    信号A’，B’和C’均为“0”

在此，编码器接收A’，B’和C’。如果所有信号A’，B’和C’为 “1”，那么Y’和Z’信号电平为“0”，如果信号A’为“0”，那么信号 Y’为“1”，Z’为“0”，如果信号A’和B’为“0”，那么信号Y’为“0”而 信号Z’为“1”，如果信号A’，B’和C’均为“0”，那么信号Y’和Z’ 均为“1”。

因此，可以将4数字的2位数转换成二进制数。

图48显示了信号A’，B’和C’同信号Y’和Z’之间关系。

下文在二进制逻辑LSI的输入输出接口中具有二进制转成多 值或多值转成二进制接口电路中LSI电路的实施例。它可以减少 LSI上的引腿数。

在图49中，I/F2A为二进制多值地址信号的接口电路，I/ FMA是多值二进制地址信号的接口电路，I/F2D为二进制多值数 据信号的接口电路，I/FMD是多值二进制数据信号的接口电路， CPU和存储器芯片中是二进制逻辑电路，用在CPU中二进制地址 信号转成多值信号输出，通过存储器1的I/FMA输出信号转换成 二进制信号并存于存储器1中。

用于CPU中二进制数据通过二进制/多值I/F2A转换成多值 并输出，输出数据经存储器1芯片的多值/二进制转换器转换成二 进制数据并存于存储器1。

如果要处理数据通过CPU以二进制形式存于存储器1，经存 储器1的I/F2D实现二进制多值转换，通过CPU的I/FMD用 CPU二进制多值转换数据被处理。