电压控制阻抗合成器 |
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| 申请号 | CN201380044973.9 | 申请日 | 2013-09-03 | 公开(公告)号 | CN104919469A | 公开(公告)日 | 2015-09-16 |
| 申请人 | 侯经权; | 发明人 | 侯经权; | ||||
| 摘要 | 一个根据 指定 控制 电压 函数提供逐步可变阻抗的压控阻抗合成器，所述合成器包括 串联 连接的一个或多个二端阻抗模 块 ，每个阻抗模块有一个或多个串联连接的基本上相同的二端阻抗组件，以及相应数目的 开关 ，以 短路 方式选择通过阻抗模块的阻抗组件的数目，而所述开关由述控制电压通过模拟-数字转换器和数字处理装置控制。阻抗模块之间的阻抗组件值的比率，被根据阻抗模块中阻抗组件的数目独特地定义，借此电压控制的阻抗合成器被控制以提供单调和逐步可变阻抗的值。此外，通过使用电压控制的阻抗合成器，其它电参数例如 电流 和功率可以根据任何预定功能函数进行控制。 | ||||||
| 权利要求 | 1.数字阻抗合成器，包括： |
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| 说明书全文 | 电压控制阻抗合成器[0001] 发明背景发明领域 [0002] 本发明一般涉及电阻抗控制和合成的装置及方法，并且更具体地涉及以电压导至的阻抗控制和合成。 [0003] 在相关技术的描述 [0004] 电阻抗是一个电路当施加电压时所呈现对电流通过的对抗的量度。在现有技术中，可使用有源模拟电路的阻抗合成器或模拟器合成，用于广泛范围的规定的电阻，电容，和电感值的模拟阻抗。作为一个主要的应用，这些阻抗值被部署为校准电子测试和测量仪器的基准元件。在校准过程中，每个基准元件单独地由仪器测量，并且将测量值与已知值进行比较，从该确定该仪器读数的误差。在一般情况下，不同的仪器可能需要不同的参考元件。因此阻抗合成器可以方便地提供多种仪器所需的无数校准阻抗值。 [0005] 然而由现有技术合成器的阻抗的实现方式，在功率或电压处理能力方面受到模拟组件的限制。 [0007] US4963845，US5485115，US5585741，US6351137，US6369650，US6646463，US7808314和CN201141879，其中运算放大器，数字-模拟转换器，模拟-数字转换器和其他线性有源电路元件被部署在阻抗合成电路中。这些半导体电路元件的相对低的电压和功率处理能力已经造成其合成阻抗的功率或电压处理能力的限制。这些合成阻抗在校准电子测试和测量仪器中并没有问题，因为在这些都是在低讯号电平中进行的。 [0008] 然而在一些不同的区域，本发明将探讨电阻抗合成技术被部署用于仪器校准以外的其它应用。例如，通过改变电源电压下合成的负载阻抗，一个受控负载电流便形成。作为另一个例子，通过控制由阻抗合成器合成的负载阻抗，并供给固定的供电电压，输送到负载的功率便可被控制。另外，通过阻抗的控制，从而电流或功率，以至其它物理参数，如温度，光度，压力，力，速度等亦可被控制。这些似乎在学术和工程界中仍然是新颖的想法，将在本发明的以下描述中加以说明。 [0009] 对于这些应用，其中高功率或高电流是必需的，但如果部署高功率运算放大器和其它活性模拟设备以传统方式合成所需的阻抗，即使功率效率不考虑，不是不可能，但也将是非常困难和昂贵的。 发明内容[0010] 因此，本发明旨在通过建立具有以下功能的新型电压控制的阻抗合成器，以探索电子功率控制的新领域： [0011] a)通过选择性地连接阻抗元件以达至高功率效率。 [0013] c)合成阻抗的品质因数在应用频率下保持不变。 [0014] d)合成阻抗的线性度保持不变。 [0015] e)阻抗值根据控制电压的一个规定函数合成。 [0016] f)合成阻抗值与规定函数保持单调关系。 [0017] g)合成阻抗负有逐级但随着控制电压的预定函数的线性关系。 [0018] h)控制方法简单而直接。 [0019] 根据本发明的实施例，一个电压控制阻抗合成器根据控制电压的预定函数提供逐级可变阻抗值，所述合成器包括串联连接的一个或多个二端阻抗模块，在各阻抗模块中串联连接一个或多个基本上相同的二端阻抗元件，相应数量的开关给所有的在阻抗模块的阻抗元件作选择性地短路，所述开关由所述控制电压通过模拟到数字控制转换和数字处理装置进行控制。阻抗模块之间的阻抗元件阻抗值的比率根据阻抗模块中阻抗元件的数目所規定，使电压控制的阻抗合成器被控制以提供单调和逐级可变阻抗值。进一步，通过使用电压控制的阻抗合成，其它电参数例如电流和功率亦可以根据任何预定函数控制。 [0020] 此外，通过电路的对偶属性，本发明也可以应用到电气导纳的合成，如将在下面的描述中加以阐述。 [0021] 电压可控阻抗合成器VCZS作为本发明的实施例的操作原理是通过图1的框图图示。如图所示，一控制电压VCON(t)经模拟-数字转换器ADC被转换为它的等值数字，然后根据设计所要求输入的函数Func_d(t)由数字函数发生器DFG进行处理。数字函数发生器DFG输出Zvczs_d(t)，进一步通过开关模式编码器SPE处理以输出以开关模式表迖的合成阻抗Zvczs_s(t)，以控制数字阻抗合成器DZS的开关状态，从而产生由电压VCON(t)控制的合成阻抗Zvczs(t)。数字函数发生器DFG和开关模式的编码器的SPE可以通过任何适当的数字处理设备，诸如微处理器，合适的软件程序来实现。 [0022] 图2是表示反馈控制系统中部署一个压控阻抗合成器VCZS作为本发明的实施例的方框图。正如在任何控制系统中，控制参数首先被定义。该参数可以是任何旨在被控制的电气或其它物理量，例如电压，电流，电力，或其他物理量，例如温度，光度，压力，力，速度等，亦可以通过电气装置来控制。如图2所示，上述进行控制的物理量控制参数，由感测装置ParaSen检测或测量所述物理量诸如负载两端的电压，诸如通过的电流负载，诸如通过负荷的功率消耗，或如该负载的热效应而至的温度变化，等等。控制测量值可被转换成一个讯号，通过一般的电子装置，以其峰值，平均值，均方根值，瞬时或任何其他形式的值作为测量值，并与期望取得的物理量理想值ParaSet比较。比较的结果是电压VCON(t)，代表该控制参数从理想值ParaSet的偏离，将提供用于接通和断开各开关的电压可控阻抗内的控制讯号合成VCZS，以便控制作为负载阻抗的压控阻抗合成器VCZS，使控制参数偏离最小化，而不受电源或负载的任何变化，或任何其他的外來干扰(图2所示)。因此，该控制参数便如预期被调节到接近理想值ParaSet。 [0023] 如图2框图解说，部署压控阻抗合成器VCZS在发明实施例的反馈控制系统中，可覆盖任何物理控制参数，以根据所期望的ParaSet来控制。另外，ParaSet一般是时间的函数，因此其平均值，峰值时，均方根值，瞬时值或任何其他形式作为所需要的控制参数以实现该系统的 预期控制目标。更进一步地，要达到的参数，即是ParaSet，可以是相对于一个周期讯号的周期，例如50Hz或60Hz作为公用电力网电源周期的时间函数。 [0024] 因此，希望为上述应用提供一种装置或方法，通过阻抗元件组合的电路交换以合成阻抗值，以便在预定的控制范围内作一系列准确且迅速的级进变化。还希望该合成阻抗的任何变化是单调的，即表示控制数字输入增加时控制阻抗总是增加或保持不变作为，而控制数字输入值降低时控制阻抗始终降低或保持不变。作为稳定的控制系统的本质特征，单调性是必需的。此外，还希望在级进变化时每级的变化幅度相等，此特征亦是合成阻抗高精度控制不可或缺的。 [0025] 作为本发明数字化的应用，各种实施例是通过一个数字阻抗合成器DZS由“阻抗元件”的开关，如图3A作图解所示，深入的说明将在详细规格中进行。数字的方法，其阻抗值的变化是作离散级进式的。控制的精度因此受制于阻抗级进的大小。很明显对于阻抗控制的规定范围内，阻抗控制精度是与“阶梯”的数目成反比。也很明显，对于阻抗水平的任何固定数目，保持所有的阻抗级进的大小一致才可实现阻抗控制的最高精度。 [0026] 在过去的几十年中，许多不同的开关电路拓扑已经被发明及应用于其他领域，例如用于交流电压的调节。在一般情况下，当级进的数目增加以实现更精细的控制，开关状态的数量及开关实际数目需要不可避免地增加。由于开关是该系统的关键的和相对昂贵的元件，要降低系统的成本，就要限制雇用开关的数目，控制精密度亦经常如此被破坏。这是非常不希望见到的，而过去许多不同种类的开关电路拓扑和控制方法，企图在达到更高的控制精度时，仍能限制开关的数量以期简化电路和降低成本。然而，现有的一般设计仍然是结构复杂，并且缺乏设计和部署的灵活性。 [0027] 此外，有足够多的开关状态可取得高精度的级进，使更高的控制精度变得可行，亦为设计师们带来了新的挑战。取决于实际的电路设计，及电路实际的精度，当级进的大小减小时，线性或数字控制讯号和控制阻抗之间的单调关系可能会丢失，从而可能导致系统不稳定或控制精度下降，因而给以设计师一个非常具有挑战性的任务。 [0028] 事实上，有一个问题影响了压控阻抗合成器VCZS的线性和单调性的实际限制，即阻抗元件ZES的准确性。可以证明，当阻抗元件ZEs未能造得精确，彼此间比率未有足够良好的匹配，线性和单调性将无法实现。因此，如果在系统设计中这方面未能妥善解决，该压控阻抗合成器VCZS在控制精度和系统稳定性方面的性能，则有可能受到损害。 [0029] 除了可用组件的实际限制，由本发明公开的方法，在设计压控阻抗合成器VCZS中的控制精度而言，部署交换机的数量，阻抗元件的总数和数值，都没有限制。控制方法和相关的控制电路亦是简单而直接的，而影响线性度和单调性的实际限制将得到解决，而其连带的不良影响也被除去。 [0031] 附图简述 [0032] 鉴于上述，及如本专利说明书的进行，对于本发明涉及的领域技术人员，其他的优点将变得明显。本发明在本文中通过构成本发明的一部分的参照附图进行描述，其中包括本发明的原理，及一些典型的优选实施例，其中： [0033] 图1是一个压控阻抗合成器VCZS，作为本发明的实施例的操作原理的框图。 [0034] 图2是一个反馈控制系统中部署了压控阻抗合成器VCZS作为本发明的实施例的方框图。 [0035] 图3A示出一个部署在压控阻抗合成器VCZS中的数字阻抗合成器DZS的基本架构，作为本发明的实施例。 [0036] 图3B示出了阻抗合成器的输入和输出之间的可能关系。 [0037] 图3C示出了作为本发明实施例的数字阻抗合成器DZS的输入和输出之间的关系。 [0038] 图4示出在本发明示例性的实施方案中，阻抗与控制电压成正比的压控阻抗合成器VCZS的简化结构。 [0039] 图5示出通过一个压控阻抗合成器操作來控制电流的原理，作为本发明的示范实施例。 [0040] 图6示出通过压控阻抗合成器操作使阻抗线性化的原理，作为本发明的典型的实施例。 [0041] 图7示出通过压控阻抗合成器操作的功率控制的原理，作为本发明的示范实施例。 [0043] 图9示出一个数字导纳合成器DAS的工作原理，作为本发明的实施例。 [0044] 发明详述 [0045] 名词解释： [0046] ADC 模拟数字转换器 [0047] DFG 数字函数讯号发生器 [0048] SPE 开关模式编码器 [0049] VCON(t) 控制电压 [0050] Vcon_d(t) 数字形式的控制电压 [0051] ParaSen 传感装置，用于检测或测量的物理量 [0052] ParaSet 物理量的所需值从一个系统来实现 [0053] DZS 数字阻抗合成器 [0054] VCZS 电压控制阻抗合成器 [0055] Zvczs(t) 由电压控制阻抗器合成的合成阻抗 [0056] Zvczs_d(t) 以数字形式表迖的合成阻抗 [0057] Func_d(t) 以数字形式表迖的函数 [0058] Zvczs_s(t) 以开关模式表迖的合成阻抗 [0059] VCOMP 电压比较器 [0060] PowSup 电源 [0061] ConAct 控制执行器 [0062] Disturb 干扰 [0063] ZM 阻抗模块 [0064] MZM ZMS的总数 [0065] TOM1 第m个阻抗模块ZMm输出端一 [0066] TOM2 第m个阻抗模块ZMm输出端二 [0067] ZMm 第m个阻抗模块，m＝1到MZM [0068] Zmo 第m个阻抗模块ZMm的最大标称阻抗，m＝1到MZM [0069] δΖ 从Z标称值的偏差 [0070] ZE 阻抗元件 [0071] ZEmc 第m个阻抗模块ZMm中第c个阻抗元件，c＝1到Nm，m＝1到MZM[0072] Nm 第m个阻抗模块ZMm中阻抗元件ZE的总数目，m＝1到MZM [0073] Zm 第m个阻抗模块ZMm中每个阻抗元件的标称阻抗，m＝1至MZM，Zm＝Am+ [0074] jBm，其中A和B分別为阻抗和感抗 [0075] Zmc 第m个阻抗模块ZMm中第c个阻抗元件的标称阻抗，c＝1到Nm，m＝1至MZM [0076] δZmc 从Zmc标称值的偏差 [0077] δZa 在所有阻抗模块ZMS所有阻抗元件ZES从标称阻抗的最大偏差[0078] Smi 第m个阻抗模块ZMm中第i个开关在，i＝1到Nm [0079] CS 开关控制讯号 [0080] CSm 第m个阻抗模块ZMm的开关控制讯号 [0082] Vsense 电压传感器 [0083] f(t) 时间的函数 [0084] Iload 负载电流 [0085] PWRset 预设功率，或参考功率 [0087] Vsup 供电电压 [0088] Vs 供电电压Vsup代表讯号 [0089] VI 电流的电压代表讯号 [0090] Vac 交流供电电压 [0091] Vrect 整流电压 [0092] DAS 数字导纳合成器 [0093] VCAS 压控导纳合成器 [0094] AM 导纳模块 [0095] AE 导纳元件 [0096] 本发明现在将参照附图作更具体的描述。但应注意的是，以下描述的本发明的优选实施例只是以说明和描述为目的，由于根据本发明电压控制阻抗合成器可以在各种领域中被有利地使用和修改，但并非是穷尽性的，或者是被公开的确切形式所限制。 [0097] 图1是一个方框图，示出一个电压可控阻抗合成器VCZS的操作原理，作为本发明的实施例。如图所示，控制电压VCON(t)，一般经时变化，连续地经模拟-数字转换器ADC被转换为它的数字等价值Vcon_d(t)，然后由数字处理装置进行处理，在数字函数发生器DFG中按照控制电压VCON(t)相应的定义的函数Funct_d(t)，以数字形式合成阻抗Zvczs(t)。从数字函数发生器DFG，Zvczs_d(t)的输出，被进一步由数字处理装置进行处理，在开关模式编码器SPE建立开关状态的模式，成为数字形式的讯号Zvczs_s(t)，依此设置在数字阻抗合成器DZS开关，并从而根据控制电压VCON(t)產生阻抗值Zvczs(t)。 [0098] 这里的“数字处理装置”是指部署为必要的数字逻辑操作的任何数字设备或装置。 [0099] 数字阻抗合成器DZS包括串联连接的一个或多个二端阻抗模块，其具有一个或串联连接的多个基本上相同的二端阻抗元件和相应数目的开关，通过短路以选择每个阻抗模块内的零个至所有的阻抗元件。根据阻抗模块中阻抗元件的数量独特地定义，成为所述阻抗模块之间的阻抗元件的比值，并通过由数字处理装置执行的开关模式编码器SPE控制所述开关，所述数字合成器的阻抗便可以被控制，並根据该控制电压VCON(t)，以提供单调和逐级可变阻抗的值。数字阻抗合成器DZS的工作原理解释，更多细节如下。 [0100] 图3A示出一个数字阻抗合成器DZS的基本架构，部署在压控阻抗合成器VCZS中作为本发明的实施例。如图所示，数字阻抗合成器DZS包含一个或多个两端子串联连接的阻抗模块ZMS提供一种受控阻抗ZDZS，阻抗模块ZMs的总数是Mzm。所述Mzm个阻抗模块ZMs中每个具有两个输出端，TOM1和TOM2，m＝1到Mzm，如图所示。图中透露了阻抗模块ZM2电路拓扑的细节，以作为典型阻抗模块ZM的说明性示例。类似的电路拓扑结构在每个阻抗模块ZMS中存在。 [0101] 在每个所述阻抗模块ZMs中，有一个或多个双端阻抗元件ZES串联连接，而连接之前所述的阻抗元件ZES是互相电隔离的，而在第m个阻抗模块ZM中ZES总数为N m，其中m＝1到MZM。每个所述阻抗模块ZM内，所有的阻抗元件ZES具有基本上相同的阻抗值，即使是具有非线性特性阻抗元件，例如二极管亦然。 [0102] 换句话说，所述阻抗元件ZES的标称阻抗值是Zm1＝Zm2＝Zm3＝......＝Zmc，其中c＝1到Nm，即对于任何的阻抗模块ZMm。对非线性阻抗元件来说，依本设计相同的电流通过每一个阻抗模块ZM中所有已选阻抗元件，所以此等式仍然有效。第m个阻抗模块ZM中相等的阻抗元件阻抗值被标称为Zm。 [0103] 每个所述阻抗模块ZMs内，所有的阻抗元件ZEs被串联连接，使得每个阻抗元件ZE被直接加入到阻抗模块ZM的整体阻抗。换言之，从第m个阻抗模块ZM能实现的最大阻抗是该阻抗模块ZM的所有阻抗元件ZEs直接数学总和，即是ZmxNm。 [0104] 此外，附加的要求是，在指定工作频率下，所有阻抗模块的阻抗元件基本上是有相同的品质因数。换句话说，任一阻抗元件的电抗和电阻的比率是相同的。由此，任何数量为串联连接的所有阻抗模块阻抗元件的组合阻抗可以由相应的电阻和电抗值的分别直接求和而确定。 [0105] 在每个阻抗模块ZM中，以ZM2为例，其中阻抗元件ZES的数目设为N2＝4。如图所示，指定开关S21，S22，S23和S24并联连接于串联的阻抗元件ZES，而每个开关的其中一端被连接阻抗模块ZM2两个输出端TO21和TO22的其中一端的如图3A。所有开关的另一端子连接到所述串联阻抗元件ZES如下：开关S21至TO22被连接到所述第一阻抗元件ZE21，开关S22被连接到阻抗元件ZE21和ZE22连接端，开关S23被连接到阻抗元件ZE22和ZE23连接端，S24在连接阻抗元件ZE23和和ZE24连接端。总括地说，开关S2i被连接到ZE2(i-1)和和ZE2i连接端。 [0106] 可替代地执行相同的功能，开关S21，S22，S23和S24可以一起连接到输出端子TO22而不是图示到TO21，其他开关端子接为S21连接到TO21並连接到第四阻抗元件ZE24，开关S22被连接到 阻抗元件ZE24和ZE23连接端，开关S23被连接阻抗元件ZE23和ZE22连接端，开关S24被连接阻抗元件ZE22和ZE21连接端。总括地說，开关S2i被连接到阻抗元件ZE2(N2-i+1)和和ZE2(N2-i+2)连接端。 [0107] 注意，开关是一个电组件，可以接通和断开电路，中断电流或者从一个导体分流到另一个导体。因此本文所提到的开关，不限于任何形式或任何种类，例如机械接触开关，继电器开关，电源接触器，半导体开关，例如MOSFET，JFET，IGBT和双极结型晶体管，晶闸管，固态继电器等等。 [0108] 单调性的属性是指一种数字阻抗合成器DZS的合成阻抗如何跟随控制数字输入的方式，即表示控制数字输入增加时控制阻抗总是增加或保持不变，而控制数字输入减小时控制阻抗始终降低或保持不变。根据本发明各实施例中，所有阻抗模块ZMs的所有阻抗元件ZES，即ZEmc亦即第m个阻抗模块ZM中的第c个阻抗元件，c＝1到Nm，m＝1到MZM，适当的权重要以标称阻抗Zm分配给不同的阻抗模块ZM。实现单调性必须满足如下的必要条件： [0109] 最低加权分配给ZM1，那么对于ZM2，ZM3，ZM4等逐级更高的权重，单调性的起碼条件是： [0110] Z2的值不低于ZM1的最大可实现值； [0111] Z3的值不低于ZM2最大可实现值加ZM1的最大可实现值； [0112] Z4的值不低于ZM3最大可实现值加ZM2最大可实现值加ZM1最大可实现值；等等。 [0113] 此外根据本发明的一些实施例，对于一个数字阻抗合成器DZS的合成阻抗和控制数字输入之间的线性关系，有需满足另一个条件： [0114] 阻抗模块ZMs之间其每个阻抗元件ZE的阻抗Zm的比例，由阻抗模块ZM的阻抗元件数目独特地以下面等式定义： [0115] Z1：Zm＝1：Π(Νi+1)，其中i＝1到m-1个，m＝1到MZM，Π是数学乘积运算符[0116] 例如，Z1：Z2＝1：(N1+1)， [0117] Z1：Z3＝1：(N1+1)×(N2+1)， [0118] Z1：Z4＝1:(N1+1)×(N2+1)×(N3+1)，等等。 [0119] 为说明一个例子，让数字阻抗合成器DZS可以用三个阻抗模块建造，ZM1，ZM2和ZM3： [0120] 对于ZM1：N1＝4 [0121] 对于ZM2：N2＝3 [0122] 对于ZM3：N3＝5 [0123] 让Z1＝10欧姆，那么Z1：Z2＝10：Z2＝1：(N1+1)＝1：5，因此Z2＝50欧姆[0124] Z1:Z3＝1：(N1+1)×(N2+1)，那么10：Z3＝1：5X4＝1：20，因此Z3＝200欧姆[0125] 因此，数字阻抗合成器DZS由3个阻抗模块构成，各带有4，3和5个阻抗元件，每个阻抗元件值分别为10，50和200欧姆。开关状态的总数为(4+1)×(3+1)×(5+1)＝120，从0(10X4)+(50X3)+(200X5)＝1190合成120级的阻抗值，每级10欧姆。 [0126] 通过上述例子，可以很容易地验证，当线性必要条件满足时，单调性的条件也得到满足。 [0127] 图3B示出了阻抗合成器的输入”控制电压”和”输出”合成阻抗”之间的单调性和线性方面的可能关系：曲线A是非单调和非线性的，曲线B是单调的，但非线性的，而曲线C是线性亦是单调的。 [0128] 图3C示出了作为本发明实施例的数字阻抗合成器DZS的输入”控制电压”和输出”合成阻抗”之间的关系。它是逐级线性以及单调的。 [0129] 假设图3A所示满足了上述线性条件，并在所有阻抗模块ZMs中每个开关可单独地通过任何合适的控制装置被接通和断开。在阻抗模块ZM2中， [0130] 当S21被接通时，所有的阻抗元件ZEs被短路，因此输出端TO21和 TO22之间的阻抗为零； [0131] 当S21被断开和S22是接通时，输出端TO21和 TO22之间的阻抗为Z2； [0132] 当S21和S22被断开和S23被接通的，输出端TO21和 TO22之间的阻抗为2xZ2； [0133] 当开关S21，S22及S23被断开和S24被接通时，输出端TO21和TO22之间的阻抗为3xZ2； [0134] 当所有四个开关都断开，则输出端TO21和TO22之间的阻抗为4xZ2。 [0135] 因此，通过接通阻抗模块ZM2四个开关其中一个适当的开关，即S2i，i＝1到4，阻抗模块ZM2的输出Z2O可以单调地以平均的级进从0到4xZ2变化。一般来说，对于任何阻抗模块ZM，通过接通适当的开关Smi，其中i＝1到Nm，阻抗模块ZMm的输出Zmo便可以单调地以平均的级进从0到Zmx Nm变化。需要注意的是当S2i接通时，S2(i+j)的状态，j＝1至Nm-i，已经无关重要了。 [0136] 也很明显，对于所有的阻抗模块ZMs，由设置在各阻抗模块ZMs中的开关适当地接通，数字阻抗合成器DZS的合成阻抗ZDZS可以等级地单调地从0至ΣZm.Nm改变，并总共有Π(Nm+1)的级数，m＝1至Mzm。 [0137] 一般来说，当阻抗元件ZE的阻抗是一个复数值，即Zm＝Am+jBm，A是电阻成分和B是无功成分，由m＝1至MZM，阻抗模块ZMm可以达到的最大阻抗值是阻抗模块ZMm内所有元件ZES的直接数学总和，即Zm.Nm，＝Am.Nm+jBm.Nm。对所有阻抗模块ZMs來说，适当地接通设置在各阻抗模块ZMs內的开关，由电压控制的整体合成阻抗Zvczs，可以等级地单调地从0+j0变化至ΣZm.Nm，即从0+j0至Σ(Am+jBm).Nm，并总共有Π(Nm+1)的级数，m＝1至Mzm。 [0138] 在实践中，由于各种原因，诸如阻抗元件ZEs的电气参数的公差，阻抗元件ZES的非线性，并且可能被认为归于阻抗元件的连接开关接触阻抗等，很有可能Zmc的实际阻抗值比阻抗元件的标称阻抗值有一定的偏差。 [0139] 指定该偏差范圍为δΖmc，并设δΖa为所有阻抗模块ZMs任何阻抗元件ZES的最大偏差范圍，即δΖmc的最大值，c＝1至Nm，m＝1至Mzm，并设阻抗模块ZM的阻抗从其标称阻抗值的最大偏差为δΖmo，則δΖmo＝δΖax Nm。 [0140] 因此，相比于标称阻抗值，压控阻抗合成器VCZS的输出阻抗ZVCZS的偏差，是δΖVCZS，則δΖVCZS最大值为ΣδΖmo： [0141] δZvczs＝ΣδΖmo＝ΣδΖa×Nm＝δΖaxΣNm其中m＝1到ΜΖΜ。 [0142] 如果级进被控制，使得每次一个且只有一个阻抗元件ZE加入到或撤減自某一阻抗模块ZM，則該阻抗模块ZM中的每个级进变更時，其从标称阻抗的偏差的最大变化将是δΖa，而整体压控阻抗合成器VCZS的阻抗Zvczs从标称阻抗的偏差总变化量是δΖvczs＝|δΖa|x MZM。 [0143] 为了确保在控制之下的阻抗变化是单调的，则要求 [0144] |Zvcz| [0145] 换言之，任何阻抗元件ZES从标称阻抗值的偏差将需要小于最小(最少显著)阻抗元件ZE除以阻抗模块ZMS的总数目，MZM。 [0146] 因此，为实现数字阻抗合成器DZS的合成阻抗和控制数字输入的线性关系，在实践中每个阻抗模块每个阻抗元件的值必须基本上接近于要求线性必要条件的理论值之间，即所述阻抗模块ZMS之间的每一个阻抗元件ZE的阻抗值的比率将需要由下面的等式来界定： [0147] Z1：Zm＝1：[Π(Νi+1)]±|δΖa|/Z1＝1：[N(Ni+1)]±1/MZM其中i＝1至m-1，m＝1到Mzm。 [0148] 示于图3A包含有开关模式编码器SPE，由数字处理装置实现，提供数字控制讯号CSs以根据数字形式的阻抗值Zvczs_d(t)来控制阻抗模块ZMs，其阻抗预定由压控阻抗合成器VCZS合成。Zvczs_d(t)的任何变化，导至向阻抗模块ZMs的数字控制讯号CS的改变，相应地改变压控阻抗合成器VCZS內所有阻抗模块ZMs的所有开关的整体通/断状态，使ZVCZS的阻抗值依Zvczs_d(t)表示的值被合成。 [0149] 返回参考图1用于在压控阻抗合成器VCZS的操作原理框图。特殊情况下，ADC的输出可以简单地被部署到直接控制数字合成器阻抗DZS，例如当预定的阻抗和控制电压VCON(t)成正比，即是简單地Vcon_d(t)＝Zvczs_d(t)，并且该ADC数字输出已编码已符合数字阻抗合成器DZS的要求，即在该情况下Zvczs_d(t)＝Zvczs_s(t)。图1的框图因此可以简化成如图4，即数字函数发生器DFG和开关模式编码器SPE不再需要，并且由此从框图除去如图所示，成为一个具有简化结构的本发明的实施例。 [0150] 图5示出一个本发明示例性实施例以压控阻抗合成器VCZS应用于电流的控制。如图所示，电源Vsup驱动作为负载的压控阻抗合成器VCZS，负载电流为Iload。在与图4所示简化结构的压控阻抗合成器VCZS的，电流Iload由Isense测量，得到代表电压VI，並与預定函数f(t)相比，以产生一个电压差VCON(t)，代表测得电流和预定函数f(t)的偏差。VCON(t)以负反馈控制的作用控制压控阻抗合成器VCZS以减少VCON(t)的幅度。当VCON(t)的幅度足够小時，下列等式成立： [0151] f(t)＝VI＝K1.Iload，K1为一常数，则 [0152] Iload＝f(t)/K1,即无关电源电压和负载阻抗的任何变化，负载电流Iload正比例地追踪函数f(t)。一个典型的和有用的情况下，使f(t)为一个恒定电压，f(T)＝K2＝K1.Iload，因此 [0153] Iload＝f(t)/K1＝K2/K1，这也是一个常数，即尽管电源电压和负载阻抗的任何变化，负载电流也被控制为一个固定数。 [0154] 代替f(t)如，VI与电源电压Vsup代表电压Vs比较，Vs是由电压传感器Vsense的适当缩放，如图6所示，电流通过合成的阻抗可以被控制以跟随电源电压Vsup。如图所示，II oad由Isense测量，得到代表电压VI，其与Vs相比，以产生一个电压差VCON(t)，它在本质上是代表从标称合成阻抗的偏差讯号。VCON(t)可用负反馈控制的作用控制压控阻抗合成器VCZS的方向，以减少VCON(t)的幅度。当VCON(t)的幅度足够小时，下列接近似确： [0155] f(t)＝Vs＝K2.Vsup＝VI＝K1.Iload，导致 [0156] Vsup/Iload＝K1/K2＝ZVCZS [0157] 即电压可控阻抗合成器VCZS阻抗被控制为保持恒定，而且还线性，即使个别阻抗合成构成元件在不是线性的，如用于实施例的LED。 [0158] 另外作为本发明的又一示例性实施例中，功率也可以由压控阻抗合成器VCZS控制为一个常数，如图7所示。如图所示，负载的功率由PWR表示，即电压Vs和VI的乘积，与一个预定的恒定功率PWRset比较。Vsup由电压传感器Vsense感测和按比例缩小到Vs，并且VI是负载电流Iload由电流传感器Isense测得的电压作表示。比较的结果是VCON(t)，它在本质上代表测得功率对基准的偏差讯号，驱动压控阻抗合成器VCZS的方向，以尽量减少VCON(t)的值，从而导致为以下： [0159] f(t)＝Vs＝K2.Vsup [0160] VI＝K1.Iload [0161] 因此，PWR＝Vs.VI＝K2.Vsup.K1.Iload。 [0162] 当负反馈控制操作令VCON(t)足够小時，即 [0163] VCON(t)＝PWRset-PWR＝0 [0164] PWRset＝PWR＝K2.Vsup.Kl.Iload [0165] 因此提供给负载ZVCZS的功率是 [0166] Vsup.Iload＝PWRset/(K1.K2)，只要PWRset保持不变，其值是恒定的。 [0167] 因此，尽管电源电压Vsup或负载阻抗ZVCZS有任何变化，负载Zvczs的功率仍保持恒定。 [0168] 作为本发明示例性应用压控阻抗合成器VCZS实施例的另一实例，一个由交流电源直接供电的发光装置示于图8。 [0169] 如图所示，LED二极管是串联连接的基本阻抗元件ZES。有两组阻抗模块ZMs，ZM1和ZM2。ZM1是包含四个LED二极管即D11，D12，D13和D14。ZM2是由五个LED串D21，D22，D23，D24和D25组成，每串包含五个LED二极管。D00，一个或多个LED二极管串联而成，与压控阻抗合成器VCZS串联连接，以便在压控阻抗合成器VCZS在“零阻抗”状态时仍能提供非零阻抗的发光装置，并在任何数字合成器的状态下，其阻抗加入到该发光装置的总阻抗值。该系列LED D00，串联在所述压控阻抗合成器VCZS内的发光二极管，亦提供了发光照明输出。通过设计，D00可以平衡来自电源过高的直流电压，该电压由Vac经整流二极管Dl，D2，D3和D4组成的桥式整流器整流获得，而D00有效地扩阔了电源输入电压Vac范围，在压控阻抗合成器VCZS的控制范围内使通发光装置的电流保持在规定的安全值以内。然而，由于在LED二极管的非线性特性，D00还将延长电源周期的非导通时间，因此减少了LED装置整体的效率。作为实施例的修改版本，该系列LED D00可以更换为限流装置，用于过电流保护，但没有发光输出的贡献。 [0170] 假设在承受任何特定相同的电流下，所有的LED阻抗值，ZM1和ZM2之间的阻抗元件值的比例是1比5。因此有如图示阻抗模块ZM2有5个LED二极管，而ZM1只有1个LED二极管。阻抗模块ZM1包含四个开关S11，S12，S13和S14，由模拟-数字转换器ADC內一个模-5(五元)上下计数器CS1控制。同样地，阻抗模块ZM2包含五个开关S21，S22，S23，S24和S25，由ADC內一个模-6(六元)上下计数器CS2控制。 [0171] 未在图中明确示出，计数器CS1的输出已经编码，为一个计数状态提供一个单一的活性数字，从而在计数状态0時只有开关S1l接通，计数状态1時只有开关S12接通，计数状态2時只有开关S13接通，计数状态3時只有开关S14接通，计数状态4時沒有开关接通。这可以通过例如一个二进制计数器，再经一个二至十进制编码器，很容易地实现。 [0172] 如图所示，当S11被关闭时，ZM1所有的LED被短路。当S12中被关闭时，除D11外所有的LED被短路。当S13被接通时，只有D11和D12不被短路。当S14被接通时，只有D14被短路。当所有的开关都断开，所有四个LED都不被短路。因此，阻抗模块ZM1的阻抗可以由四个开关被控制到级进通过五个不同的值，也就是0，Z1，2Ζ1，3Ζ1和4Z1，其中Z1是单个LED的阻抗值。同样地，阻抗模块ZM2的阻抗由计数器CS2驱动五个相应的开关控制而通过六个不同的值，即0，5Z1，10Z1，15Z1，20Z1和25Z1。 [0173] 开关的各种状态和对应的阻抗合成值以单个LED的倍数表列如下： [0174] [0175] [0176] 因此，如该表所示，通过ZM1和ZM2这两个阻抗模块的控制共有30个开关状态，电压可控阻抗合成器VCZS產生ZVCZS从0至29的级进阻抗，每一级等同于一个单个LED的阻抗。 [0177] 如图8，通过发光装置，即压控阻抗合成器VCZS的电流幅度讯号，以电阻R3上的电压降被测得为VI。经电压比较器U1，VI和Vs比较，Vs代表已整流的交流电压Vsup以R1和R2形成的分压器按比例缩小。如果VI比Vs大，这意味着LED电流Iled是过量，则比较的结果使VCON(t)变高，驱动ADC输出向上，因此压控阻抗合成器VCZS，即发光二极管的总阻抗向上调升。因此，LED电流Iled被降低，使VI接近Vs。同样，在相反的方向，LED电流的任何过度降低将导致串联的LED的总阻抗由反馈控制的动作降低。换句话说，LED电流遵循变化的电源电压按比例变化，这意味尽管个别LED有非线性特性，整个LED串联的负载阻抗保持固定和线性。 [0178] 注意部署用于本实施例的模拟-数字转换器ADC的是一个普通的跟踪ADC，含两个上下计数器CS1和CS2分别为模-5和模-6，上下计数方向由U2输出讯号”上下控制”控制。在一般情况下，任何ADC将做担任此工作，唯其提供的数字输出需要适当地编码以配合数字阻抗合成器DZS的设计。 [0179] 除了有从许多不同种类的模拟-数字转换器ADC可供选择，作为本发明的不同实施例对压控阻抗合成器VCZS的设计还有更多的变化空间。通过选择阻抗模块ZMs的数目和阻抗元件ZES在每个阻抗模块ZM的数量，使压控阻抗合成器VCZS能有无限数量的变型。因此可以选择本发明最佳实施例中最好的一个，以满足个别的设计目标，例如控制精度的优化，控制范围，开关数目，开关驱动和控制电路拓扑结构，部件供应，系统稳定，总实施成本等等。通过本发明的多变化性提供了设计的灵活性，因而能为任何目的的应用提供了最佳的方案。 [0180] 此外，通过电路的对偶属性，本申请中描述的用于合成阻抗所有电路原理也可以应用在导纳的合成。作为示例性本发明实施例的数字式合成导纳的DAS的基本结构示于图9。数字合成导纳的DAS包含四个两端导纳模块AM1，AM2，AM3和AM4并联连接，有別于数字阻抗合成器的阻抗模块ZMs的串联连接。为了说明，第二个导纳模块AM 2一个例子示出了其中细节。该导纳模块包含二端元件导纳AE21，AE22及AE23其中一单端连接在一起。通过开关S21，S22及S23的作用下，导纳模块AM2被控制，以提供导纳值0，Y2，2Y 2及3Y2，Y2为导纳模块AM2內每个导纳元件AE的导纳值。以电压-电流的对偶属性，按照数字阻抗合成器具有同样的原则，可以推断出，数字合成导纳能够高效率地提供单调和逐级可变导纳值”导纳”(图9所示)。此外，通过类似如图1的布置，数字阻抗合成器DZS由数字合成导纳DAS取代，一个压控导纳合成VCAS亦可以相应地构造出来。 [0181] 虽然本发明及其优点已经详细描述，但应当理解，在不脱离本发明的精神和范围情况下各种变化，替换，和变更都有可能。即是说，包括在本申请中的讨论旨在用作基本描述。应当理解的是，因为许多替代品都是隐含的，所以具体的讨论不可能明确地描述所有可能的实施方案。它也不一定可能完全地解释本发明的通用性质，亦不一定可能明确也说明每个特征或元件实际上如何可以代表多种多样的备选或等效的元件或其更广泛的功能。再次，全部这些都隐含地包括在本公开内容中。其中，本发明中的装置如用术语描述，该装置的各元件隐式地包含了其执行功能。没有任何描述或术语能限制本发明的范围。 |
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