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半导体存储装置及其制造方法
申请号	CN201310451470.5	申请日	2013-09-27	公开(公告)号	CN103730457A	公开(公告)日	2014-04-16
申请人	株式会社吉帝伟士;			发明人	板仓悟; 胜又章夫; 梅木昭宏; 白石靖; 阿部纯一郎;
摘要	本发明提供一种将电源IC、各种无源元件模块化，并与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。半导体存储装置（100）包括在背面具有BGA 端子的控制器封装（110）以及分别具有多个半导体存储元件并搭载在控制器封装上的一个或多个存储器封装（120）。控制器封装包括在背面具有BGA端子的基板；搭载在下基板上的供给多个电源的电源IC；以及控制器，该控制器搭载在下基板上，利用由电源IC供给的多个电源而动作，经由BGA端子提供与外部系统的接口，并且控制针对半导体存储元件的读出以及写入动作。
权利要求	1.一种半导体存储装置，包括：在背面具有BGA端子的控制器封装；以及分别具有多个半导体存储元件并搭载在所述控制器封装上的一个或多个存储器封装，其特征在于：（A）所述控制器封装包括：在背面具有所述BGA端子的基板；搭载在所述下基板上的、供给多个电源的电源IC；以及控制器，其搭载在所述下基板上，利用由所述电源IC供给的多个电源而动作，经由所述BGA端子提供与外部系统的接口，并且控制针对所述半导体存储元件的读出以及写入动作，其中，用于搭载所述一个或多个存储器封装的、与所述控制器连接的存储器端子图案形成在上表面上，（B）所述存储器封装与所述存储器端子图案电连接而安装。 2.根据权利要求1所述的半导体存储装置，其特征在于，所述控制器包括提供所述外部系统的接口的外部接口单元以及控制所述读出和写入动作的核单元，从所述电源IC向所述外部接口单元供给第一电源电压，从所述电源IC向所述核单元供给第二电源电压。 3.根据权利要求2所述的半导体存储器，其特征在于，所述控制器还具有提供与所述半导体存储元件的接口的存储器接口单元，所述半导体存储元件具有提供与所述控制器的接口的控制器接口单元以及提供信息的存储的存储器核单元，从所述电源IC向所述存储器接口单元和所述控制器接口单元供给第三电源电压。 4.根据权利要求1所述的半导体存储器，其特征在于，所述BGA端子由以规定的图案配置的多个端子形成，所述多个端子的一部分用于与外部系统的接口或电源的供给，另一部分是既不用作与外部系统的接口也不用作电源的虚设端子。 5.一种半导体存储装置的制造方法，其中，所述半导体存储装置包括：在背面具有BGA端子的控制器封装；以及分别具有多个半导体存储元件并搭载在所述控制器封装上的一个或多个存储器封装，所述控制器封装包括：在背面具有所述BGA端子的基板；搭载在所述下基板上的供给多个电源的电源IC；以及控制器，其搭载在所述下基板上，并利用由所述电源IC供给的多个电源而动作，经由所述BGA端子提供与外部系统的接口，并且控制针对所述半导体存储元件的读出以及写入动作，用于搭载所述一个或多个存储器封装的、与所述控制器连接的存储器端子图案形成在上表面上，所述半导体存储装置的制造方法的特征在于：将通过第一测试挑选为合格品的所述控制器封装与通过第二测试挑选为合格品的所述一个或多个存储器封装层叠，来连接所述存储器端子图案与所述一个或多个存储器封装。
说明书全文	半导体存储装置及其制造方法技术领域 [0001] 本发明涉及半导体存储装置及其制造方法。尤其涉及包括NAND型快闪存储器等非易失性半导体存储元件、控制器、电源IC以及各种无源元件等的半导体存储装置及其制造方法。背景技术 [0002] 以往，制造、销售了包括NAND型快闪存储器和控制器的半导体存储装置。在这样的半导体存储装置中，控制器提供系统与NAND型快闪存储器的接口。更具体而言，控制器提供NAND型快闪存储器的逻辑/物理地址的转换、数据高速缓存（data caching）以及接口等。在控制器所提供的接口中，有USB接口、SATA接口等。 [0003] 在这种半导体存储装置中，将NAND型快闪存储器和控制器层叠而进行了模块化（modulize）。先期实现了模块化的是包括提供USB接口的控制器的半导体存储装置。另一方面，在控制器提供SATA接口的SSD（Solid State Drive：固态驱动器）中，近期，尝试了NAND型快闪存储器与控制器的层叠的模块化。其理由在于，由于一直期待着用SSD替换HDD（Hard Disk Drive：硬盘驱动器），因此需要层叠多个NAND型快闪存储器的结构。 [0004] 最近，SATA接口的、直接安装到基板上的SSD到了制造销售的阶段。SATA接口的SSD具有在模块的背面排列了多个焊料球电极的BGA图案。这样的SSD由层叠了NAND型快闪存储器与控制器的多芯片封装（Multi Chip Package）构成。 [0005] （现有技术文献） [0006] （专利文献） [0007] 专利文献1：日本特开2001-35994号公报发明内容 [0008] （发明要解决的问题） [0009] 然而，在以往的SATA接口的SSD中，由于不具有电源IC、各种无源元件，因此存在不得不用与NAND型快闪存储器相同的外部电源来驱动控制器，无法与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化对应的问题。另外，由于由多芯片封装构成的关系，测试必须在树脂密封结束后进行，结果，难以充分地确保控制器的成品率以及NAND型快闪存储器的成品率相乘而得的总成品率。 [0010] 本发明鉴于上述问题而提出，其目的在于提供一种将电源IC、各种无源元件模块化，与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。此外，本发明的目的还在于提供一种能够获得充分的总成品率的半导体存储装置的制造方法。 [0011] （解决问题的措施） [0012] 为了解决上述问题，本发明的一个实施方式所涉及的半导体存储装置包括：在背面具有BGA端子的控制器封装以及分别具有多个半导体存储元件并搭载在控制器封装上的一个或多个存储器封装，其特征在于，（A）控制器封装包括：在背面具有BGA端子的基板；搭载在下基板上的供给多个电源的电源IC；以及控制器，该控制器搭载在下基板上，利用由电源IC提供的多个电源而动作，经由BGA端子提供与外部系统的接口，并且控制针对半导体存储元件的读出以及写入动作，用于搭载一个或多个存储器封装的、与控制器连接的存储器端子图案形成在上表面上，（B）存储器封装与存储器端子图案电连接而安装。 [0013] 控制器包括提供外部系统的接口的外部接口单元以及控制读出和写入动作的核单元，也可以从电源IC向外部接口单元供给第一电源电压，从电源IC向核单元供给第二电源电压。 [0014] 控制器还具有提供与半导体存储元件的接口的存储器接口单元，半导体存储元件具有提供与控制器的接口的控制器接口单元以及提供信息的存储的存储器核单元，存储器接口单元与控制器接口单元也可以由电源IC来提供第三电源电压。 [0015] BGA端子由以规定的图案配置的多个端子构成，所述多个端子的一部分用于与外部系统的接口或电源的供给，另一部分可以是既不用作与外部系统的接口也不用作电源的虚设端子。 [0016] 另外，为了解决上述问题，关于本发明的一个实施方式所涉及的半导体存储装置的制造方法，所述半导体存储装置包括：在背面具有BGA端子的控制器封装以及分别具有多个半导体存储元件并搭载在控制器封装上的一个或多个存储器封装，控制器封装包括：在背面具有BGA端子的基板；搭载在下基板上的供给多个电源的电源IC；以及控制器，该控制器搭载在下基板上，利用由电源IC供给的多个电源而动作，经由BGA端子提供与外部系统的接口，并且控制针对半导体存储元件的读出以及写入动作，用于搭载一个或多个存储器封装的、与控制器连接的存储器端子图案形成在上表面上，所述半导体存储装置的制造方法的特征在于，将通过第一测试挑选为合格品的控制器封装与通过第二测试挑选为合格品的一个或多个存储器封装层叠，来连接存储器端子图案与一个或多个存储器封装。 [0017] （发明的效果） [0018] 根据本发明，能够提供一种将电源IC、各种无源元件模块化，并与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。此外，本发明能够获得充分的总成品率。附图说明 [0019] 图1是本发明的一个实施方式的半导体存储装置的剖视图。 [0020] 图2是减少了本发明的一个实施方式的半导体存储装置中搭载的NAND型快闪存储器的容量的例子的剖视图。 [0021] 图3是本发明的一个实施方式的电路结构图。 [0022] 图4是本发明的一个实施方式的控制器的电路结构图。 [0023] 图5是本发明的一个实施方式的NAND型快闪存储器的电路结构图。 [0024] 图6是本发明的一个实施方式的控制器封装的上表面图案。 [0025] 图7是本发明的一个实施方式的控制器封装内的部件配置图案。 [0026] 图8是本发明的一个实施方式的控制器封装的背面图案。具体实施方式 [0027] 以下，参照图1～图8对本发明的实施方式进行说明。另外，在实施方式中，对同一结构要素标注同一附图标记，并省略实施方式之间的重复说明。 [0028] 图1是本发明的一个实施方式的半导体存储装置100的剖视图。上述半导体存储装置通过将控制器封装110与存储器封装120层叠而构成。 [0029] 控制器封装110包括由玻璃强化环氧树脂基板（PCB）形成的下基板111。在上述下基板的背面（图中的下面）形成有排列了多个焊料球电极112的BGA图案。上述BGA图案的例子如图8所示。上述半导体存储装置100经由焊料球电极112与未图示的基板表面安装。 [0030] 在基板111上表面安装有电源IC113、控制器114、无源元件115等各种电路元件。上述表面安装的部件配置的例子如图7所示。这些电路元件被环氧树脂等树脂密封。导电体的上下连接柱（柱，pillar）116以贯穿控制器封装110的未形成电路元件的区域的正反面的方式形成，上述柱116与基板111的电极图案连接。 [0031] 在控制器封装110的上表面上形成有上基板，在上基板的表面上形成有多个用于安装存储器封装120的电极图案。上述电极图案的例子如图6所示。上述上基板的电极图案与柱116连接。在上基板上搭载一个或多个存储器封装121、122。图1示出了搭载有两个存储器封装的例子，图2示出了搭载有一个存储器封装的例子。 [0032] 存储器封装121分别层叠了八个NAND型快闪存储器芯片123而构成。将两个NAND型快闪存储器以电极部分露出的方式彼此错开地层叠，进行倒装芯片键合（Flip-chip Bonding）。将这样形成的组层叠四组而成为存储器封装121。这些芯片之间的连接由柱124来执行。在存储器封装121的下表面形成有焊料球125。 [0033] 图3是本发明的一个实施方式的半导体存储装置100的电路结构图200。控制器封装110包括从外部供给的3.3V的电源产生VSATA（5V）、Core1.1（1.1V）、I/F1.8（1.8V）以及VREF0.9（0.9V）这四个电源的电源IC202和未图示的电感器。进而，控制器封装110利用由该电源IC202供给的电源而动作，经由下基板的BGA端子提供与外部系统的接口，并且包括控制针对NAND型快闪存储器123的读出和写入动作的控制器201。再者，在控制器201上连接有晶体振荡器203以及未图示的电容器和温度传感器204。 [0034] 存储器封装120利用由外部供给的3.3V的电源和由电源IC202供给的I/F1.8（1.8V）以及VREF0.9（0.9V）进行动作。 [0035] 图4是控制器201的电路结构图。控制器201由SATA接口单元211、控制器核单元212以及NAND接口单元213构成。 [0036] SATA接口单元211经由下基板的BGA端子与外部系统连接，并按照SATA标准的协议与该外部系统进行通信。对SATA接口单元211供给VSATA（5V）。 [0037] 控制器核单元212生成针对NAND型快闪存储器的各种控制信号，执行数据的高速缓存，执行逻辑地址/物理地址的转换。另外，执行数据写入的分散（损耗均衡:wearleveling），以便均等地进行NAND型快闪存储器的写入/擦除。这样，由于控制器核单元实现大量功能，因此电路规模庞大，而使电源电压降低至1.1V。于是，对控制器核单元212供给Core1.1（1.1V）。 [0038] NAND接口单元213经由上基板的端子实现与NAND型快闪存储器的接口。关于与NAND型快闪存储器的控制信号以及数据的交换，在使用高电平为1.8V的信号、低电平为0V的信号时，将VREF0.9（0.9V）用作参考电压或阈值电压。因此，对NAND接口单元213供给I/F1.8（1.8V）以及VREF0.9（0.9V）。 [0039] 图5是存储器封装120的电路结构图。存储器封装120由NAND接口单元214与NAND核215构成。 [0040] NAND接口单元214使用控制器201的NAND接口单元213与NAND接口协议进行通信。对于上述控制信号以及数据的交换，在使用高电平为1.8V的信号、低电平为0V的信号时，将VREF0.9（0.9V）用作参照电压或阈值电压。因此，对NAND接口单元214供给I/F1.8（1.8V）以及VREF0.9（0.9V）。 [0041] NAND核215由配置成矩阵状的NAND型存储器元件、用于对其驱动的行译码器、感测放大器/锁存器、它们的控制电路以及各种电源电路构成。由于读出、写入、擦除的各动作需要3.3V的电源电压，因此利用系统的SATA端子直接供给3.3V。 [0042] 图6是控制器封装110的上表面图案300。可以搭载两个存储器封装121。存储器封装121使八个NAND型快闪存储器123并行地同时动作，同时地进行信号的交换。因此，在上表面图案300上仅包括所需数量的端子301。另外，为了使八个NAND型快闪存储器123并行地同时动作，为了防止在电源特别是3.3V电源上叠加噪声，形成了多个容量较大的电容器302。所述电容器302在存储器封装121安装到控制器封装110上的同时被安装。 [0043] 图7是控制器封装110内的部件配置示意图。在大致中央部配置有安装控制器201的端子图案401，在其附近配置有安装晶体振荡器203的端子图案406以及安装温度传感器204的端子图案405。另外，还分别地，配置有安装电源IC202的端子图案402、及其附近的安装电感器的端子图案403。再者，还确保了配置进行下基板与上基板的电连接的柱 116的区域407。 [0044] 图8是下基板的BGA图案。由内部为稀疏的矩阵状的图案501和包围其周围的图案502构成。在所述图案中，实际上作为SATA信号端子或电源端子使用的图案极少，多半为虚设图案。 [0045] 通过具有以上的结构，在本发明的一个实施方式中，半导体存储装置100能够发挥以下的任一效果。 [0046] （1）根据本发明，能够提供一种将电源IC、各种无源元件模块化，与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。具体而言，即使从外部系统供给的电压是3.3V这一个电源，也能够在控制器封装内部产生与SATA接口、控制器核、NAND接口不同的电源电压。结果，能够同时实现控制器单元的低电压化、低功耗化以及高功能化。 [0047] （2）由于可变为发热源的控制器存在于下部，并且利用具有多个虚设图案的BGA图案与基板连接，因此与在上部配置控制器封装的情况相比，散热性良好。 [0048] （3）在本发明的一个实施方式的半导体存储装置的制造方法中，分别对控制器封装与多个存储器封装进行测试来挑选合格品，将被挑选为合格品的控制器封装与多个存储器封装进行层叠连接。结果，总成品率提高。以下，具体地进行说明。 [0049] 作为控制器封装的结构要素的控制器114首先在晶片的状态下被测试，仅挑选出合格品，在此基础上进行树脂密封而成为BGA封装。电源IC113也同样。 [0050] 接下来，将控制器114、电源IC113以及各种无源元件安装到下基板上，进行树脂密封，而形成控制器封装110。另外，在该状态下，进行用于挑选合格品的测试（测试1）。 [0051] 另一方面，NAND型快闪存储器也在晶片状态下被测试，仅挑选出合格品，在此基础上，层叠形成存储器封装120。此处，在层叠的存储器封装120的状态下，进行用于挑选合格品的测试（测试2）。 [0052] 将通过以上的测试1挑选出的控制器封装110和通过测试2挑选出的存储器封装120进行层叠，来得到半导体存储装置100。 [0053] 通过具有以上的结构，本发明的一个实施方式的半导体存储装置的制造方法能够起到（3）可以得到充分的总成品率的效果。 [0054] （附图标记说明） [0055] 100：半导体存储装置；110：控制器封装；111：下基板；112、125：焊料球； [0056] 113：电源IC；114：控制器；115：无源元件；120、121、122：存储器封装； [0057] 123：NAND型快闪存储器；116、124：柱。

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