使用串行器/解串器通道的50Gb/s以太网 |
|||||||
| 申请号 | CN201310269218.2 | 申请日 | 2013-06-28 | 公开(公告)号 | CN103546299B | 公开(公告)日 | 2016-12-28 |
| 申请人 | 美国博通公司; | 发明人 | 布尔汉·马苏德; 霍华德·弗雷泽; | ||||
| 摘要 | 本 发明 涉及使用串行器/解串器通道的50Gb/s以太网，具体公开了利用串行器/解串器通道来实现50Gb/s以太网的系统、装置和方法。一种该装置包括可操作用于提供介质 访问 控制MAC） 接口 的 电路 。该MAC接口与具有50Gb/s链路速率的端口相关联。该装置还包括可操作用于从在MAC接口处接收的数据生成以太网 帧 的电路和可操作用于在与该端口相关联的串行器/解串器SERDES）通道的组之间分配以太网帧的电路，该组具有大小N。该装置还包括可操作用于以50/N Gb/s速率在每条SERDES通道上发送所分配的以太网帧的电路。 | ||||||
| 权利要求 | 1.一种通信装置，包括： |
||||||
| 说明书全文 | 使用串行器/解串器通道的50Gb/s以太网[0001] 相关申请的交叉引用 [0002] 本申请要求于2012年7月16日提交的题为“50Gb/s Ethernet Technology for LAN Applications”的美国临时申请第61/671,966号、于2013年1月14日提交的题为“50Gb/s Ethernet Using Serializer/Deserializer Lanes”的美国临时申请第61/752,070号、以及于2013年1月29日提交的美国专利申请第13/752,756号的优先权，将其每一个整体结合于此供参考。 技术领域[0003] 本公开总体上涉及通信系统，更具体地，涉及以太网网络。 背景技术[0004] 适用于企业或云计算的服务器计算机网络通常利用可扩展的服务器基础设施来用于主机应用。由交换机组成的网络结构经常被使用，因为其扩展到更大的节点数量，而不影响每台服务器的成本。现今的刀片式服务器经常使用各种高速的IEEE802.3标准之一以在刀片式服务器中进行交换。发明内容 [0005] 本发明提供了一种装置，包括：可操作用于提供与具有50Gb/s的链路速率的端口相关联的介质访问控制（MAC）接口的电路；可操作用于从在所述介质访问控制接口处接收到的数据生成以太网帧的电路；可操作用于在与所述端口相关联的一条或多条串行器/解串器（SERDES）通道的组之间分配所述以太网帧的电路，所述组具有大小N；以及可操作用于以50/N Gb/s的速率在每条所述串行器/解串器通道上发送所分配的以太网帧的电路。 [0006] 上述装置还包括介质访问控制电路和物理层（PHY）电路，其中，所述介质访问控制电路包括可操作用于提供所述介质访问控制接口的所述电路和可操作用于生成所述以太网帧的所述电路，且其中，所述物理层电路包括可操作用于分配所述以太网帧的所述电路和可操作用于发送所述所分配的以太网帧的所述电路。 [0007] 上述装置还包括：可操作用于以50/N Gb/s的速率在每条所述串行器/解串器通道上接收以太网帧的电路；可操作用于将所述串行器/解串器通道结合到所接收的以太网帧的流中的电路；以及可操作用于以50Gb/s的速率从所结合的以太网帧的流向所述介质访问控制的端口提供数据的电路。 [0008] 在上述装置中，N为1、2或4。 [0009] 在上述装置中，所述串行器/解串器通道被配置为电耦接至刀片式服务器机箱的中平面上的相应多条串行器/解串器通道。 [0010] 在上述装置中，所述中平面上的每条所述串行器/解串器通道均与所述中平面上的电迹组相关联。 [0011] 在上述装置中，每个电迹组包括发送差分对和接收差分对。 [0012] 在上述装置中，可操作用于分配的所述电路还可操作用于利用M个物理编码子层（PCS）通道之间的多通道分配在N个串行器/解串器通道之间分配所述以太网帧。 [0013] 在上述装置中，所述装置还可操作用于支持低于50Gb/s的另一链路速率，并在所述链路速率之间自动协商。 [0014] 在上述装置中，所述自动协商在所述串行器/解串器通道的通道0上进行。 [0015] 在上述装置中，所述自动协商根据IEEE802.3an进行。 [0016] 在上述装置中，N为1、2或4。 [0017] 本发明还提供了一种装置，包括：网络接口控制器（NIC）电路，可操作用于提供与50Gb/s的端口相关联的介质访问控制（MAC），并从在所述介质访问控制的接口处接收到的数据生成以太网帧；串行器/解串器（SERDES）电路，可操作用于实施与所述50Gb/s的端口相关联的一条或多条串行器/解串器通道的组，所述组具有大小N；以及物理层（PHY）收发器，可操作用于在所述一条或多条串行器/解串器通道上分配所述以太网帧；其中，所述串行器/解串器电路还可操作用于以50/N Gb/s的速率在每条所述串行器/解串器通道上发送所分配的以太网帧。 [0018] 在上述装置中，所述串行器/解串器电路驻留在所述物理层内。 [0019] 在上述装置中，N为1、2或4。 [0020] 在上述装置中，第一串行器/解串器通道被配置为电耦接至刀片式服务器机箱的中平面上的相应第一多条串行器/解串器通道，且第二串行器/解串器通道被配置为电耦接至所述中平面上的相应第二多条串行器/解串器通道。 [0021] 在上述装置中，第一串行器/解串器通道被配置为电耦接至刀片式服务器机箱的中平面上的相应多条第一串行器/解串器通道。 [0022] 在上述装置中，所述中平面上的每条所述第一串行器/解串器通道均与所述中平面上的电迹组相关联。 [0023] 在上述装置中，N=2且所述物理层收发器还可操作用于在4条虚拟通道上分配所述以太网帧，所述装置还包括可操作用于在2条串行器/解串器通道之间复用所述4条虚拟通道的2:1比特级多路复用器。 [0024] 在上述装置中，N=1且所述物理层收发器还可操作用于在4条虚拟通道上分配所述以太网帧，所述装置还包括可操作用于在1条串行器/解串器通道上复用所述4条虚拟通道的4:1比特级多路复用器。附图说明 [0025] 参照以下附图可更好地理解本公开的许多方面。附图中的组件不一定按比例绘制，而是将重点放在清楚地示出本公开的原理上。此外，在附图中，遍及几个示图，相同的附图标记表示相应部件。 [0026] 图1是示出根据本文公开的一些实施方式的刀片式服务器系统的框图。 [0027] 图2A至图2C是示出图1的主板上LAN（LOM）的各种实施方式的框图，其区别在于每个链路使用的通道数量。 [0028] 图3示出了在自动协商期间如由图1的主板上LAN（LOM）的一些实施方式使用的OUI标签格式的下一页。 [0029] 图4示出了在自动协商期间如由图1的主板上LAN（LOM）的一些实施方式使用的另一OUI标签格式的下一页。 [0030] 图5是示出图1的主板上LAN（LOM）的双端口实施方式的框图。 [0031] 图6是示出图1的主板上LAN（LOM）内的一些功能块的框图。 [0032] 图7A至图7C是示出图1的主板上LAN（LOM）的各种实施方式的框图，示出了跨不同数量的物理编码子层（PCS）通道的条。 [0033] 图8是示出根据本文公开的一些实施方式的图1的主板上LAN（LOM）的发送操作的流程图。 [0034] 图9是示出根据本文公开的一些实施方式的图1的主板上LAN（LOM）的接收操作的流程图。 具体实施方式[0035] 根据本文公开的发明技术，以太网控制器在多条串行器/解串器（SERDES）通道之间分配以太网帧，以便用于以实现高达50Gb/s的数据速率的方式在刀片式服务器中平面上进行传输。以太网控制器的实施方式可被实施为独立的网络接口控制器（NIC）和物理层（PHY）收发器，或者可在单个芯片上集成介质访问控制（MAC）和PHY功能。 [0036] 一种实施方式包括可操作用于提供与具有50Gb/s速率的端口相关联的MAC接口的电路。本实施方式还包括可操作用于从在MAC接口处接收到的数据生成以太网帧并在多条串行器/解串器（SERDES）通道上分配以太网帧的电路。所述多条的大小为N且每条SERDES通道可以50/N Gb/s的速率运行。本实施方式还包括可操作用于在N个SERDES通道上发送所分配的以太网帧的电路。 [0037] 另一实施方式包括网络接口控制器（NIC）。该NIC包括主机接口逻辑和物理层（PHY）逻辑。主机接口逻辑可操作用于提供与具有50Gb/s速率的端口相关联的MAC接口，并从在MAC接口处接收到的数据生成以太网帧。PHY逻辑可操作用于在多条串行器/解串器（SERDES）通道上分配以太网帧。所述多条的大小为N且每条SERDES通道可以50/N Gb/s的速率运行。本实施方式还包括可操作用于在N条SERDES通道上发送所分配的以太网帧的电路。 [0038] 另一实施方式包括双端口NIC。该双端口NIC可操作用于提供一对50Gb/s的介质访问控制（MAC）端口。双端口NIC还可操作用于在第一50Gb/s的MAC端口处接收以太网帧，并在与第一50Gb/s MAC端口相关联的第一多条串行器/解串器（SERDES）通道上发送第一以太网帧。所述第一多条的大小为N且每条第一SERDES通道可操作用于以50/N Gb/s的速率进行发送。双端口NIC还可操作用于在与第二50Gb/s的MAC端口相关联的第二多条串行器/解串器（SERDES）通道上接收第二以太网帧。所述第二多条的大小为N且每条第二SERDES通道可操作用于以50/NGb/s的速率进行发送。双端口NIC还可操作用于在第二50Gb/s的MAC端口上发送所接收的以太网帧。 [0039] 另一实施方式涉及包括多个串行器/解串器（SERDES）和网络接口控制器（NIC）的装置。每个SERDES实施相应的SERDES通道。所述多个SERDES的大小为N。每条SERDES通道可操作用于以50/N Gb/s的速率进行发送。NIC包括主机接口逻辑和物理层（PHY）逻辑。主机接口逻辑可操作用于提供50Gb/s的介质访问控制（MAC）端口，并在MAC端口处以50Gb/s接收以太网帧。物理接口逻辑可操作用于在SERDES通道上发送以太网帧。 [0040] 另一实施方式包括网络接口控制器（NIC）。该NIC可操作用于从介质访问控制（MAC）层以50Gb/s的速率接收以太网帧，并在一条或多条串行器/解串器（SERDES）通道上发送以太网帧。每条SERDES通道可以50/N Gb/s的速率运行，其中，N为一条或多条SERDES通道的数量。 [0041] 已总结了本公开的各个方面，现将详细参照如附图中所示的本公开的描述。尽管本公开将结合这些附图进行描述，但并不意味着将其限定为本文所公开的一种或多种实施方式。相反，这意味着涵盖包括在如由所附权利要求限定的本公开的精神和范围内的所有替代、修改和等价。 [0042] 图1是根据本文所述的一些实施方式的包括50Gb/s以太网控制器的刀片式服务器系统的框图。刀片式服务器系统100包括经由中平面120的数据通信中的各种卡110。中平面120是安装在刀片式服务器机箱上的印刷电路板（PCB），并向刀片式服务器系统100提供配电、结构连接性以及系统管理基础设施。中平面120通常由多层具有导电路径（本文称为迹）的电介质基板形成，所述导电路径被形成在一层或多层电介质层上。卡110通过在两个中平面120上的连接器（未示出）插入中平面120中，且中平面120上的迹提供其之间的电耦接。由于图1是框图而不是实际示图，所以迹被示意性地表示且并非要示出物理位置。 [0043] 在实例性刀片式服务器系统100中，通过中平面120连接的卡110包括一个或多个服务器刀片（server blade）130和一个或多个网络交换机140。通过中平面120，服务器刀片130被连接到网络交换机140，该网络交换机140反过来允许各服务器刀片130彼此通信且与刀片式服务器系统100外部的组件、装置和系统进行通信。刀片式服务器系统100可例如驻留在与互联网通信的数据中心内。在图1的实施方式中，网络交换机140采用冗余配置，并且网络交换机140-1处于活动状态且网络交换机140-2处于待机状态。 [0044] 服务器刀片130包括一个或多个主机处理器150，存储器控制器和I/O集线器160，以及主板170上的50Gb/s的局域网（LAN）。主机处理器150向主板上LAN（LOM）170传送数据，该主机处理器150将数据封装成以太网帧，并在中平面120上将以太网帧发送到网络交换机140。以此方式，以太网帧被从主机处理器150传送至LOM170、中平面120、网络交换机140。从网络交换机140，以太网帧可被传送到刀片式服务器系统100中的另一网络交换机140，传送到数据中心内的另一刀片式服务器系统100，或者传送到互联网。以相反的方向，LOM170在中平面120上从网络交换机140接收以太网帧，并向主机处理器150提供封装在以太网帧中的数据。 [0045] 更具体地，LOM170包括一个或多个端口180，其中，每个端口180连接到中平面120上的一组特定的迹。随后，每个迹组均连接到网络交换机140的端口190。以此方式，每个LOM端口180通过迹组电耦接至交换机端口190中的一个。迹组可包括例如两对差分信号：发送正信号；发送负信号；接收正信号；以及接收负信号。 [0046] 与单一LOM端口180相关联的迹组在本文被称为链路195。因此，链路195表示LOM端口180与交换机端口190之间的单一通信传输路径。图1中的LOM170有两个端口。因此，第一LOM170-1包括链路195-1-A和链路195-1-B，而第二LOM170-2包括链路195-2-A和链路195-2-B。图1的实施方式包括冗余特征，从而链路195-1-A和链路195-2-A是活动的，而链路195- 1-B和链路195-2-B处于待机状态。在其他没有冗余交换机的实施方式中，交换机140-1和 140-2两者均是活动的，且所有四个链路195-1-A、195-1-B、195-2-A和195-2-B也是活动的。 在非冗余实施方式中，在两台交换机140-1和140-2上的端口190可处理50Gb/s的以太网流量。 [0047] 尽管在图1中被表示为单线线路，但主板上LAN170的各种实施方式均实施链路195作为串行器/解串器（SERDES）通道的组。如下文更详细说明，LOM170以在中平面120上实现50Gb/s每端口的数据速率的本发明的方式将通道与链路相关联。 [0048] 将理解，图1中所示的特定数量的组件不是限定性的。尽管图1中所示的LOM170包括两个端口，但其他实施方式可包括多于两个的端口，而另一些实施方式包括单端口。类似地，尽管图1中采用两个主机处理器150示出服务器刀片130，但也可考虑其他数量的主机处理器150。此外，其他类型的卡110可存在于刀片式服务器系统100中。已讨论了主板上LAN170在整个刀片式服务器系统100中的作用，现将更详细地描述LOM170的数据通信功能。 [0049] 本文公开的SERDES通道分配技术是在被实施为主板上LAN集成电路的一部分的以太网控制器的背景下描述的。然而，同样的技术可被用在以50Gb/s运行的以太网交换机MAC端口中，或者更一般地，可被用在以50Gb/s运行的任何以太网控制器中。使用本文公开的SERDES通道分配技术，以太网控制器因此可操作用于在一条或多条SERDES通道上发送和接收以太网帧。每条SERDES通道均可以50/N Gb/s的速率运行，其中，N为所述一条或多条SERDES通道的数量。 [0050] 图2A至图2C是示出主板上LAN170的各种配置或实施方式以及用于各自的每条链路使用的通道数量的框图。LOM170经由主机数据路径210从主机处理器150接收数据，并还经由主机数据路径210发送数据到主机处理器150。主机数据路径210可被实施为总线，例如，PCI-Express。从逻辑上看，数据被发送到LOM170的特定端口180，以及从LOM170的特定端口180接收数据。即，主机处理器150发送数据到LOM170的特定端口180，以及从LOM170的特定端口180接收数据，而不是整体上向和从LOM170发送和接收数据。由于该端口180与介质访问控制（MAC）地址相关联，所以端口180在本文中可被称为MAC端口180。为便于说明，图2A至图2C中示出了单一MAC端口180，但多端口LOM将在后续讨论。 [0051] 如前面结合图1所讨论，主板上LAN170支持50Gb/s的链路速率。这是通过在多条串行器/解串器（SERDES）通道中分配出站流量、并以相反的方向从多条SERDES通道将流量聚集到单一LOM端口180来实现的。尽管特定数量的SERDES通道将结合图2A至图2C进行讨论，但在一般情况下，每条SERDES通道均以高达50/N Gb/s的速率运行，其中，N是由LOM170实施的SERDES通道220的数量。 [0052] 在图2A的实施方式中，50Gb/s通过传送以太网帧来实现，所述以太网帧通过LOM170-A在由相应串行器/解串器（SERDES）提供的两条通道220-1和220-2上生成，其中，SERDES通道220-1和220-2中的每一条以25Gb/s运行。LOM170使用多通道分配技术将两条通道（220-1和220-2）结合在一起来产生以50Gb/s运行的单一逻辑MAC端口180。这种配置允许中平面资源有限的刀片式服务器机箱克服以10Gb/s或20Gb/s运行的以太网端口的链路速度限制。在一些实施方式中，25Gb/s的SERDES通道220通过使用100Gb/s的物理层（PHY）收发器的四条25Gb/s的SERDES通道中的一个来实施，其中，100Gb/s的PHY的其他通道可由另一LOM170-A或由相同的LOM170-A的另一MAC端口使用。在这种实施中，LOM170-A将100Gb/s的PHY分裂成四个物理和逻辑端口，每个以高达50Gb/s的速率运行。 [0053] 图2B示出了主板上LAN170的另一实施方式，其利用四条SERDES通道。在本实施方式中，LOM170传送以太网帧，所述以太网帧通过LOM170-B在由相应SERDES提供的通道220-1、220-2、220-3和220-4上生成，其中，SERDES通道220-1、220-2、220-3和220-4中的每一条均以12.5Gb/s运行。LOM170使用多通道分配技术将四个通道（220-1、…、220-4）结合在一起来产生以50Gb/s运行的单一逻辑MAC端口180。这种配置允许具有每端口4条SERDES通道的刀片式服务器机箱以比在同样四条通道以10Gb/s的速度运行时快20%的速度发送数据，与典型的IEEE40G端口一样。在一些实施方式中，12.5Gb/s的SERDES通道220通过使10Gb/s的SERDES通道的数据速率增加25%来实施。 [0054] 图2C示出了主板上LAN170的另一实施方式，其利用一个SERDES通道。在本实施方式中，LOM170传送以太网帧，所述以太网帧通过LOM170-B在由以50Gb/s运行的单个SERDES提供的单个通道220-1上生成。在一些实施方式中，50Gb/s的SERDES通道220通过使用100Gb/s的物理层（PHY）收发器的四个25Gb/s的SERDES通道之一来实施，其中，100Gb/s的PHY的其他通道可由另一LOM170-A或由相同LOM170-A的另一MAC端口使用。在这种实施中，为了能够满足网络端口冗余需求的经济双端口50G的实施，LOM170-A将100Gb/s的PHY分裂成两个物理和逻辑端口，每个以高达50Gb/s运行。 [0055] 在图2A至图2C的各实施方式中，主板上LAN170将50Gb/s接口表示为MAC端口180。LOM170的一些实施方式可通过由MAC端口180实施的扩展功能寄存器自动协商链路速度。在一些实施方式中，使用链路功能寄存器中的专有位位置来实现50Gb/s的速率。也可强制链路以50Gb/s运行，而无需告知自动协商功能。 [0056] 在一些实施方式中，自动协商告知在SERDES的通道0上进行，且遵循IEEE802.3an规范。区别在于自动协商位，其帮助远端链路伙伴（link partner）识别是否为各自以25Gb/s运行的两个SERDES通道模式，或者各自以12.5Gb/s运行的四个SERDES通道模式告知50Gb/s。在一些实施方式中，50G自动协商集成到为标准化速度（例如，10G、40G）而由IEEE802.3定义的物理编码子层（PCS）中，并利用一些预留字段。这允许主板上LAN170告知50G性能（capability）以及其他支持的速度，其允许链路以根据IEEE802.3第73条款自动协商的任何告知的速度运行。未确认50G速度指示的链路伙伴随后可选择以所支持的其他速度之一进行链接。 [0057] 由802.3an定义的自动协商基页可在背板信道的两端之间进行交换，且交换发生在物理通道0上。在基页交换后，链路伙伴可交换组织唯一标识符（OUI）标签格式的下一页（使用消息码#5）和随后具有扩展技术能力字段的OUI标签无格式的下一页，详述如下。链路运行速度由被链路伙伴告知的最高共同点（common denominator，公分母）确定，并根据以下如表1所示的优先级表决定： [0058]优先级 技术 性能 1 100GBASE-CR10 100Gb/s，10通道 [0059]2 50GBASE-CR1 50Gb/s，1通道，铜电缆 3 50GBASE-KR1 50Gb/s，1通道，背板走线 4 50GBASE-CR2 50Gb/s，2通道，铜电缆 5 50GBASE-KR2 50Gb/s，2通道，背板走线 6 50GBASE-CR4 50Gb/s，4通道，铜电缆 7 50GBASE-KR4 50Gb/s，4通道，背板走线 8 40GBASE-CR4 40Gb/s，4通道，铜电缆 9 40GBASE-KCR4 40Gb/s，4通道，背板走线 10 20GBASE-CR2 20Gb/s，2通道，铜电缆 11 20G-MLD2 20Gb/s，2通道，背板走线 12 10GBASE-KR2 10Gb/s，1通道，背板走线 13 10GBASE-KX4 10Gb/s，4通道，背板走线 14 10GBASE-KX 1Gb/s，1通道，背板走线 [0060] 表1 [0061] 图3示出了根据主板上LAN170的一些实施方式的在自动协商期间使用的OUI标签格式的下一页。下一页300包括OUI字段310和消息码字段320。在该实例中，OUI字段310中的值为供应商特定值000AF7（h）且消息码字段320中的值为5。 [0062] 图4示出了根据主板上LAN170的一些实施方式的在自动协商期间使用的另一OUI标签格式的下一页。下一页400包括OUI字段410、消息码字段420和扩展技术字段430。在该实例中，OUI字段410中的值是供应商特定值000AF7（h），消息码字段420中的值是3，以指示该页描述扩展技术能力，且扩展技术性能字段中的值被设置为指示50Gb/s的操作。 [0063] 除上述SERDES通道结合之外，主板上LAN170上的MAC端口180可结合50Gb/s的端口或使用任何用于协同以太网端口的常用结合协议的所有以太网流量的其他高速端口（例如，IEEE802.1AX链路聚集）。 [0064] 图5是示出图1的主板上LAN170的双端口实施方式的框图。尽管结合图2A至图2C讨论的实施方式提供了一个MAC端口180，但图3的实施方式包括两个MAC端口180-1和180-2。MAC端口180-1和180-2中的每一个均与相应的主机数据路径210-1和210-2相关联。MAC端口 180-1与SERDES通道220-1和220-2相关联，各自均以25Gb/s运行。MAC端口180-2与SERDES通道220-3和220-4相关联，各自均以25Gb/s运行。即，来自主机数据路径210-1的数据变为在SERDES通道220-1和220-2上被发送的以太网帧，而来自主机数据路径210-2的数据变为在SERDES通道220-3和220-4上被发送的以太网帧。以相反的方向，SERDES通道220-1和220-2上接收的以太网帧经由主机数据路径210-1被提供至主机处理器150，而SERDES通道220-3和220-4上接收的以太网帧经由主机数据路径210-2被提供至主机处理器150。在一些实施方式中，SERDES通道220-1、...、220-4通过使用100Gb/s物理层（PHY）收发器的四个25Gb/s的SERDES通道来实现。已描述了根据各种实施方式的LOM170的整体功能，现将更详细地讨论与功能相关联的各种结构。 [0065] 图6是示出根据本文公开的一些实施方式的图1的主板上LAN170中的各种功能块的示意图。在图4的实施方式中，主板上LAN170包括主机接口610、成帧器620、分配器/聚合器630和一个或多个SERDES640。主板上LAN170还可包括图6中未示出的各种其他功能块，诸如（但不限于）管理总线接口、管理处理器、总线判优器、直接存储器存取（DMA）引擎、自动协商逻辑、各种缓冲区和存储器以及一个或多个处理器。 [0066] 如上所述，数据经由主机数据路径210在LOM170与主机处理器150之间输送。更具体地，主机处理器150与由LOM170实施的主机接口610进行通信。为此，主机接口610可包括各种配置寄存器、数据寄存器、邮箱、共享的存储器位置、中断、以及其组合。如上所述，主机处理器150与特定MAC端口180进行通信。因此，MAC端口180可被实施为这些主机接口资源的特定子集。 [0067] 成帧器620将来自主机处理器150的数据封装成以太网帧，并从经由中平面120接收的以太网帧来解封装数据。由成帧器620实施的功能可包括但不限于：前导生成和检测；插入和/或去除的源和目的地MAC地址；以及帧校验序列（FCS）的生成、插入和去除。 [0068] 分配器/聚合器630将由成帧器620生成的以太网帧分配到合适的一个SERDES640。以相反的方向，分配器/聚合器630收集经由中平面120接收的以太网帧，并将其聚合成一个流以备成帧器620处理。每个SERDES640与SERDES通道220相关联。图6中所示的实施方式使用两条SERDES通道220，每条均以25Gb/s操作，从而实现50Gb/s的链路速率。在一些实施方式中，主机接口610和成帧器620组合在一起作为MAC电路，而分配器/聚合器630和SERDES640组合在一起作为物理层（PHY）电路。在一些实施方式中，分配器/聚合器630驻留在物理编码子层（PCS）电路650中，且SERDES640驻留在物理介质附加子层（PMA）电路660中。 [0069] 已介绍了分配器/聚合器630，现将进一步详细描述由LOM170执行的通道间的帧分布。用于40Gb/s和100Gb/s以太网的IEEE802.3标准采用多通道分配（MLD），以在多个虚拟通道上分配来自单一MAC端口的数据。对于给定的运行速度，虚拟通道（也被称为物理编码子层（PCS）通道）的数量由物理介质相关（PMD）通道的所需范围的最小公倍数（LCM）确定。在100Gb/s的情况下，PMD通道的所需范围是1、2、4、5和10，其产生的LCM为20。因此，用于 100Gb/s以太网的IEEE802.3标准使用在20个虚拟通道之间条带化分配的MLD。这有时被称为MLD20。在40Gb/s的情况下，PMD通道的所需范围为1、2和4，其产生的LCM为4。因此，用于 40Gb/s以太网的IEEE802.3标准使用在4个虚拟通道之间条带化分配的MLD，并有时被称为MLD4。 [0070] 用于100Gb/s和40Gb/s的IEEE标准中描述的MLD条带化技术针对每个虚拟通道使用唯一对准标记（AM）。AM每过16000码字被插入到条带化数据流中，其中，每个码字采用64b/66b编码。针对每条通道的唯一AM的使用支持MLD条带化技术的三种不同功能：通道识别；通道对准；以及比特级复用/解复用。在使用MLD20的100Gb/s的情况下，有20个唯一AM，每个虚拟通道对应一个。在使用MLD4的40Gb/s的情况下，有4个唯一AM。在主板上LAN170的一些实施方式中，虚拟通道的对准标记与用于40GBASE-R的IEEE802.3标准的PCS通道0、1、2和3所使用的那些标记相同。 [0071] 图7A示出了主板上LAN170的另一实施方式，其利用两条SERDES通道。在本实施方式中，分配器/聚合器430A使用MLD4在四条PCS通道710之间进行条带化分配。由于PCS通道的数量大于SERDES通道的数量，所以使用多路复用器/解多路复用器。更具体地，2:1比特级多路复用器/解多路复用器电路720位于两个25.78Gb/s的背板SERDES640中的每一个的前面。两个SERDES440随后通过背板链路195（图1）来传送两条SERDES通道220。 [0072] 图7B示出了主板上LAN170的另一实施方式，其利用四条SERDES通道。在本实施方式中，分配器/聚合器630B使用MLD4在四条PCS通道710之间进行条带化分配。由于PCS通道的数量等于SERDES通道的数量，所以不使用多路复用器/解多路复用器，且四条SERDES440通过背板链路195（图1）来传送四条SERDES通道220。 [0073] 图7C示出了主板上LAN170的另一实施方式，其利用一条SERDES通道。在本实施方式中，分配器/聚合器430C使用MLD4在四条PCS通道710之间进行条带化分配。由于PCS通道的数量大于SERDES通道的数量，所以使用多路复用器/解多路复用器。更具体地，4:1比特级多路复用器/解多路复用器电路730位于单一50Gb/s背板SERDES440的前面，且SERDES440通过背板链路195（图1）来传送四条SERDES通道220。具有大小不是4:1和2:1的比特级多路复用器可以类似方式被使用。 [0074] 图8是示出根据本文所公开的一些实施方式的主板上LAN170的发送操作的流程图。可选地，图8的流程图可被视为在被主板上LAN170执行时，实施用于通过中平面传送以太网帧的方法的各步骤。在块810处，提供了介质访问控制（MAC）接口。MAC接口与具有50Gb/s链路速率的端口180相关联。接下来，在块820处，从在MAC接口处接收的数据生成以太网帧。在块830处，以太网帧的流被编码成块，且PCS通道对准标记定期被添加以允许接收端校正该通道。在块840处，PCS通道在N个SERDES通道之间被分配。在一些实施方式中，M=4且该分配使用来自IEEE802.3的MLD4条带化技术。接下来，在块850处，所分配的以太网帧以50/N Gb/s的速率在每个SERDES通道上被传输。 [0075] 图9是示出根据本文所公开的一些实施方式的主板上LAN170的接收操作的流程图。可选地，图9的流程图可被视为在被主板上LAN170执行时，实施用于通过中平面传送以太网帧的方法的各步骤。在块910处，提供了介质访问控制（MAC）接口。该MAC接口与具有50Gb/s链路速率的端口180相关联。在块910处，在与端口180相关联的N个SERDES通道220中的每一个上以50/N Gb/s的速率接收以太网帧。在块920处，以太网帧被从N个SERDES通道解复用到M个PCS通道。在一些实施方式中，M=4且使用来自IEEE802.3的MLD4条带化技术。在块 930处，使用编码所接收的以太网帧的块中的对准标记来对准M个PCS通道。一旦对准被执行，则移除对准标记。在块940处，所对准的帧被结合或聚合到单个以太网帧的流。接下来，在块950处，来自所结合的以太网帧的流的数据被提供给MAC接口的50Gb/s的端口。 [0076] 主板上LAN170和本文所描述的其他各种组件可被实施在专用硬件、通用硬件上执行的软件、专用硬件上执行的软件、或它们的组合中。若被实施在专用硬件中，则LOM170可被实施为电路和/或采用多种技术的任何一种或其组合的状态机。这些技术可包括但不限于，离散逻辑、可编程逻辑装置、专用集成电路（ASIC）、现场可编程门阵列（FPGA）、片上系统（SoC）、系统级封装（SiP）、或任何其他具有逻辑门的硬件装置，所述逻辑门用于在施加一个或多个数据信号时实施各种逻辑功能。这些技术通常被本领域技术人员所熟知，且因此，未在本文中详细描述。 [0077] 当被实施为软件，即，处理器上执行的指令时，本文所描述的包括软件或代码的任何逻辑（包括LOM170）可被实施在处理器使用的或结合处理器使用的任何非暂时性计算机可读介质中。在该意义上，逻辑可包括：例如，包括可从计算机可读介质获取并由处理器执行的指令和声明的语句。在本公开的背景下，“计算机可读介质”可以是能包括、存储或保持本文所描述的由处理器使用或结合处理器使用的逻辑或应用的任何介质。计算机可读介质可包括许多物理介质中的任一种，例如，磁、光或半导体介质。适用的计算机可读介质的更具体实例可包括但不限于，磁带、磁性软盘、磁性硬盘驱动器、存储卡、固态驱动器、USB闪存驱动器或光盘。此外，计算机可读介质可以是随机存取存储器（RAM），其包括例如静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）或磁性随机存取存储器（MRAM）。此外，该计算机可读介质可以是只读存储器（ROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）或者其他类型的存储器装置。 [0078] 图8和图9的示意图示出了部分LOM170的实施的功能和操作。若被实施在软件中，则每个块可表示模块、段或部分代码，其包括程序指令以便实施指定的逻辑功能。程序指令可以包括编程语言或机器码中编写的人可读的语句的源代码的形式来实施，该编程语言或机器码包括由处理器可识别的指令。机器码可从源代码转换等。若被实施在硬件中，则每个块可表示专用硬件、电路或一些互连电路的功能块，以实现指定逻辑功能。 [0079] 尽管图8和图9的示意图示出了特定执行顺序，但应当理解，该执行顺序可根据描述内容而有所不同。例如，两个或更多块的执行顺序可相对所示顺序而被打乱。另外，图8和图9的示意图中连续示出的两个或更多块可同时或部分同时发生。此外，在一些实施方式中，图8和图9的示意图中示出的一个或多个块可被跳过或省略。此外，任何数量的计数器、状态变量、信号量或消息可被添加至本文所描述的逻辑流程，以达到增强效用、计算、性能测量或提供故障排除辅助的目的等。应当理解，所有这种改变均在本公开的范围之内。应当理解，图8和图9的示意图仅提供多种不同类型的功能安排的实例，这些功能安排可被用于实施如本文所描述的部分LOM170的操作。可选地，图8和图9的示意图可被视为描述根据一种或多种实施方式在LOM170中实施的方法的步骤的实例。 [0080] 应当强调的是，本公开的上述实施方式仅是为清楚理解本公开的原理而描述的实施的可行实例。可以对上述实施方式做出多种变化和修改，而基本不背离本公开的精神和原理。本文中，所有这些修改和变化旨在被包括在本公开的范围之内，且由所附权利要求保护。 |
||||||
QQ群二维码
意见反馈
意见反馈