電源回路

本発明は、電源回路に関する。

電源動作によって入力電圧から出力電圧を得る電源回路に対しては、出力端子に出力コンデンサが接続される。

特開平4−225174号公報

例えば、リニアレギュレータとして形成された電源回路において、出力端子に出力コンデンサが接続されていないと、出力電圧が不安定となる(例えば、出力電圧が発振したり、急峻な負荷変動により出力電圧が大幅に変動したりする)。不安定状態での電源回路の動作を継続すると、電源回路以外の回路の動作が不安定になることがあるし、場合によっては、電源回路内の回路素子又は電源回路外の回路素子の劣化又は破損を招く。

そこで本発明は、不安定状態での電源動作を抑制する電源回路を提供することを目的とする。

本発明に係る電源回路は、入力電圧に基づく電源動作によって出力電圧を生成する出力回路と、前記電源動作の起動後、前記出力電圧が加わる出力端子と、前記出力端子及び基準電位ライン間に所定のテスト電流を流すテスト期間を設けて前記テスト期間中における前記出力端子の電圧をテスト電圧として検出し、前記テスト電圧に基づき前記電源動作の可否を制御する制御回路と、を備えたことを特徴とする。

具体的には例えば、前記制御回路は、前記テスト期間中の所定の判定タイミングにおける前記テスト電圧と所定の判定電圧とを比較することで、前記電源動作の可否を制御すると良い。

この際例えば、前記制御回路は、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも小さいとき、前記電源動作を許可し、前記判定タイミングにおける前記テスト電圧が前記判定電圧よりも大きいとき、前記電源動作を禁止すると良い。

或いは例えば、前記制御回路は、前記テスト期間中における前記テスト電圧の変化率に基づき、前記電源動作の可否を制御しても良い。

この際例えば、前記制御回路は、前記変化率が所定の判定変化率よりも小さいとき、前記電源動作を許可し、前記変化率が所定の判定変化率よりも大きいとき、前記電源動作を禁止すると良い。

また具体的には例えば、前記制御回路は、前記テスト期間中において所定の定電流を前記テスト電流として前記出力端子及び基準電位ライン間に流すことができる。

また具体的には例えば、前記制御回路は、前記テスト電圧に基づき、前記出力端子に所定の静電容量以上の出力コンデンサが接続されているか否かを判定し、当該判定の結果に基づき前記電源動作の可否を制御すると良い。

この際例えば、前記制御回路は、前記電源動作の起動のたびに、前記出力コンデンサの接続有無を判定すると良い。

なお、例えば、前記制御回路は、前記電源動作の起動前に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を起動するか否かを制御するとよい。

また、例えば、前記制御回路は、前記電源動作の起動後に前記出力コンデンサの接続有無を判定し、その判定結果に基づいて前記電源動作を継続するか否かを制御するとよい。

また、例えば、前記制御回路は、前記電源動作の起動時に前記出力電圧の目標値を第1目標値よりも低い第2目標値に設定しておき、前記テスト期間の開始時または完了時に前記出力電圧の目標値を前記第2目標値から前記第1目標値に切り替えるとよい。

また、例えば、前記電源回路は、前記出力電圧の供給を受けて動作する内部回路をさらに有するとよい。

また例えば、当該電源回路は、リニアレギュレータとして形成されていると良い。

そして例えば、上記の電源回路を形成するための集積回路を含む半導体装置を構成すると良い。

また例えば、上記の半導体装置を備えた電子機器を構成すると良い。

本発明によれば、不安定状態での電源動作を抑制する電源回路を提供することが可能である。

本発明の実施形態に係る電源回路の概略構成図である。

図1の出力回路の内部回路図である。

本発明の実施形態に係り、テスト期間に関連する入力電圧及び出力端子の電圧の波形を示す図である。

出力コンデンサ接続時/未接続時における、テスト電流の流れを示す図である。

本発明の第1実施例に係る電源回路の部分回路図である。

本発明の第1実施例に係る電源回路の部分回路図である。

本発明の第1実施例に係る電源回路の部分回路図である。

複数の信号の状態と電源動作の起動状態との関係を示す図である。

出力コンデンサ接続時における各種の電圧、電流及び信号の波形図である。

出力コンデンサ接続時における各種の電圧及び信号の拡大波形図である。

出力コンデンサ未接続時における各種の電圧、電流及び信号の波形図である。

出力コンデンサ未接続時における各種の電圧及び信号の拡大波形図である。

本発明の第1実施例に係る電源回路の部分回路図である。

本発明の別の実施形態に係る電源回路の概略構成図である。

本発明の第3実施例に係る電源回路の部分回路図である。

本発明の第3実施例に係る電源回路の部分回路図である。

出力コンデンサ接続時における各種の電圧、電流及び信号の波形図である。

出力コンデンサ接続時における各種の電圧及び信号の拡大波形図である。

出力コンデンサ未接続時における各種の電圧、電流及び信号の波形図である。

出力コンデンサ未接続時における各種の電圧及び信号の拡大波形図である。

本発明の第4実施例に係る液晶テレビ装置の外観図である。

本発明の第4実施例に係るタブレット端末の外観図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。

図1は、本発明の実施形態に係る電源回路1の概略構成図である。電源回路1は、直流の入力電圧Vinから、入力電圧Vinと電圧値が異なる直流の出力電圧Voを生成する。電源回路1は、半導体集積回路である電源用IC10を含んで形成される。電源用IC10そのものが電源回路1であると考えても良い。IC10は、入力電圧Vinが加わる入力端子11と、入力電圧Vinに基づく電源動作によって出力電圧Voを生成する出力回路20と、電源動作の起動後、出力電圧Voが加わる出力端子12と、電源動作の起動制御等を行う制御回路30と、を備える。原則として、出力端子12には所定の静電容量CTH以上の静電容量を有する出力コンデンサCoが接続される。LDは、出力端子12に接続された負荷を表している。

本実施形態において、入力電圧Vin及び出力電圧Voは正の電圧である。また、入力電圧Vin及び出力電圧Voなどの各電圧の基準となる電位を基準電位と呼び、基準電位を有する配線、金属層又は点をグランド(基準電位ライン)と呼ぶ。基準電位は0V(ボルト)である。出力コンデンサCoの接続時、出力コンデンサCoの正極は出力端子12に接続され、出力コンデンサCoの負極はグランドに接続される。

また、以下では、グランドから見た出力端子12の電圧を記号VLによっても参照する。電源動作の起動後においては、電圧VLは、電源動作を経て得られた出力電圧Voである。電源動作の起動前においては、電源動作を介さずに、ゼロでない電圧が電圧VLとして出力端子12に加わりうる(詳細は後述される)。

電源回路1は、リニアレギュレータとして形成されている。図2に、リニアレギュレータを形成するための出力回路20の回路図を示す。図2の出力回路20は、出力トランジスタ21と、分圧抵抗22及び23と、入力電圧Vinに基づき基準電圧Vrefを生成する基準電圧生成部24と、オペアンプにて形成された誤差増幅器25と、を備える。図2の回路例において、出力トランジスタ21は、Pチャンネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)である。FET21のソースに入力電圧Vinが印加され、FET21のドレインは、出力端子12に接続されると共に分圧抵抗22及び23の直列回路を介してグランドに接続される。より具体的には、FET21のドレインは分圧抵抗22の一端に接続され、分圧抵抗22の他端は分圧抵抗23を介してグランドに接続される。誤差増幅器25は、基準電圧Vrefと、分圧抵抗22及び23間の接続点の電圧(即ち、電圧VLを、抵抗22及び23の抵抗値に依存する比にて分圧した電圧)との誤差がゼロになるように、FET21のゲート電位を制御する。

出力回路20における電源動作は、入力電圧Vinに基づく電力を、出力トランジスタ21を介して出力端子12から負荷LDに出力する動作を含む。電源動作の起動前においては、入力電圧Vinに基づく電力が、出力トランジスタ21を介して出力端子12から負荷LDに出力されないよう、出力トランジスタ21が制御される(即ち、出力トランジスタ21が遮断状態に維持される)。図1の制御回路30は、電源動作を起動させるか否かを制御する起動制御信号を出力回路20に供給する。起動制御信号は、電源動作の起動を許可する起動許可信号又は電源動作の起動を禁止する起動禁止信号である。従って、起動許可信号が出力回路20に供給された場合には、電源動作が起動するが、起動禁止信号が出力回路20に供給された場合には、電源動作は起動しない。起動許可信号が供給されない状態は、起動禁止信号が供給される状態に相当する。出力回路20は、起動許可信号が供給されるまでは出力トランジスタ21がオフに維持されるように(即ちFET21のドレイン及びソース間の遮断状態が維持されるように)形成されている。例えば、起動制御信号に応じて基準電圧Vrefの値を制御しても良い(電源動作の起動後における基準電圧Vrefは、出力電圧Voの目標値に応じた所定値を持つ)。

周知の如く、リニアレギュレータでは、出力端子12に対する出力コンデンサCoの接続(以下単に出力コンデンサCoの接続という)が必須であり、出力コンデンサCoが接続されていない状態において電源動作を起動すると、出力電圧Voが不安定となる(例えば、出力電圧Voが発振したり、急峻な負荷変動により出力電圧Voが大幅に変動したりする)。IC10は、電源動作の起動に先立ち、出力コンデンサCoの接続有無をチェックする機能を有している。

当該チェックを行うために、電源動作の起動前に設けられる期間をテスト期間と呼ぶ。図3において、実線310は入力電圧Vinの波形を表す。実線320は、出力コンデンサCoの接続時における電圧VLの波形を表し、破線321は、出力コンデンサCoの未接続時における電圧VLの波形を表す。テスト期間前において、実線320及び破線321は互いに重なっている。入力電圧Vinが0V(ボルト)から上昇して所定値に達すると、テスト期間が開始する。テスト期間中における電圧VL(即ちグラントから見た出力端子12の電位)を特にテスト電圧と呼ぶ。テスト期間において、制御回路30は、出力端子12及びグランド間に所定のテスト電流を流す。当該テスト電流は出力端子12からグランドに流れるものとする。テスト電流は、定電流であると良いが、定電流でなくても構わない。テスト期間の時間長(時間の長さ)は所定の長さであって良い。制御回路30は、テスト期間の終了後、テスト電流の供給を停止すると良い。

図4(a)に示す如く、出力コンデンサCoの接続時には、テスト電流が出力端子12と寄生コンデンサCa及び出力コンデンサCoの並列回路を介してグランドに流れる。一方、図4(b)に示す如く、出力コンデンサCoの未接続時には、テスト電流が出力端子12と寄生コンデンサCaを介してグランドに流れる(出力コンデンサCoが存在しないので、当然、テスト電流は出力コンデンサCoを流れない)。尚、電源動作の起動前において負荷LDは電力を消費しないものとする。寄生コンデンサCaは、出力端子12のパッドの寄生容量及び出力端子12に接続される配線の配線容量を含む寄生容量であり、寄生コンデンサCaの静電容量は出力コンデンサCoの静電容量及び上記所定の静電容量CTHよりも十分に小さい。

テスト期間において、テスト電流が流れることでテスト電圧は0Vを起点として上昇する。この際、出力コンデンサCoが接続されている時と比べて、出力コンデンサCoが接続されていない時には、テスト電圧の上昇率が大きくなる(図3の実線320及び破線321参照)。故に、制御回路30は、テスト電圧を検出することで出力コンデンサCoの接続の有無を判定することができる。制御回路30は、テスト電圧に基づき出力端子12に出力コンデンサCoが接続されているか否かを判定し、出力コンデンサCoが接続されていると判定した場合には起動許可信号を出力回路20に供給して電源動作を開始させる一方で、出力コンデンサCoが接続されていないと判定した場合には起動許可信号を出力回路20に供給せずに電源動作の起動を禁止する(換言すれば、テスト期間前及びテスト期間中から継続実行していた、出力回路20に対する起動禁止信号の供給をテスト期間後も維持することで電源動作の起動を禁止する)。

出力コンデンサCoが接続されていない状態で電源動作を起動させると、不安定状態で電源回路1が動作することになる。不安定状態での電源回路1の動作を継続すると、電源回路以外の回路の動作が不安定になることがあるし、場合によっては、電源回路内の回路素子又は電源回路外の回路素子の劣化又は破損を招く。本実施形態の如く、出力コンデンサCoの接続有無を判定し、出力コンデンサCoの未接続状態での電源動作の起動を禁止することで、不安定状態での電源回路1の起動が抑制され、当該起動が招きうる弊害(他回路の不安定動作、回路素子の破損等)を抑制することができる。

上述の構成及び動作を基本とする、電源回路1のより具体的な構成例及び動作例等を、以下の複数の実施例の中で説明する。

<<第1実施例>> 電源回路1の第1実施例を説明する。図5〜図7の夫々に、第1実施例に係る電源回路1の部分回路図が示されており、図5〜図7の全体によって電源回路1が構成される。

図5〜図7に示される各比較器及び論理回路は、入力電圧Vinを駆動電圧として用いて駆動する。任意の比較器又は任意の論理回路から出力される信号は、ハイレベル、又は、ハイレベルよりも電位が低く且つハイレベルとは論理値が異なるローレベルの電圧信号である。以下では、当該電圧信号の信号レベルがハイレベルであることをハイ(Hi)と表現し、当該電圧信号の信号レベルがローレベルであることをロー(Lo)と表現する。また、図8に、信号OPEN_LATCH及びOPEN_TIMEと信号OPEN_DETとの関係(図7参照)、並びに、信号OPEN_DETと電源動作との関係を示す。

まず、図5の回路について説明する。制御回路30は、符号101〜107によって参照される各部位を備える。FET104は、Nチャンネル型のMOSFETである。電圧生成回路101は、半導体バンドギャップ電圧を利用して入力電圧Vinから入力電圧Vinよりも低い所定の定電圧BGを生成すると共に、定電流iuを生成して出力する。入力電圧Vinは抵抗105、106及び107の直列回路に印加される。抵抗105、106及び107の内、抵抗105が最も高電圧側に位置し、抵抗107が最も低電圧側に位置する。比較器102の非反転入力端子は抵抗105及び106間の接続点に接続され、比較器102の反転入力端子には定電圧BGが印加される。比較器102の出力端子からは信号UVLOが出力され、また、NOT回路103によって信号UVLOの論理反転信号UVLO_Bが生成される。信号UVLO_Bは、FET104のゲートに供給される。FET104において、ドレインは抵抗106及び107間の接続点に接続され、ソースはグランドに接続される。

従って、図5に示す回路においては、入力電圧Vinが0Vから上昇して定電圧BGが生成及び出力された後、入力電圧Vinが更に上昇して第1の所定電圧に達すると、比較器102の出力信号UVLOがローからハイに切り替わる。その後、入力電圧Vinが第2の所定電圧まで下降すると、出力信号UVLOはハイからローに切り替わる。FET104及び抵抗105〜107により、第2の所定電圧は第1の所定電圧よりも低くなる。つまり、出力信号UVLOの変化に対してヒステリシスが付与されている。出力信号UVLOがローであるとき、図6のラッチ回路121により信号OPEN_LATCHがローになり、図7のNAND回路124を通じて信号OPEN_DETがハイになる(図8参照)。結果、出力回路20における電源動作は実行されない。従って、IC10には、入力電圧Vinが所定電圧以下であるときに電源動作を停止させる減電圧保護回路が含まれていると言え、減電圧保護回路は、比較器102、NOT回路103、FET104及び抵抗105〜107を含む。

次に、図6及び図7の回路について説明する。制御回路30は、更に符号111〜124によって参照される各部位を備える。FET111〜114はPチャンネル型のMOSFETであり、FET115〜117はNチャンネル型のMOSFETである。2入力のNOR(否定論理和)回路118は、信号OPEN_TIME及びUVLO_Bの否定論理和の信号を、FET111のゲートに出力する。FET111〜114の各ソースには入力電圧Vinが印加される。FET112〜114のゲート並びにFET111、112及び116のドレインは共通接続される。FET115のゲート及びドレイン並びにFET116のゲートは共通接続される。FET115〜117のソースはグランドに接続される。FET113及び117のドレインは共通接続される。FET117のゲートには信号UVLO_Bが入力される。

FET113のドレインは、比較器119の非反転入力端子に接続されると共にコンデンサ123を介してグランドに接続される。比較器119の非反転入力端子における電圧を電圧TIME_REFと呼ぶ。FET114のドレインは、比較器120の反転入力端子に接続されると共に抵抗122を介してグランドに接続される。比較器119の反転入力端子及び比較器120の非反転入力端子には定電圧BGが印加される。比較器119は、電圧TIME_REF及びBG間の比較結果を信号OPEN_TIMEとして出力する。また、FET114のドレインは出力端子12に接続される。故に、比較器120の反転入力端子には電圧VLが加わる。ラッチ回路121は、信号OPEN_TIMEがローからハイへ切り替わるタイミングにおける比較器120の出力信号VL_CMPのレベルを保持し、保持したレベルを有する信号を信号OPEN_LATCHとして出力する。但し、当該保持後、ローの信号UVLOがラッチ回路121に入力されると、当該保持は解消され、信号OPEN_LATCHはローになる。

図7の2入力のNAND(否定論理積)回路124は、信号OPEN_LATCH及びOPEN_TIMEの入力を受け、それらの否定論理積の信号OPEN_DETを出力回路20に供給する。ハイの信号OPEN_DETは起動禁止信号に相当し、ローの信号OPEN_DETは起動許可信号に相当する(図8参照)。出力回路20は、定電圧BGを元に基準電圧Vrefを生成することができる、或いは、定電圧BGを基準電圧Vrefとして用いることができる。図7には、負荷LDのモデル回路が示されている。出力端子12から負荷LDを経由してグランドに流れる電流を記号ILDによって参照する。後述の図9〜図12に示す波形例では、テスト期間が終了してから一定時間の経過後、出力端子12を抵抗LDRを介してグランドに接続する状態と出力端子12を開放する状態とが交互に繰り返される。

図5の電圧生成回路101が定電圧BGを出力し且つ定電流iuを出力しているとき、定電流iuは図6のFET115のドレイン電流として流れる。FET115及び116は、互いに同一の特性を有して、FET115を電流の入力側とするカレントミラー回路を形成している。故に、FET115に定電流iuが流れているとき、定電流iuと同じ電流値を持つドレイン電流がFET116にも流れる。信号OPEN_TIME及びUVLO_Bの少なくとも一方がハイであるときには、FET111がオンとなるため、FET116のドレイン電流はFET111を経由して流れ、FET112には電流が流れない。

一方、信号OPEN_TIME及びUVLO_Bの双方がローであるとき、FET111がオフとなって、FET116のドレイン電流(即ち定電流)はFET112を経由して流れる。FET112〜114は、互いに同一の特性を有して、FET112を電流の入力側とするカレントミラー回路を形成している。故に、FET112に定電流が流れると、FET112に流れる電流に応じた定電流がFET113及び114の夫々にも流れる。FET117がオフであるとき、FET113を経由する定電流はコンデンサ123を充電する。FET114を経由する定電流iccは、寄生コンデンサCa及び出力コンデンサCoを充電する、又は、寄生コンデンサCaを充電する。上述のテスト期間は定電流iccが流れる期間に相当する。

図9及び図10を参照し、出力コンデンサCoが接続されている状態(以下、出力コンデンサ接続状態という)における電源動作の起動時周辺の各信号状態を説明する。図9において、波形401〜404は、夫々、出力コンデンサ接続状態における、入力電圧Vinの波形、電圧VLの波形、負荷電流ILDの波形、信号OPEN_DETの波形である。図9及び図10の例では、入力電圧Vinが0Vから5Vまで上昇して安定し、且つ、電源動作の起動後における出力電圧VL(Vo)は約3Vであることを想定している。

図10には、テスト期間中及びテスト期間周辺の波形401、402及び404の拡大図が示されている。また、図10において、波形411〜415は、夫々、出力コンデンサ接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号BG、TIME_REF、VL_CMP、OPEN_TIME及びOPEN_LATCHの波形である。

電圧TIME_REF及びVLが共に0Vである状態を起点にして入力電圧Vinが0Vから上昇すると、まず、信号UVLOがローに維持されたまま定電圧BG及び定電流iuが生成及び出力されるが、この段階では信号UVLO_Bがハイであるため、FET112〜114に電流は流れない。その後、タイミングt1において入力電圧Vinが所定のUVLO解除電圧(約4V)に達すると、信号UVLOがローからハイに切り替わり、結果、FET113及び114の夫々に定電流が流れ出す。この段階で信号UVLO_BはローであるためFET117はオフである。故に、FET113を経由する定電流はコンデンサ123を充電して電圧TIME_REFを徐々に増大させてゆく(波形412参照)。一方、FET114を経由する定電流iccは、コンデンサCa及びCoを充電して電圧VLを徐々に増大させてゆく。但し、コンデンサCoの静電容量は十分に大きいため、電源動作の起動前において電圧VLは殆ど0Vのまま維持される。

そして、電圧TIME_REFが定電圧BG以上となったタイミングt2において信号OPEN_TIMEがローからハイに切り替わる(波形414参照;図10ではタイミングt2以降において波形411及び412は互いに重なり合っている)。信号OPEN_TIMEがローからハイに切り替わるとNOR回路118を通じてFET111がオンとなるため、FET113を経由した定電流の供給及びFET114を経由した定電流iccの供給は停止する。出力コンデンサ接続状態においては、テスト期間中の定電流iccの総量に対して出力コンデンサCoの静電容量が十分に大きいため、タイミングt2における電圧VLは定電圧BGよりも低い。このため、タイミングt2における信号VL_CMPはハイである(波形413参照)。ラッチ回路121は、タイミングt2における信号VL_CMPのレベルをラッチして、ラッチしたレベルを持つ信号OPEN_LATCHを出力する。故に、出力コンデンサ接続状態では、タイミングt2において信号OPEN_LATCHがローからハイに切り替わる。結果、信号OPEN_DETがハイからローに切り替わるため、出力回路20による電源動作が起動する(図8参照)。

尚、出力コンデンサCoが接続されているとき、テスト期間中の定電流iccの供給により、出力コンデンサCoが幾分充電されている状態で電源動作が起動することになる。

次に、図11及び図12を参照し、出力コンデンサCoが接続されていない状態(以下、出力コンデンサ未接続状態という)における各信号状態を説明する。図11において、波形421〜424は、夫々、出力コンデンサ未接続状態における、入力電圧Vinの波形、電圧VLの波形、負荷電流ILDの波形、信号OPEN_DETの波形である。図11及び図12の例でも、入力電圧Vinが0Vから5Vまで上昇して安定することを想定している。

図12には、テスト期間中及びテスト期間周辺の波形421、422及び424の拡大図が示されている。また、図12において、波形431〜435は、夫々、出力コンデンサ未接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号BG、TIME_REF、VL_CMP、OPEN_TIME及びOPEN_LATCHの波形である。

電圧TIME_REF及びVLが共に0Vである状態を起点にして入力電圧Vinが0Vから上昇すると、まず、信号UVLOがローに維持されたまま定電圧BG及び定電流iuが生成及び出力されるが、この段階では信号UVLO_Bがハイであるため、FET112〜114に電流は流れない。その後、タイミングt1において入力電圧Vinが所定のUVLO解除電圧(約4V)に達すると、信号UVLOがローからハイに切り替わり、結果、FET113及び114の夫々に定電流が流れ出す。この段階で信号UVLO_BはローであるためFET117はオフである。故に、FET113を経由する定電流はコンデンサ123を充電して電圧TIME_REFを徐々に増大させてゆく(波形432参照)。一方、FET114を経由する定電流iccは、コンデンサCaを充電して電圧VLを徐々に増大させてゆく(波形422参照)。

電圧TIME_REFが定電圧BG以上となったタイミングt2において信号OPEN_TIMEがローからハイに切り替わる(波形434参照;図12ではタイミングt2以降において波形431及び432は互いに重なり合っている)。信号OPEN_TIMEがローからハイに切り替わるとNOR回路118を通じてFET111がオンとなるため、FET113を経由した定電流の供給及びFET114を経由した定電流iccの供給は停止する。出力コンデンサ未接続状態においてテスト期間中に電圧VLが定電圧BGを超えるように、テスト期間の時間長及び定電流iccの大きさが設定されており、図12に示す如く、タイミングt1より後であってタイミングt2よりも前のタイミングにおいて、電圧VLが定電圧BGを超える。このため、タイミングt2における信号VL_CMPはローである(波形433参照)。ラッチ回路121は、タイミングt2における信号VL_CMPのレベルをラッチして、ラッチしたレベルを持つ信号OPEN_LATCHを出力する。故に、出力コンデンサ未接続状態では、タイミングt2以前もタイミングt2以後も信号OPEN_LATCHがローである。結果、信号OPEN_DETがハイのまま維持され、十分に高い入力電圧Vinが供給されていたとしても、出力回路20による電源動作が起動しない(図8参照)。

上述の説明から理解されるように、第1実施例に係る制御回路30は、テスト期間中の所定の判定タイミングにおけるテスト電圧VL(図3参照)と所定の判定電圧とを比較する。判定電圧は所定の正の値を有する。そして、制御回路30は、判定タイミングにおけるテスト電圧VLが判定電圧よりも小さいとき、出力コンデンサCoが接続されていると判定して電源動作の起動を許可し、判定タイミングにおけるテスト電圧VLが判定電圧よりも大きいとき、出力コンデンサCoが接続されていないと判定して電源動作の起動を禁止する。テスト期間の終了後において、ローの信号OPEN_DETは起動許可信号を表すと共に出力コンデンサCoの接続の判定結果を示し、ハイの信号OPEN_DETは起動禁止信号を表すと共に出力コンデンサCoの未接続の判定結果を示す。第1実施例において、上記判定タイミングはテスト期間の終了タイミングt2と一致するが、テスト期間の終了タイミングより前に判定タイミングを設けても良い。第1実施例において、定電圧BGが上記判定電圧に相当し、定電流iccが上記テスト電流に相当する。

制御回路30は、テスト期間を設定、計測するタイマ回路と、テスト期間中の電圧VL(即ちテスト電圧)を検出する電圧検出回路と、を有していると言える。例えば、図13に示す如く、タイマ回路は、FET111〜113及び115〜117、NOR回路118、比較器119並びにコンデンサ123を有して形成され、電圧検出回路は、FET114、比較器120、ラッチ回路121及び抵抗122を有して形成されている、と考えることができる。

尚、制御回路30は、電源動作の起動の度に(電源動作の起動を試みる度に)、出力コンデンサCoの接続有無を判定し、当該起動の許可又は禁止を行う(後述の他の実施例においても同様)。

<<第2実施例>> 電源回路1の第2実施例を説明する。第2実施例に係る制御回路30は、テスト期間中におけるテスト電圧VLの変化率に基づき、電源動作の起動可否を制御する。これによっても、第1実施例と同様の作用及び効果が得られる。

具体的には、第2実施例でも、上記のタイマ回路(図13参照)及びFET114を制御回路30に設けて、テスト期間中に定電流iccを、出力端子12を介して、出力コンデンサCo及び寄生コンデンサCaに供給する、又は、寄生コンデンサCaに供給する。制御回路30は、テスト期間中における電圧VL(即ちテスト電圧VL)の変化率を検出し、検出したテスト電圧VLの変化率を所定の判定変化率と比較する。判定変化率は、所定の正の値を有する。例えば、タイミングt1及びt2におけるテスト電圧VLの電圧値とタイミングt1及びt2間の時間長から、テスト電圧VLの変化率を検出することができる。

そして、制御回路30は、テスト電圧VLの変化率が所定の判定変化率よりも小さいとき、出力コンデンサCoが接続されていると判定して電源動作の起動を許可し(ローの信号OPEN_DETを出力回路20に供給し)、テスト電圧VLの変化率が上記判定変化率よりも大きいとき、出力コンデンサCoが接続されていないと判定して電源動作の起動を禁止する(ハイの信号OPEN_DETを出力回路20に供給する)。

<<第3実施例>> 図14は、本発明の別の実施形態に係る電源回路1の概略構成図である。当該構成例の電源回路1は、先の図1で示した構成とほぼ同様であるが、出力電圧Vo(VL)の供給を受けて動作する内部回路40がIC10に集積化されている。例えば、IC10が入力電圧VinからN系統(ただしN≧2)の出力電圧Vout1〜VoutNを生成するシステム電源ICである場合、N系統のDC/DCコンバータが内部回路40に相当する。

先の第1実施例または第2実施例では、出力回路20の電源動作を停止させた状態(VL=0V)で出力コンデンサCoの接続有無を判定していた。そのため、当該判定処理が完了するまで、内部回路40への電力供給が開始されないので、内部回路40の起動が遅れる。しかしながら、電源回路1を搭載するアプリケーションによっては、内部回路40の起動を優先するものがあり、このような要求に応えるためには、出力回路20の電源動作を行っている状態で出力コンデンサCoの接続有無を判定する必要がある。第3実施例では、上記の判定処理を実現するための具体的な構成及び動作について詳述する。

図15及び図16は、それぞれ、第3実施例に係る電源回路1の部分回路図であり、先の図6及び図7に置き換わるものである。一方、図5の部分回路図については、第3実施例に係る電源回路1でもそのまま流用することが可能である。すなわち、図5、図15、及び、図16の全体によって、第3実施例に係る電源回路1が構成される。

図15の部分回路図について、図6からの変更点を説明する。第1の変更点として、FET117のゲートには、信号UVLO_Bではなく信号ENが入力されている。第2の変更点として、2入力のNOR(否定論理和)回路118は、信号OPEN_TIMEと信号UVLO_Bとの否定論理和信号ではなく、信号OPEN_TIMEと信号ENとのの否定論理和信号を、FET111のゲートに出力する。第3の変更点として、FET114のドレイン(出力端子12)は、比較器120の入力端子に直接接続されるのではなく、抵抗125を介して比較器120の入力端子に接続されている。すなわち、比較器120の入力端子には、電圧VLが直接入力されるのではなく、これを抵抗125及び122で分圧した電圧VL2が入力されている。第4の変更点として、比較器120の入力極性が図6の例とは逆転されている。すなわち、比較器120の非反転入力端子に電圧VL2が入力されており、比較器120の反転入力端子に定電圧BGが入力されている。従って、信号VL_CMPは、電圧VL2が定電圧BGよりも高いときにハイレベルとなり、電圧VL2が定電圧BGよりも低いときにローレベルとなる。

次に、図16の部分回路図について、図7からの変更点を説明する。第1の変更点として、図7の2入力のNAND(否定論理積)回路124に代えて、信号OPEN_LATCHの入力を受けて信号OPEN_DETを出力するバッファ126が設けられている。すなわち、信号OPEN_DETの論理レベルは、信号OPEN_LATCHの論理レベルと一致する。なお、先と同様、ハイの信号OPEN_DETは起動禁止信号に相当し、ローの信号OPEN_DETは起動許可信号に相当する。第2の変更点として、定電圧BGから分圧定電圧BG2を生成し、これを出力回路20に出力する分圧回路127が追加されている。出力回路20は、分圧定電圧BG2を元に基準電圧Vrefを生成することができる、或いは、分圧定電圧BG2を基準電圧Vrefとして用いることができる。

分圧回路127は、抵抗127a〜127cとNチャネル型のMOSFET127dを含む。抵抗127aの第1端は、定電圧BGの印加端に接続されている。抵抗127aの第2端と抵抗127bの第1端は、いずれも分圧定電圧BG2の出力端として、出力回路20に接続されている。抵抗127bの第2端は、抵抗127cの第1端に接続されている。抵抗127cの第2端は、接地端に接続されている。FET127dのドレインは、抵抗127cの第1端に接続されている。FET127dのソースは、抵抗127cの第2端(接地端)に接続されている。FET127dのゲートは、信号ENの印加端に接続されている。

上記構成から成る分圧回路127において、信号ENがハイレベルであるときには、FET127dがオンとなり、抵抗127cの両端間がショートされる。その結果、分圧回路127の分圧比が低くなるので、分圧定電圧BG2が引き下げられる。このような状態は、電圧VL(Vo)の目標値を第1目標値(例えば5V)よりも低い第2目標値(例えば4.5V)に設定した状態に相当する。一方、信号ENがローレベルであるときには、FET127dがオフとなり、抵抗127cが分圧回路127の回路要素として組み込まれる。その結果、分圧回路127の分圧比が高くなるので、分圧定電圧BG2が引き上げられる。このような状態は、電圧VL(Vo)の目標値を第1目標値(例えば5V)に設定した状態に相当する。

図5の電圧生成回路101が定電圧BGを出力し且つ定電流iuを出力しているとき、定電流iuは図15のFET115のドレイン電流として流れる。FET115及び116は、互いに同一の特性を有して、FET115を電流の入力側とするカレントミラー回路を形成している。故に、FET115に定電流iuが流れているとき、定電流iuと同じ電流値を持つドレイン電流がFET116にも流れる。信号OPEN_TIME及びENの少なくとも一方がハイであるときには、FET111がオンとなるため、FET116のドレイン電流はFET111を経由して流れ、FET112には電流が流れない。

一方、信号OPEN_TIME及びENの双方がローであるとき、FET111がオフとなって、FET116のドレイン電流(即ち定電流)は、FET112を経由して流れる。FET112〜114は、互いに同一の特性を有して、FET112を電流の入力側とするカレントミラー回路を形成している。故に、FET112に定電流が流れると、FET112に流れる電流に応じた定電流がFET113及び114の夫々にも流れる。FET117がオフ(EN=L)であるとき、FET113を経由する定電流はコンデンサ123を充電する。FET114を経由する定電流iccは、寄生コンデンサCa及び出力コンデンサCoを充電する、又は、寄生コンデンサCaを充電する。上述のテスト期間は定電流iccが流れる期間に相当する。

図17及び図18を参照し、出力コンデンサ接続状態におけるテスト期間(t11〜t12)周辺の各信号状態を説明する。図17において、波形501〜504は、夫々、出力コンデンサ接続状態における、入力電圧Vinの波形、電圧VLの波形、信号ENの波形、及び、信号OPEN_LATCH(=OPEN_DET)の波形である。なお、図17及び図18の例では、入力電圧Vinが0Vから7Vまで上昇して安定することを想定している。

また、信号ENがハイレベルであるとき(図16のFET127dがオンであるとき)には、電圧VL(Vo)の目標値が4.5V(内部回路40の動作下限電圧以上であれば可)に設定される一方、信号ENがローレベルであるとき(図16のFET127dがオフであるとき)には、電圧VL(Vo)の目標値が5V(本来の目標値)に設定されるものとする。

また、図16の抵抗125及び122の抵抗比については、電圧VL(Vo)が所定の判定電圧(例えば4.75V)よりも高くなったときに、電圧VL2が定電圧BG(例えば、1.17V)を上回るように設定されている。

図18には、テスト期間中及びテスト期間周辺の波形501、502及び504の拡大図が示されている。また、図18において、波形511〜514は、夫々、出力コンデンサ接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号BG、TIME_REF、VL_CMP、及び、OPEN_TIMEの波形である。

電圧TIME_REF及びVLが共に0Vである状態を起点にして入力電圧Vinが0Vから上昇すると、まず、定電圧BG及び定電流iuの生成及び出力が開始されるが、この段階(タイミングt11以前)では、信号ENがハイレベルとされており、FET111がオンしているので、FET112〜114に電流は流れない。また、タイミングt11以前には、FET117がオンしており、電圧TIME_REFが0V(

その後、タイミングt11において、信号ENがローレベルに立ち下げられると、FET111がオフされるので、FET112〜114の夫々に定電流が流れ出す。また、信号ENがローレベルに立ち下げられると、FET117がオフされるので、FET113を経由する定電流はコンデンサ123を充電して電圧TIME_REFを徐々に増大させてゆく(波形512参照)。一方、FET114を経由する定電流iccは、コンデンサCa及びCoを充電して電圧VLを徐々に増大させてゆく。但し、コンデンサCoの静電容量は十分に大きいため、定電流iccを流しても電圧VLは殆ど上昇せず、これを分圧した電圧VL2も定電圧BGを下回った状態のままとなる。

なお、信号ENがローレベルに立ち下げられると、FET127dがオフされるので、電圧VL(Vo)の目標値が4.5Vから本来の5Vに引き上げられる。ただし、出力回路20の応答速度はさほど高くないので、テスト期間(t11〜t12)を十分に短く設定しておけば、電圧VL(Vo)の目標値を引き上げたとしてもテスト期間内に電圧VL2が定電圧BGを上回ることはない。すなわち、テスト期間における電圧VL(Vo)の上昇要因としては、テスト電流(icc)が支配的であると言える。

そして、電圧TIME_REFが定電圧BG以上となったタイミングt12において、信号OPEN_TIMEがローからハイに切り替わる(波形514参照;図18ではタイミングt12以降において波形511及び512は互いに重なり合っている)。信号OPEN_TIMEがローからハイに切り替わるとNOR回路118を通じてFET111がオンとなるため、FET113を経由した定電流の供給及びFET114を経由した定電流iccの供給は停止する。出力コンデンサ接続状態においては、テスト期間中の定電流iccの総量に対して出力コンデンサCoの静電容量が十分に大きいため、タイミングt12における電圧VL2は定電圧BGよりも低い。このため、タイミングt12における信号VL_CMPはローのままである(波形513参照)。ラッチ回路121は、タイミングt12における信号VL_CMPのレベルをラッチして、ラッチしたレベルを持つ信号OPEN_LATCHを出力する。故に、出力コンデンサ接続状態では、タイミングt12において信号OPEN_LATCHがローのままとなる。結果、信号OPEN_DETもローのままとなるので、出力回路20による電源動作が継続される。

次に、図19及び図20を参照し、出力コンデンサ未接続状態におけるテスト期間(t11〜t12)周辺の各信号状態を説明する。図19において、波形521〜524は、夫々、出力コンデンサ未接続状態における、入力電圧Vinの波形、電圧VLの波形、信号ENの波形、及び、信号OPEN_LATCH(=OPEN_DET)の波形である。なお、図19及び図20の例でも、入力電圧Vinが0Vから7Vまで上昇して安定することを想定している。

図20には、テスト期間中及びテスト期間周辺の波形521、522及び524の拡大図が示されている。また、図20において、波形531〜534は、夫々、出力コンデンサ未接続状態におけるテスト期間中及びテスト期間周辺の、電圧又は信号BG、TIME_REF、VL_CMP、及び、OPEN_TIMEの波形である。

タイミングt11以前については、電圧VLの立上がりがやや急峻なこと以外、先の図17(出力コンデンサ接続時)と同様の挙動を示すので、重複した説明を割愛する。

その後、タイミングt11において、信号ENがローレベルに立ち下げられると、FET111がオフされるので、FET112〜114の夫々に定電流が流れ出す。また、信号ENがローレベルに立ち下げられると、FET117がオフされるので、FET113を経由する定電流はコンデンサ123を充電して電圧TIME_REFを徐々に増大させてゆく(波形532参照)。一方、FET114を経由する定電流iccは、コンデンサCaを充電して電圧VLを増大させる。このとき、出力端子12にはコンデンサCoが接続されていないので、定電流iccを流すことにより電圧VLが入力電圧Vin付近まで大きく跳ね上がる。

そして、電圧TIME_REFが定電圧BG以上となったタイミングt12において、信号OPEN_TIMEがローからハイに切り替わる(波形534参照;図20ではタイミングt12以降において波形531及び532は互いに重なり合っている)。信号OPEN_TIMEがローからハイに切り替わるとNOR回路118を通じてFET111がオンとなるため、FET113を経由した定電流の供給及びFET114を経由した定電流iccの供給は停止する。出力コンデンサ未接続状態においてテスト期間中に電圧VL2が定電圧BGを超えるように、テスト期間の時間長及び定電流iccの大きさが設定されており、図20に示す如く、タイミングt11より後であってタイミングt12よりも前のタイミングにおいて、電圧VL2が定電圧BGを超える。このため、タイミングt12における信号VL_CMPはハイである(波形533参照)。ラッチ回路121は、タイミングt12における信号VL_CMPのレベルをラッチして、ラッチしたレベルを持つ信号OPEN_LATCHを出力する。故に、出力コンデンサ未接続状態では、タイミングt12において信号OPEN_LATCHがローからハイに立ち上がる。その結果、信号OPEN_DETもローからハイに立ち上がるので、十分に高い入力電圧Vinが供給されていたとしても、出力回路20による電源動作が禁止される。

上記したように、第3実施例に係る制御回路30は、出力回路20の電源動作を起動した後に出力コンデンサCoの接続有無を判定し、その判定結果に基づいて出力回路20の電源動作を継続するか否かを制御する。このように、出力回路20の電源動作を行っている状態で出力コンデンサCoの接続有無を判定する構成であれば、電圧VL(Vo)の供給を受けて動作する内部回路40の起動を優先することが可能となる。

また、第3実施例に係る制御回路30は、電源動作の起動時に出力電圧VL(Vo)の目標値を第1目標値(例えば5V)よりも低い第2目標値(例えば4.5V)に設定しておき、テスト期間の開始時に出力電圧VL(Vo)の目標値を第2目標値から第1目標値に切り替える。このような構成とすることにより、出力端子12に出力コンデンサVoが正しく接続されていれば、テスト電流iccを流し込んでも電圧VL(Vo)が本来の第1目標値を超えることはないので、負荷LDに過大な電圧を印加せずに済む。

なお、出力電圧VL(Vo)の目標値を切り替えるタイミングについては、テスト期間の開始時(EN=L時)に限らず、テスト期間の完了時(OPEN_TIME=H時)としてもよい。このようなシーケンスを実現する場合には、トランジスタ117のゲートに信号OPEN_TIMEの論理反転信号を入力すればよい。

また、第3実施例では、入力電圧Vinが7Vで安定した直後に信号ENをローレベルに立ち下げてテスト期間を開始しているが、テスト期間の開始タイミングはこれに限定されるものではない。なお、出力コンデンサCoの接続判定に際しては、電圧VL2と定電圧BGとの比較判定が行われているが、これは、電圧VL(Vo)と所定の判定電圧(例えば4.75V)との比較判定を行っていることに他ならない。これを鑑みると、入力電圧Vinが上記の判定電圧を上回って以後であれば、基本的にいかなるタイミングでテスト期間を開始しても構わない。

また、第3実施例では、先の第1実施例に倣い、テスト期間中の所定の判定タイミングにおけるテスト電圧VLと所定の判定電圧とを比較することで、電源動作の可否を制御する構成としたが、出力コンデンサCoの接続判定手法についてはこれに限定されるものではなく、先の第2実施例に倣い、テスト期間中におけるテスト電圧VLの変化率に基づきいて電源動作の起動可否を制御する構成としても構わない。

<<第4実施例>> 電源回路1を任意の電子機器に搭載することができる。この場合、当該電子機器内の電気部品の全部又は一部を出力電圧Voにて駆動させると良い。電子機器は、任意の情報の取得、再生又は加工等を行うことのできる任意の機器であり、例えば、表示パネル、磁気ディスク装置(磁気ディスク記憶装置)、光ディスク装置(例えば、DVD(Digital Versatile Disc)又はBD(Blu-ray(登録商標) Disc)を用いたデータ記憶/再生装置)、パーソナルコンピュータ、携帯電話機、情報端末、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。表示パネルは、例えば、液晶ディスプレイパネル、有機EL(Organic Electro-Luminescence)ディスプレイパネル、プラズマディスプレイパネルである。

電源回路1を搭載した電子機器が、表示パネルそのもの又は表示パネルを含んだ電子機器である場合、電源回路1の出力電圧Voを表示パネルの駆動用電圧に用いることができる。電源回路1が搭載され且つ表示パネルを含んだ電子機器は、例えば、図21に示すようなテレビ装置(液晶テレビ装置等)、図22に示すようなタブレット端末、ノート型パーソナルコンピュータ、スマートフォンである。

<<変形等>> 本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈1〜注釈6を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。

[注釈1] 図2、図5〜図7、ないしは、図15及び図16に示した具体的な回路構成は様々に変形可能である。例えば、図2を参照して、リニアレギュレータを形成する出力回路20の内部回路を例示したが、本発明に係る電源回路がリニアレギュレータに分類される限り、出力回路20の内部回路は様々に変更可能である。

[注釈2] Nチャンネル型のFETがPチャンネル型のFETに置き換わるように、又は、Pチャンネル型のFETがNチャンネル型のFETに置き換わるように、適宜、上述の各回路を変更することが可能である。

[注釈3] 上述の各回路におけるMOSFETを、接合型電界効果トランジスタ(JFET)又はバイポーラトランジスタに置き換えても良い。MOSFETの代わりにバイポーラトランジスタを利用する場合、上述の各説明におけるゲート(制御端子)、ドレイン、ソースを、夫々、ベース(制御端子)、コレクタ、エミッタに読み替えれば良い。

[注釈4] 入力電圧Vin及び出力電圧Voが負の電圧となるように、電源回路1の構成を変更しても良い。入力電圧Vin及び出力電圧Voが正の電圧である場合も、入力電圧Vin及び出力電圧Voが負の電圧である場合も、テスト電圧VLは判定電圧よりも小さい、大きいとは、夫々、テスト電圧VLの絶対値が判定電圧の絶対値よりも小さい、大きいことを意味し、テスト電圧VLの変化率が判定変化率よりも小さい、大きいとは、夫々、テスト電圧VLの変化率の絶対値が判定変化率の絶対値よりも小さい、大きいことを意味する。

尚、第1実施例ないし第3実施例において上記判定タイミングにおけるテスト電圧VLが所定の判定電圧と一致する場合、又は、第2実施例においてテスト電圧VLの変化率が所定の判定変化率と一致する場合、制御回路30は、出力コンデンサCoが接続されていると判定して電源動作を許可しても良いし、出力コンデンサCoが接続されていないと判定して電源動作を禁止しても良い。

[注釈5] 本発明に係る電源回路は、スイッチングレギュレータとして形成されていても良い。スイッチングレギュレータにおける電源動作では、入力端子11又は出力端子12に接続される出力トランジスタがスイッチングされる(オン及びオフが交互に切り替えられる)ことで、出力電圧Voが得られる。

[注釈6] 例えば、以下のように考えることができる。IC10は、上述の電源回路1を形成するための集積回路を含んだ半導体装置である。第4実施例で述べた電子機器は当該半導体装置を備えている。IC10の中に、上述の電源回路1を形成する回路以外の回路(例えば、他の電源回路用の回路)が更に含まれていても構わない。

1 電源回路 10 電源用IC 11 入力端子 12 出力端子 20 出力回路 30 制御回路 40 内部回路 Ca 寄生コンデンサ Co 出力コンデンサ