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半导体芯片
申请号	CN201510266222.2	申请日	2011-08-10	公开(公告)号	CN104932599B	公开(公告)日	2017-06-06
申请人	瑞萨电子株式会社;			发明人	野谷宏美; 鹿岛一生;
摘要	本发明提供对噪声不敏感并且消耗电流小的半导体芯片。在半导体芯片中，通过具有小的电流驱动能力的调节器和具有大的电流驱动能力的调节器产生用于内部电路块的内部电源电压。在参考电压产生电路和具有大的电流驱动能力的调节器之间提供电压缓冲器。在低速操作模式，使电压缓冲器和具有大的电流驱动能力的调节器去激活。因此，抑制了参考电压中的噪声，并且可以减小消耗电流。
权利要求	1.一种半导体芯片，具有其中消耗第一电流的第一操作模式和其中消耗大于所述第一电流的第二电流的第二操作模式，所述半导体芯片包括：参考电压产生电路，用于产生第一参考电压；第一调节器，具有第一电流驱动能力并且基于所述第一参考电压产生电源电压；电压缓冲器，用于产生与所述第一参考电压相应水平的第二参考电压；第二调节器，具有高于所述第一电流驱动能力的第二电流驱动能力，并且基于所述第二参考电压产生所述电源电压；以及内部电路，由所述第一调节器和所述第二调节器所产生的所述电源电压驱动，并且执行所述第一操作模式和所述第二操作模式，其中所述第二调节器被提供成靠近所述内部电路，其中所述第一调节器和所述电压缓冲器被提供成靠近所述参考电压产生电路，其中所述电压缓冲器被提供在所述参考电压产生电路与所述第二调节器之间，并且其中在所述第一操作模式中使所述电压缓冲器和所述第二调节器去激活。 2.根据权利要求1所述的半导体芯片，进一步包括：电流源，所述电流源产生恒定电流，并且输出第一偏置电压和第二偏置电压，所述第一偏置电压和所述第二偏置电压用于向第一导电类型的晶体管和第二导电类型的晶体管传递与所述恒定电流相应水平的电流；以及电压源，所述电压源基于所述第一偏置电压和所述第二偏置电压产生恒定电压，其中所述参考电压产生电路基于所述恒定电压产生所述第一参考电压，并且其中所述电流源和所述电压源被提供成靠近所述参考电压产生电路。 3.根据权利要求2所述的半导体芯片，其中所述参考电压产生电路基于所述第一偏置电压和所述第二偏置电压中的至少一个进行操作。 4.根据权利要求3所述的半导体芯片，进一步包括：电流缓冲器，所述电流缓冲器产生与所述第一偏置电压相应水平的第三偏置电压，其中所述第一调节器基于所述第一偏置电压进行操作，所述第二调节器基于所述第三偏置电压进行操作，其中所述电流缓冲器被提供成靠近所述参考电压产生电路，并且其中在所述第一操作模式使所述电流缓冲器去激活。 5.根据权利要求4所述的半导体芯片，其中所述第一调节器基于所述第一偏置电压产生第四偏置电压，所述第四偏置电压用于向第二导电类型的晶体管传递与所述恒定电流相应水平的电流，并且所述第一调节器基于所述第一偏置电压和所述第四偏置电压进行操作。 6.根据权利要求5所述的半导体芯片，其中所述第二调节器基于所述第三偏置电压产生第五偏置电压，所述第五偏置电压用于向第二导电类型的晶体管传递与所述恒定电流相应水平的电流，并且所述第二调节器基于所述第三偏置电压和所述第五偏置电压进行操作。 7.根据权利要求6所述的半导体芯片，其中所述电流源在所述第一操作模式中产生第一水平的恒定电流，并且在所述第二操作模式中产生高于所述第一水平的第二水平的恒定电流。
说明书全文	半导体芯片 [0001] 本申请是于2011年8月10日提交的、发明名称为“半导体芯片”的中国发明专利申请的分案申请。 [0002] 相关申请的交叉引用 [0003] 这里通过参考引入2010年8月26日提交的日本专利申请No.2010-189352的全部公开内容，包括说明书、附图和摘要。技术领域 [0004] 本发明涉及半导体芯片，更加具体地说，本发明涉及具有不同的消耗电流的第一操作模式和第二操作模式的半导体芯片。背景技术 [0005] 存在消耗第一电流的第一操作模式和消耗大于第一电流的第二电流的第二操作模式的半导体芯片(例如参见日本未经审查专利公开No.2001-211640)。 [0006] 半导体芯片具有：用于产生参考电压的参考电压产生电路、用于根据参考电压产生电源电压的第一调节器和第二调节器以及由通过第一调节器和第二调节器产生的电源电压驱动并且执行第一操作模式和第二操作模式的内部电路。 [0007] 第一调节器具有第一电流驱动能力，并且第二调节器具有高于第一电流驱动能力的第二电流驱动能力。在第一操作模式和第二操作模式中，分别激活第一调节器和第二调节器，由此减小了消耗电流。发明内容 [0008] 但是在相关领域中的半导体芯片却存在如下一个问题：在第二调节器和内部电路之间的电源线路中发生了电压降(电流降)，并且因此电源电压下降。作为对抗措施，存在缩短电源线路的方法：布置第二调节器，使其远离参考电压产生电路并且靠近内部电路。 [0009] 但在这个方法中，在参考电压产生电路和第二调节器之间的线路变得很长，并且在参考电压中产生了噪声。当参考电压产生电路的电流驱动能力增加时，可以抑制参考电压中的噪声，但消耗电流增加了。 [0010] 因此，本发明的一个主要目的是提供对噪声不敏感并且消耗电流小的半导体芯片。 [0011] 本发明涉及具有消耗第一电流的第一操作模式和消耗大于第一电流的第二电流的第二操作模式的半导体芯片，该半导体芯片包括：用于产生第一参考电压的参考电压产生电路；具有第一电流驱动能力并基于第一参考电压产生电源电压的第一调节器；用于产生与第一参考电压相应水平的第二参考电压的电压缓冲器；具有高于第一电流驱动能力的第二电流驱动能力并且基于第二参考电压产生电源电压的第二调节器；以及内部电路，由第一调节器和第二调节器产生的电源电压驱动，并且执行第一操作模式和第二操作模式。第一调节器和电压缓冲器被提供成靠近参考电压产生电路，第二调节器被提供成靠近内部电路。在第一操作模式中使所述电压缓冲器和所述第二调节器去激活。 [0012] 在根据本发明所述的半导体芯片中，所述电压缓冲器提供在参考电压产生电路和第二调节器之间。在第一操作模式中，使所述电压缓冲器和所述第二调节器去激活。因此，在参考电压中的噪声受到了抑制，并且可以减小消耗电流。附图说明 [0013] 图1是方块图，示出了根据本发明的实施例的半导体芯片的配置； [0014] 图2是电路图，示出了图1中所示的电流源的配置； [0015] 图3是电路图，示出了图1中所示的参考电压产生电路的配置； [0016] 图4是电路图，示出了图1中所示的电流缓冲器的配置； [0017] 图5是电路图，示出了图1中所示的电压缓冲器的配置； [0018] 图6是电路图，示出了图1中所示的调节器RA1的配置； [0019] 图7是电路图，示出了图1中所示的调节器RB1的配置； [0020] 图8是电路图，示出了实施例的修改； [0021] 图9是电路图，示出了实施例的另一种修改； [0022] 图10是电路图，示出了实施例的又一种修改； [0023] 图11是电路图，示出了实施例的又一种修改； [0024] 图12是电路图，示出了实施例的又一种修改； [0025] 图13是电路图，示出了实施例的又一种修改。具体实施方式 [0026] 实施例的半导体芯片具有一个芯片上电源，该电源用于基于外部电源电压VCC产生内部电源电压VDD。半导体芯片具有以高速(如50兆赫兹)操作的高速操作模式和以低速(如32千赫兹)操作的低速操作模式。在高速操作模式中的消耗电流大于在低速操作模式中的消耗电流。 [0027] 如图1所示，所述半导体芯片具有正方形形状的半导体衬底1。在半导体衬底1的表面上，形成电流源2、BGR(带隙参考)电压源3、参考电压产生电路4、电流缓冲器5、电压缓冲器6、调节器RA1至RA3及RB1至RB3和内部电路块B1至B3。BGR电压源3、参考电压产生电路4和电流缓冲器5布置在电流源2附近。电压缓冲器6和调节器RA1至RA3布置在参考电压产生电路4附近。调节器RB1至RB3布置在内部电路块B1至B3附近。 [0028] 在半导体芯片中，在高速操作模式中，调节器RB1至RB3主要向内部电路块B1至B3供电。调节器RB1至RB3基于来自电流缓冲器5的偏置电压Vn2和来自电压缓冲器6的参考电压VR2进行操作。另一方面，在低速操作模式中，调节器RA1至RA3向内部电路块B1至B3供电。调节器RA1至RA3基于来自电流源2的偏置电压Vn1和来自参考电压产生电路4的参考电压VR1进行操作。在低速操作模式中，电流缓冲器5、电压缓冲器6和调节器RB1至RB3停止操作。 [0029] 电流源2产生电压依赖性小的恒定电流Ic并且输出偏置电压Vp1和偏置电压Vn1；偏置电压Vp1用于向P沟道MOS晶体管传递与恒定电流Ic相应水平的电流，而偏置电压Vn1用于向N沟道MOS晶体管传递与恒定电流Ic相应水平的电流。 [0030] 如图2所示，电流源2包括：P沟道MOS晶体管11和晶体管12、N沟道MOS晶体管13和晶体管14以及电阻性元件15。晶体管11和晶体管13以及电阻性元件15串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管12和晶体管14串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管11和晶体管12的栅极耦合到晶体管11的漏极(输出节点N11)。晶体管13和晶体管14的栅极耦合到晶体管14的漏极(输出节点N12)。 [0031] 晶体管11的尺寸和晶体管12的尺寸相同，并且流过在左侧的电流路径的电流Ic和流过在右侧的电流路径的电流Ic彼此相同。晶体管13的栅极长度(L尺寸)和晶体管14的栅极长度(L尺寸)相同，并且晶体管13的栅极宽度(W尺寸)大于晶体管14的栅极宽度(W尺寸)。借助晶体管13和晶体管14的栅极电压之间的差值以及电阻性元件15的电阻值，确定了电流源2的恒定电流Ic的值。在输出节点N11处，出现与恒定电流Ic相应水平的偏置电压Vp1。在输出节点N12处，出现与恒定电流Ic相应水平的偏置电压Vn1。电流源2的输出阻抗等于晶体管11至晶体管14的跨导的倒数。 [0032] BGR电压源3包括双极性晶体管和电阻性元件(未示出)、基于偏置电压Vp1和偏置电压Vn1进行操作并且产生具有小的温度依赖性并且小的电压依赖性的恒定电压Vbgr(如1.1伏)。 [0033] 再次参照图1，参考电压产生电路4基于偏置电压Vp1和偏置电压Vn1进行操作，并且基于恒定电压Vbgr产生参考电压VR1(如1.5伏)。 [0034] 如图3所示，参考电压产生电路4包括：P沟道MOS晶体管21至晶体管24、N沟道MOS晶体管25至晶体管29、电容器30和电阻性元件31和电阻性元件32。晶体管21、晶体管25和晶体管27串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管22和晶体管26串联耦合在外部电源电压VCC的线路和晶体管27的漏极(节点N27)之间。晶体管21和晶体管22的栅极耦合到晶体管21的漏极。晶体管25至晶体管27的栅极分别接收电压Vf、电压Vbgr和电压Vn1。 [0035] 晶体管21、晶体管22和晶体管25至晶体管27构成差分放大器33，该放大器33用于比较电压Vf和电压Vbgr，并且向晶体管22和晶体管26之间的输出节点N22输出与比较结果相应水平的信号。晶体管27用作恒流源，该电流源用于传递与偏置电压Vn1相应水平的恒定电流。即使在外部电源电压VCC波动的情况下，流入晶体管27中的电流，即用于差分放大器33的驱动电流，也保持恒定不变。 [0036] 作为输出晶体管的P沟道MOS晶体管24耦合在外部电源电压VCC的线路和输出节点N24之间，并且它的栅极接收差分放大器33的输出信号。电阻性元件31和电阻性元件32耦合在输出节点N24和地电压VSS的线路之间。在电阻性元件31和电阻性元件32之间的节点N31的电压Vf反馈回到差分放大器33中的晶体管25的栅极。 [0037] 差分放大器33控制晶体管24，以使得电压Vf与恒定电压Vbgr相符。当将电阻性元件31和电阻性元件32的电阻值设定为R1和R2时，输出节点N24的电压，即参考电压VR1，被维持在Vbgr×(R1+R2)/R2。 [0038] 晶体管23、晶体管28和晶体管29串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管23、晶体管28和晶体管29的栅极分别接收电压Vp1、电压Vbgr和电压Vn1。晶体管23和晶体管28的漏极耦合到节点N22。电容器30耦合在晶体管28和晶体管29之间的节点N28和输出节点N24之间。通过晶体管23、晶体管28和晶体管29以及电容器30构成了一个Ahuja 相位补偿电路34，该相位补偿电路34用于实现参考电压产生电路4的相位补偿。 [0039] 再次地参照图1，向电流缓冲器5、电压缓冲器6和调节器RB1至RB3中的每一个，给出控制信号LP。控制信号LP是这样的一种信号：在高速操作模式它被设定为“低”电平，以此作为激活电平；在低速操作模式它被设定为“高”电平，以此作为去激活电平。 [0040] 在控制信号LP处在“低”电平的情况下，激活电流缓冲器5，并且电流缓冲器5基于偏置电压Vn1产生偏置电压Vn2，该偏置电压Vn2用于向N沟道MOS晶体管传递与恒定电流Ic相应水平的电流。当控制信号LP处在“高”电平时，使得电流缓冲器5去激活。 [0041] 如图4所示，电流缓冲器5包括：P沟道MOS晶体管41至晶体管44和N沟道MOS晶体管45至晶体管47。晶体管41、晶体管43和晶体管45串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管42、晶体管44和晶体管46串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管41和晶体管42的栅极耦合到晶体管41的漏极。晶体管46的栅极耦合到晶体管46的漏极(输出节点N46)。晶体管47耦合在输出节点N46和地电压VSS的线路之间。晶体管43、晶体管44和晶体管47的栅极接收控制信号LP。晶体管45的栅极接收偏置电压Vn1。在输出节点N46处，出现偏置电压Vn2。 [0042] 在控制信号LP处在作为激活电平的“低”电平的情况下，晶体管43和晶体管44导通，晶体管47不导通，并且电流缓冲器5被激活。晶体管41、晶体管43和晶体管45是串联耦合的，晶体管42、晶体管44和晶体管46是串联耦合的，并且晶体管41和晶体管42构成一个电流镜电路，从而使得与偏置电压Vn1相应水平的电流在晶体管41至晶体管46中流动。因此，偏置电压Vn2变成了与偏置电压Vn1相应水平的电压。 [0043] 在控制信号LP设定为作为去激活电平的“高”电平的情况下，晶体管43和晶体管44变为不导通，晶体管47变为导通，中断了从外部电源电压VCC的线路流向地电压VSS的线路的电流，并且偏置电压Vn2变成0伏。 [0044] 电流镜是由电流源2中的N沟道MOS晶体管14和电流缓冲器5中的N沟道MOS晶体管45构成的。当将晶体管14和晶体管45之间的镜像比(晶体管尺寸之比)设定为Sn，并且将晶体管41和晶体管42之间的镜像比设定为Sp时，电流缓冲器5的输出电流变成电流源2的恒定电流Ic的Sn×Sp倍，并且电流缓冲器5的输出阻抗变为电流源2的输出阻抗的1/(Sn×Sp)倍。 [0045] 再次参照图1，当控制信号LP处在“低”电平时，电压缓冲器6被激活、基于偏置电压Vn1和偏置电压Vp1进行操作并且基于参考电压VR1产生参考电压VR2。当控制信号LP处在“高”电平时，使电压缓冲器6去激活。 [0046] 如图5所示，电压缓冲器6包括：P沟道MOS晶体管51至晶体管55、N沟道MOS晶体管56至晶体管63、反相器64和电容器65。控制信号LP由反相器64进行反相。晶体管51、晶体管56、晶体管58和晶体管59串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管52和晶体管57串联地耦合在外部电源电压VCC的线路和晶体管58的漏极(节点N58)之间。晶体管51和晶体管52的栅极耦合到晶体管51的漏极。晶体管56、晶体管57和晶体管59的栅极分别接收电压VR2、电压VR1和电压Vn1。晶体管58的栅极接收反相器64的输出信号。 [0047] 晶体管51、晶体管52和晶体管56至晶体管59构成差分放大器66，在控制信号LP处在“低”电平的情况下，所述差分放大器66被激活，其比较电压VR1和电压VR2，并且向晶体管52和晶体管57之间的节点N52输出与所述比较结果相应水平的信号。晶体管59用作恒流源，该恒流源用于传递与偏置电压Vn1相应水平的恒定电流。即使在外部电源电压VCC波动的情况下，在晶体管59中流动的电流，即差分放大器66的驱动电流，也保持不变。在控制信号LP处在“高”电平的情况下，晶体管58变成不导通，并且使差分放大器66去激活。 [0048] P沟道MOS晶体管53耦合在外部电源电压VCC的线路和差分放大器66的输出节点N52之间，并且它的栅极接收反相器64的输出信号。在控制信号LP设置在作为去激活电平的“高”电平的情况下，晶体管53变成导通，并输出节点N52被固定到“高”电平。在控制信号LP设置在作为激活电平的“低”电平的情况下，晶体管53变成不导通。 [0049] 作为输出晶体管的P沟道MOS晶体管55耦合在外部电源电压VCC的线路和输出节点N55之间，并且它的栅极接收差分放大器66的输出信号。N沟道MOS晶体管63耦合在输出节点N55和地电压VSS的线路之间，并且它的栅极接收偏置电压Vn1。晶体管63将与恒定电流Ic相应水平的电流从输出节点N55传递至地电压VSS的线路。在输出节点N55处的电压VR2反馈回到差分放大器66的晶体管56的栅极。 [0050] 在控制信号LP处在作为激活电平的“低”电平的情况下，差分放大器66控制晶体管55，从而使得参考电压VR2与参考电压VR1相符。结果，将参考电压VR2维持在参考电压VR1。在控制信号LP处在作为去激活电平的“高”电平的情况下，晶体管55被固定在不导通状态，输出节点N55经由作为恒流源的晶体管63耦合到地电压VSS的线路，并且参考电压VR2下降到地电压VSS。 [0051] 晶体管54和晶体管60至晶体管62串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管54、晶体管60和晶体管62的栅极分别接收电压Vp1、电压VR1和电压Vn1。晶体管61的栅极接收反相器64的输出信号。晶体管54和晶体管60的漏极耦合到输出节点N52。电容器65耦合在晶体管69和晶体管61之间的节点N60与节点N55之间。通过晶体管54、晶体管60、晶体管61和晶体管62以及电容器65构成了Ahuja相位补偿电路67，该相位补偿电路67用于实现电压缓冲器6的相位补偿。 [0052] 在控制信号LP处在作为激活电平的“低”电平的情况下，晶体管61导通，并且激活Ahuja相位补偿电路67。在控制信号LP处在作为去激活电平的“高”电平的情况下，晶体管61变为不导通，并且Ahuja相位补偿电路67变为去激活。 [0053] 现在参照图1，调节器RA1至RA3基于偏置电压Vn1进行操作，并且基于参考电压VR1产生内部电源电压VDD1至VDD3。调节器RA1至RA3总是激活的。调节器RA1至RA3的电流驱动能力(最大输出电流)小于调节器RB1至RB3的电流驱动能力。 [0054] 图6是电路图，示出了与图5相比的调节器RA1的配置。参照图6，调节器RA1与图5的电压缓冲器6相比的不同点在于：没有提供晶体管53、晶体管58和晶体管61以及反相器64，增加了P沟道MOS晶体管71和N沟道MOS晶体管72，并且输出节点N55耦合到内部电路块B1。由于没有提供晶体管53、晶体管58和晶体管61以及反相器64，所以调节器RA1总是激活的。 [0055] 晶体管71和晶体管72串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管71和晶体管54的栅极耦合到晶体管71的漏极。晶体管72的栅极接收偏置电压Vn1。在晶体管71和晶体管72中，流动有与偏置电压Vn1相应水平的电流，并且在晶体管71的栅极处产生偏置电压Vp1。 [0056] 差分放大器66控制晶体管55，从而使得内部电源电压VDD1与参考电压VR1相符。结果，将内部电源电压VDD1维持在参考电压VR1。用于对调节器RA1实现相位补偿的Ahuja相位补偿电路67是由晶体管54、晶体管60和晶体管62以及电容器65构成的。由于调节器RA2和调节器RA3中的每个都与调节器RA1具有相同的结构，所以不再重复对其描述。 [0057] 再次参照图1，调节器RB1至RB3基于偏置电压Vn2进行操作，并且基于参考电压Vn2产生内部电源电压VDD1至VDD3。在控制信号LP处在作为激活电平的“低”电平的情况下，使调节器RB1至RB3激活，并且在控制信号LP处在作为去激活电平的“高”电平的情况下，使调节器RB1至RB3去激活。调节器RB1至RB3的电流驱动能力高于调节器RA1至RA3的电流驱动能力。 [0058] 图7是电路图，示出了与图5相比的调节器RB1的配置。参照图7，调节器RB1与图5的电压缓冲器6相比的不同点在于：引入参考电压VR2来代替参考电压VR1，增加了P沟道MOS晶体管71和N沟道MOS晶体管72，用P沟道MOS晶体管73代替P沟道MOS晶体管55，并且输出节点N55耦合到内部电路块B1。 [0059] 晶体管71和晶体管72串联地耦合在外部电源电压VCC的线路和地电压VSS的线路之间。晶体管71和晶体管54的栅极耦合到晶体管71的漏极。晶体管72的栅极接收偏置电压Vn2。在晶体管71和晶体管72中，流动有与偏置电压Vn2相应水平的电流，并且在晶体管71的栅极处产生偏置电压Vp2。 [0060] 晶体管73的电流驱动能力(尺寸)大于晶体管55的电流驱动能力(尺寸)。因此，调节器RB1的电流驱动能力高于调节器RA1的电流驱动能力。 [0061] 在控制信号LP处在作为激活电平的“低”电平的情况下，差分放大器66控制晶体管73，从而使得内部电源电压VDD1与参考电压VR2相符。结果，将内部电源电压VDD1维持在参考电压VR2。在控制信号LP处在作为去激活电平的“高”电平的情况下，晶体管73被固定在不导通状态，并且输出节点N55经由作为恒流源的晶体管63耦合到地电压VSS的线路。由于调节器RB2和调节器RB3中的每个都具有与调节器RB1相同的结构，所以不重复对其进行描述。 [0062] 再一次参照图1，内部电路块B1至B3分别是由内部电源电压VDD1至VDD3驱动的。内部电路块B1至B3中的每个都执行高速操作模式和低速操作模式。 [0063] 接下来，将简单描述半导体芯片的操作。当提供外部电源电压VCC时，通过电流源2产生偏置电压Vp1和偏置电压Vn1，并且偏置电压Vp1和偏置电压Vn1被提供给BGR电压源3、参考电压产生电路4和电压缓冲器6。偏置电压Vn1进一步被提供给电流缓冲器5和调节器RA1至RA3。 [0064] 因此，恒定电压Vbgr通过BGR电压源3产生，参考电压VR1通过参考电压产生电路4产生，并且内部电源电压VDD1至VDD3分别通过调节器RA1至RA3产生。在控制信号LP处在作为去激活电平的“高”电平的情况下，内部电路块B1至B3由具有小的电流驱动能力的调节器RA1至RA3驱动，并且这些内部电路块B1至B3执行低速操作模式。 [0065] 在控制信号LP设定在作为激活电平的“低”电平的情况下，电流缓冲器5、电压缓冲器6和调节器RB1至RB3被激活。偏置电压Vn2通过电流缓冲器5产生、偏置电压VR2通过电压缓冲器6产生、并且内部电源电压VDD1至VDD3分别通过调节器RB1至RB3产生。内部电路块B1至B3由具有小的电流驱动能力的调节器RA1至RA3以及具有大的电流驱动能力的调节器RB1至RB3来驱动，并且内部电路块B1至B3执行高速操作模式。 [0066] 在这个实施例中，电流缓冲器5提供在电流源2和调节器RB1至RB3之间，电压缓冲器6提供在参考电压产生电路4和调节器RB1至RB3之间，并且在低速操作模式中，使缓冲器5和缓冲器6以及调节器RB1至RB3去激活。因此，参考电压VR2和偏置电压Vn2中的噪声受到了抑制，并且可以减小消耗电流。 [0067] 下面描述这个实施例的各种不同的修改。在图8的修改中，用参考电压产生电路4A替换参考电压产生电路4。参考电压产生电路4A是通过从参考电压产生电路4中去除晶体管23、晶体管28和晶体管29而获得的。电容器30耦合在节点N22和节点N24之间。在所述修改中，相位补偿仅通过电容器30实现，而没有使用偏置电压Vp1，因此结构可以简化。 [0068] 在图9的修改中，用电压缓冲器6A替换电压缓冲器6。电压缓冲器6A是通过从电压缓冲器6中去除晶体管54和晶体管60至晶体管62而获得的。电容器65耦合在节点N52和N55之间。在所述修改中，相位补偿仅通过电容器65实现，而没有使用偏置电压Vp1，因此结构可以简化。 [0069] 在图10的修改中，用调节器RA1A替换调节器RA1。调节器RA1A是通过从调节器RA1中去除晶体管54、晶体管60、晶体管62、晶体管71和晶体管72而获得的。电容器65耦合在节点N52和N55之间。调节器RA2和调节器RA3中的每个的结构也进行与调节器RA1类似的变化。在所述修改中，相位补偿仅通过电容器65实现，而没有使用偏置电压Vp1，因此结构可以简化。 [0070] 在图11的修改中，用调节器RB1A替换调节器RB1。调节器RB1A是通过从调节器RB1中去除晶体管54、晶体管60至晶体管62、晶体管71和晶体管72获得的。电容器65耦合在节点N52和N55之间。调节器RB2和RB3中的每个的结构也进行与调节器RB1类似的变化。在所述修改中，相位补偿仅通过电容器65实现，而没有使用偏置电压Vp1，因此结构可以简化。 [0071] 在图12的修改中，用电流源80替换电流源2。电流源80是通过将电阻性元件81、N沟道MOS晶体管82和反相器83加到电流源2中而获得的。电阻性元件15和电阻性元件81耦合在晶体管13的源极和地电压VSS的线路之间。晶体管82耦合在电阻性元件15和电阻性元件81之间的节点N15与地电压VSS的线路之间。控制信号LP通过反相器83进行反相，并且最终得到的信号被提供给晶体管82的栅极。 [0072] 在控制信号LP处在作为激活电平的“低”电平的情况下，晶体管82导通，并且节点N15接地。在这种情况下，电流源80具有与电流源2相同的结构。在控制信号LP处在作为去激活电平的“高”电平的情况下，晶体管82变成不导通。在这种情况下，恒定电流Ic的水平下降，偏置电压Vn1下降，并且偏置电压Vp1增加。结果，在整个半导体芯片中的消耗电流下降。在这种修改中，在第一操作模式中的消耗电流可以比所述实施例中的消耗电流下降得更多。 [0073] 在图13的修改中，用电流源90替换电流源2。电流源90是通过将P沟道MOS晶体管91和晶体管92、N沟道MOS晶体管93至晶体管96和反相器97加到电流源2中而获得的。晶体管91和晶体管95串联地耦合在外部电源VCC的线路和地电压VSS的线路之间。晶体管92和晶体管96串联地耦合在外部电源VCC的线路和地电压VSS的线路之间。晶体管91和晶体管92的栅极耦合到晶体管91的漏极(输出节点N91)。晶体管96的栅极耦合到它的漏极(输出节点N92)。在输出节点N91和输出节点N92出现的电压分别变为偏置电压Vp1和偏置电压Vn1。 [0074] 晶体管93和晶体管94串联地耦合在输出节点N91和地电压VSS的线路之间。晶体管94和晶体管95的栅极耦合到节点N12。控制信号LP由反相器97进行反相，并且最终得到的信号被提供给晶体管93的栅极。 [0075] 在控制信号LP处在作为激活电平的“低”电平的情况下，晶体管93导通，并且在晶体管94和95中流动有与节点N12的电压相应水平的电流I94和电流I95。对于晶体管91、晶体管92和晶体管96中的每个，都流动有恒定电流Ic，恒定电流Ic的水平与在晶体管94和晶体管95中流动的电流I94和电流I95之和的电流相应。 [0076] 在控制信号LP处在作为去激活电平的“高”电平的情况下，晶体管93变为不导通，并且在晶体管95中流动有与节点N12的电压相应水平的电流I95。对于晶体管91、晶体管92和晶体管96中的每个，都流动有与在晶体管95中流动的电流I95相应水平的电流。在这种情况下，恒定电流Ic的水平下降，偏置电压Vn1下降，并且偏置电压Vp1增加。结果，在整个半导体芯片中的消耗电流下降。同时在这种修改中，在低速操作模式中的消耗电流可以比所述实施例中的消耗电流下降得更多。 [0077] 应该考虑到，所公开的实施例是说明性的，并且在所有方面都不是限制性的。本发明的范围不是由前述的说明描述而是由权利要求书限定的。旨在囊括落入权利要求的界限和范围内的所有变化。

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