[0001] 本揭露一般针对包含集成电路的系统。尤其，本揭露关于包含集成电路诸如电流镜电路的系统结构。

[0002] 电流镜电路包含(i)提供参考电流给电流参考负载的参考级及(ii)输出供电电流给输出负载的输出级。电流镜电路将输出负载所汲取的供电电流控制成等于电流参考负载所汲取的参考电流。发明内容

[0003] 在一实施例中，电流镜包含参考级，所述参考级具有电性串联连接的第一及第二晶体管及可数字控制的电阻器。所述电阻器具有一端，在电压VG2且耦合至所述第二晶体管的栅极。VG2施加到比较器的第一输入。参考晶体管为二极管连接形式且输出电压VD至所述比较器的第二输入。调整电路控制所述电阻器的电阻以造成VG2接近VD直到当VG2达到VD时所述比较器的输出改变状态。

[0004] 在一实施例中，所述调整电路调整数字电阻控制值，所述值输出至所述电阻器，以造成VG2接近并达到VD。当VG2达到VD时，所述调整电路锁存所述数字电阻控制值。附图说明

[0005] 对于本技术领域中具有通常知识者来说，本揭露的各种方面在参考下面详细说明且结合所附非限制性例示实施例来考虑时将会或变得更形彰显。

[0006] 图1是实例p型金属氧化物半导体场效晶体管(p-type  metal-oxide-semiconductor field effect transistor，pMOSFET)自偏压电流镜系统的示意图。

[0007] 图2是图1的系统的实例参考负载的示意图。

[0008] 图3是图1的系统的实例数字控制的电阻器的示意图。

[0009] 图4是通过图1的系统实施的方法的流程图。

[0010] 图5是通过图1的系统实施的另一方法的流程图。

[0011] 图6是图1的pMOSFET是电流镜系统的实例n型金属氧化物半导体场效晶体管(n-type metal-oxide-semiconductor field effect transistor，nMOSFET)对应者的示意图。

[0012] 下列揭露提供许多用于实施所提供目标的不同特征的不同实施例、或实例。为了简化本揭露，于下描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包含其中第一及第二特征经形成为直接接触的实施例，以及也可包含其中额外特征可形成在第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本揭露可重复参考编号和/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例和/或构形之间的关系。

[0013] 又，空间相关词汇，例如“在…之下”、“下面”、“下”、“上面”、“上方”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。

[0014] 在一实施例中，电流镜包含参考级，所述参考级具有电性串联连接的第一及第二晶体管及可数字控制的电阻器。所述电阻器具有一端，在电压VG2且耦合至所述第二晶体管的栅极。VG2施加到比较器的第一输入。参考晶体管是二极管连接形式且输出电压VD至所述比较器的第二输入。调整电路控制所述电阻器的电阻以造成VG2接近VD直到当VG2达到VD时所述比较器的输出改变状态。

[0015] 在一实施例中，所述调整电路调整数字电阻控制值，所述值输出至所述电阻器，以造成VG2接近并达到VD。当VG2达到VD时，所述调整电路锁存所述数字电阻控制值。

[0016] 图1显示实例自偏压电流镜系统1。系统1包含(i)电流镜2及(ii)校正电路3，校正电路3校正在电流镜内的偏压电阻器。电流镜2包含参考级10以及第一输出级11及第二输出级12。参考级10包含从供电电压VDD(正电压轨)串联连接至参考输出10out的参考上晶体管10T1(参考第一晶体管)、参考下晶体管10T2(参考第二晶体管)及参考电阻器R。参考负载
10D(电流参考负载装置)从参考输出10out延伸到接地(Gnd，或负回流线)。第一输出级11包含从VDD串联连接至第一输出11out的第一上晶体管11T1(第一级第一晶体管)及第一下晶体管11T2(第一级第二晶体管)。第二输出级12包含从VDD串联连接至第二输出12out的第二上晶体管12T1(第二级第一晶体管)及第二下晶体管12T2(第二级第二晶体管)。

[0017] 第一输出负载11D及第二输出负载12D分别从第一输出11out及第二输出12out延伸到Gnd。电流镜2将第一输出负载11D及第二输出负载12D分别从第一输出11out及第二输出12out所汲取的相应输出电流Iout1及Iout2控制成等于被参考负载10D从参考输出10out所汲取的参考电流Iref。

[0018] 于图2中显示参考负载10D的实例。参考负载10D具有上晶体管10DU及下晶体管10DL(在此实例中为场效晶体管(field-effect transistor，FET)，更具体为pMOSFET)，下晶体管10DL的栅极G耦合至上FET 10DU的源极S。

[0019] 在一些实施例中，输出负载11D、12D为模拟至数字转换器(analog-to-digital converter，ADC)及锁相回路(phase locked loop，PLL)。

[0020] 图1的此系统1具有下面特性：电流镜2是级联电流镜，因为各级10、11、12具有串联连接的上及下晶体管。所述晶体管相同(相互地完全相同，具有相同型号)且为场效晶体管(FET)——更具体地为pMOSFET。在各级10、11、12中，第一(上)FET 10T1、11T1、12T1的漏极D(图1中的下端)连接至第二(下)FET 10T2、11T2、12T2的源极S(上端)。参考第一(上)FET 10T1的栅极G(上参考栅极)连接至参考第二(下)FET 10T2的漏极D(下参考漏极)及电阻器R的上(第一)端RU二者且具有电压VG1。参考第二FET 10T2的栅极G连接至参考输出10out及电阻器R的下(第二)端RL二者且具有电压VG2。上FET 10T1、11T1、12T1的栅极G互连，且下FET 10T2、11T2、12T2的栅极G互连。

[0021] 图1的电流镜电路2为宽振幅电流镜，因为其较之其它电流镜电路可容置较宽的VDD电压振幅，而没有偏离IRef的Iout1及Iout2。图1的电流镜电路2是自偏压的，因为电阻器R而非分开的先前参考级将下参考FET 10T2的栅极偏压。

[0022] 电阻器的上(第一)端RU连接至参考第一晶体管10T1的栅极G及参考第二晶体管10T2的漏极D二者。电阻器R的下(第二)端RL具有电压VG2且耦合至参考第二晶体管10T2的栅极G及参考负载10D二者。

[0023] 电阻器R的电阻(电阻值)应被选择，以帮助确保FET 10T1、10T2、11T1、11T2、12T1、12T2的各者的相应的源极至漏极电压对于相应FET在程序、电压及温度的极端情况下(pvt角)操作于其饱和区中(即，不在三极区中)来说足够高。

[0024] 电阻器R的最佳电阻随供电电压VDD及温度变化。换句话说，对于不同供电电压VDD及不同操作温度来说，最佳电组是不同的。为此原因，在此实例中，电阻器R的电阻是可变的且被校正电路3数字控制。

[0025] 于图3中显示电阻器R的实例。电阻器R包含8-位数字输入Rin，数字输入Rin包括八个数字输入线Rin1至Rin8。电阻器R进一步包含串联连接的九个电阻式组件R0至R8。相继电阻式组件R2至R8的各者具有相应的前一电阻式组件R1至R7的两倍电阻。电阻式组件R1至R8的各者与相应的分流开关S1至S8，例如传输门开关并联连接。各分流开关S1至S8被电阻器输入线Rin1至Rin8中的相应的一个控制，以当相应电阻器输入线Rin1至Rin8走高时，关闭分流开关S1至S8且分流相应电阻式组件R1至R8。据此，电阻器的电阻随施加至电阻器的输入线Rin的数字输入值(数字电阻控制值)变化或被数字输入值控制。在此实例中，电阻器的电阻与在电阻器的输入线Rin的数字值负相关。据此，增加在电阻器的输入Rin的数字输入值，从0高至255，会降低电阻器的电阻，从R0+R1+…+R8低至R0。

[0026] 如图1所显示，校正电路3(校正器)包含参考晶体管20(校正FET)，参考晶体管20为二极管连接形式(因为其栅极G短路到其漏极D)。参考FET的源极S连接至VDD。参考FET的漏极D以漏极电压VD输出电流Iref且连接至比较器21的反相(负)输入(-)。参考FET 20可以是相同于(完全相同于，型号相同于)电流镜2的FET 10T1、10T2、11T1、11T2、12T1、12T2。比较器21具有输入VG2(从下FET 10T2的栅极G)的非反向(正)输入(+)。比较器21也具有断电输入PD，其当被启用时(被选择)时将比较器21断电(关断)，所以比较器21将不(或可忽略不计地)汲取电力。比较器输入二者都具有高输入阻抗且基本上(基本上)不汲取电流。校正FET 20具有源极至漏极压降，所述压降等于(约等于)校正FET的阈值电压(Vth)。

[0027] 据此，比较器21具有第一输入(正及负输入中的一者)及第二输入(正及负输入中的另一者)以及输出21out。第一输入耦合至电阻器的第二(下)端RL。二极管连接形式的参考晶体管20从供电电压VDD连接至比较器的第二输入，以在第二输入施加电压VD。

[0028] 比较器21可以是常规比较器电路。比较器可替代地为差分放大器、运算放大器或转导式运算放大器(operational transconductance amplifier，OTA)，OTA输出与OTA的两个输入之间的电压差成比例的电流。

[0029] 校正电路3的数字加法器31包含第一数字8-位输入31in1及第二数字8-位输入31in2(各输入包括八个数字输入线)及数字8-位输出31out(包括八个数字输出线)。加法器的8-位输出31out连接至数据触发器32(data flip-flop，DFF)的8-位输入32in，数据触发器32是一种锁存装置。加法器31用以仅当加法器31的启用输入(EN)被启用时(通过处在特定电平被选择)时，使其数字输出31out输出加法器的两个输入31in1、31in2的加总。

[0030] DFF 32具有接收来自时钟(未显示)的连续时钟信号34的时钟输入CLK。DFF 32也包含启用输入(EN)。DFF 32用以响应于时钟输入CLK的触发边缘(如，上升边缘及下降边缘)，且仅当启用输入EN被启用时，造成DFF 32的输出线32out输出并锁存在DFF 32的输入线32in的信号电平。

[0031] DFF的8-位输出32out传导到电阻器的8-位输入Rin及到加法器31的第一输入31in1二者。步进数目(步进值，在此实例中以二进制表示为00000001的步进数目一)施加至加法器的第二输入31in2。此可通过将加法器的第二输入31in2的各线硬联机到供电电压VDD或接地(Gnd)达成。替代地，加法器的第二输入31in2可接收来自校正控制器40的信号，而使得步进数目可变且可编程。控制器40可以是电路，例如处理器(微处理器)。加法器31的启用输入EN及DFF 32的启用输入EN连接至比较器21的输出21out。

[0032] 校正电路3执行将参考级10的电阻器R的电阻校正的校正程序。校正程序包含下述：只要VG2(在比较器的正输入)超出参考FET的漏极电压VD，比较器的输出21out高，这将加法器31的启用输入EN及DFF 32的启用输入EN拉高。这使得加法器31能输出等于DFF的输出加上(即增量)步进数目(00000001)的值。在时钟信号34的下一个触发边缘(例如，上升边缘或下降边缘)，所述增量值在DFF的输出32out处输出并锁存，且反馈给加法器31的第一输入31in1。据此，具有时钟信号34的各触发边缘，则DFF的输出32out，及因此电阻器的数字输入Rin被增量步进数目，这造成电阻器R的电阻的增量减少。DFF的输出32out(及Rin)将因此持续且增量地上升，且电阻及VG2将持续且增量地下降，直到VG2达到(且降至低于)VD。当VG2达到VD，比较器输出21out走低并将加法器31的EN输入及DFF 32的EN输入拉低，而这将停止增量并结束校正程序。据此，当比较器的非反向输入降至低于比较器的反向输入时，比较器的输出21out改变状态。

[0033] 据此，参考FET 20、比较器21、加法器31及DFF 32一起构成调整电路，所述调整电路用以重复增量地调整数字电阻控制值，以造成VG2接近并达到VD。

[0034] 电阻式组件R0(图3)可能在电路设计期间经选择，以提供大部分的所需电阻，留下开关R1至R8来微调电阻。若电阻改变的增量够低(对应于够低的最低电阻电阻式组件的电阻)，当校正程序结束时，VG2可基本上等于VD。

[0035] 控制器40(校正控制电路)感测到校正程序已结束，并作为响应，施加控制信号在比较器21的PD(断电)输入及加法器31的PD(断电)输入以将比较器21及加法器31断电(关断)。DFF 32将维持锁存的输出值(在31out)，故而固定在Rin的数字电阻控制值，直到系统1被关断或新的校正程序被起始。DFF 32汲取可忽略不计的电力来维持锁存的输出值，这是因为没有状态晶体管(在DFF中)涉入。且比较器21及加法器31可能不或可忽略不计地汲取电力，这是因为其被断电。

[0036] 在校正程序开始时，控制器40可通过送出重置信号给DFF的重置输入RST而初始地设定DFF 32成最小值零。控制器40也通过移除来自PD输入的断电信号来再启用比较器21及加法器31。

[0037] 控制器40可用以在(响应于)下面条件(触发事件)的任一者或以下条件(触发事件)的组合下起始校正程序：(1)在电流镜系统1离开其制造工厂之前；(2)每次电流镜系统1被插电时；(3)以固定时间周期周期地；(4)每次控制器40感测到供电电压VDD已经改变(或已经改变超过阈值量)时；(5)每次控制器40感测到电流镜系统1的温度已经改变(或已经改变超过阈值量)时。通过如上所述地仅在某些时点(而非永远地)执行校正，并在校正与校正之间保持锁存的输出值(且因此电阻值也)固定，而省下电力，这是因为系统组件在校正与校正之间比在校正期间汲取较少电流。

[0038] 替代地，校正可持续(不停)重复只要系统1被VDD供电。

[0039] 在上面实例中，当VG2超过VD时，加法器输出31out被增量且当VG2小于VD时，加法器输出31out保持固定。替代地，若/当VG2小于VD时，加法器输出31out可能设置成被减量。具有加法器输出31out能够被增量及减量二者，控制器40将不必在各校正开始时重置DFF输出31out成零。DFF输出32out可被储存在静态随机存取存储器(Random Access Memory，RAM)中，静态随机存取存储器即使是在被断电期间会保留其值，所以当系统被断电且开始新的校正时，DFF输出32out将以先前校正结束时输出32out所具有的相同值开始。同样，具有加法器31能够增量与减量二者，校正可被持续(不停)执行只要系统被供电。

[0040] 在以上实例中，步进数目是固定的。替代地，控制器40可能为不同情况而设定步进数目成不同值。例如，控制器40可能在增量时设定步进数目成较高值且在减量时设定步进数目成较低值。在所述例子中，加法器输出31out会先以较大(较粗)步进达到并超过最佳值且接着以较小(较细)步进向下减少至最佳值。

[0041] 在以上实例中，加法器31及DFF 32一起作为计数器(计数器电路)。使用分开的加法器及DFF(而非单一计数器电路)的优点在于加法器可在校正与校正之间关断同时DFF输出仍处于锁存状态。另一优点在于，不像仅以步进数目一增量的计数器，加法器使步进数目能够是除一以外者且能够被控制器40编程及控制。

[0042] 图4是可被系统1执行的程序步骤的流程图。在操作41中，控制器40感测插电(系统1被供电)，且作为响应起始校正程序如下。在操作42中，数字电阻控制值(数字输入值)初始设定成零。在操作43中，只要VG2>VD，数字输入值重复地增量，直到VG2达到(达到并变得小于)VD。接着，在操作44中，数字输入值被锁存。

[0043] 图5是其中程序步骤与图4中的程序步骤具不同特征的流程图。在操作45中，控制器40感测触发事件，例如上述触发事件中的任一者，且作为响应起始校正程序。在校正程序中，在操作46中，电阻器R的电阻初始设定成初始值(如，电阻器用以达成的最大电阻)。在操作47中，电阻被调整(如，减量)直到VG2达到VD。接着，在操作48中，电阻通过锁存施加至电阻器输入Rin的数字电阻控制值来固定。

[0044] 在一些实施例中，增量(及减量)及锁存可能是通过计数器电路或通过例如处理器(微处理器)的电路实施，且可能是通过校正控制器40其本身实施。

[0045] 此实例电流镜2具有两个输出级。其它实例可能具有仅一个输出级或可能具有大于两个输出级。

[0046] 在一些实施例中，VD及VG2分别被馈送至比较器的正及负输入(这与第一实例相反)，且电阻器的电阻初始设定成其最低值(而非如第一实例中的最高值)。在校正期间，电阻接着在校正期间增量地增加(而非如第一实例中减少)，直到VG2达到VD(VG2＝VD或VG2>VD)。

[0047] 此系统1非常适合使用在其中VDD为低电压诸如低于1.2V的电压的电路中，所述低电压留下最小的裕度空间供上及下FET操作。那是因为此系统1重复地(以每次校正)将VG2移动到裕度空间内的最佳位置所以上及下FET二者在所有pvt角处可操作于饱和。此可能是由于校正FET 20在所有pvt角处维持FET操作于饱和区中。

[0048] 在图1的实例系统1中，FET为p型金属氧化物半导体(p-type metal-oxide-semiconductor PMOS)。在图6中显示对应系统1′，其中FET为n型金属氧化物半导体(n-type metal-oxide-semiconductor NMOS)。图6实例中的一些组件是基本上相同于图1中的对应组件，且是以相同于图1中的对应组件的参考符号标示。图6实例中的其它组件是图1的对应PMOS组件的NMOS对应者且以匹配图1中的其对应者的无引号参考符号的有引号参考符号标示。

[0049] 类似于图1中的系统1，图6中的系统1′具有电流镜2′，电流镜2′具有参考级10′及第一输出级11′及第二输出级12′。各级10′、11′、12′从负载10D′、11D′、12D′延伸到接地(Gnd，负电压轨)。参考级10′具有第一晶体管10T1′及第二晶体管10T2′，所述各者自此例子中是nMOSFET。类似地，各输出级11′、12′具有相应的第一及第二晶体管，所述各者自此例子中是nMOSFET 11T1′、11T2′、12T1′、12T2′。参考第一FET 10T1′的漏极D耦合至参考第二FET 10T2′的源极。

[0050] 在图6中，电阻器R具有用以输入数字电阻控制值的数字输入Rin，及随数字电阻控制值变化的电阻。电阻器R具有第一(下)端，所述端连接至参考第一晶体管10T1′的栅极G及参考第二晶体管10T2′的漏极D二者。电阻器R具有第二(上)端，所述端具有电压VG2且耦合至参考第二晶体管10T2′的栅极G及参考负载10D′二者。

[0051] 在图6中，输出级的上FET 11T1′、12T1′的漏极D耦合至输出负载11D′、12D′。第一FET 10T1′、11T1′、12T1′的栅极G都耦合在一起。类似地，第二FET 10T2′、11T2′、12T2′的栅极G都耦合在一起。图6的校正电路3′以相同于图1的校正电路3的方式作用。在校正程序中，校正电路3′增量地调整电阻器R的电阻直到VG2达到，且大约等于VD。

[0052] 上面说明描述一种系统，其包含参考级及校正电路。所述参考级包含从电压轨串联连接至参考负载的第一晶体管、第二晶体管及电阻器。所述电阻器具有(i)数字输入，输入数字电阻控制值；(ii)电阻，随所述数字电阻控制值变化；(iii)第一端，耦合至所述第一晶体管的栅极及所述第二晶体管的漏极二者；以及(iv)第二端，具有电压VG2且耦合至所述第二晶体管的栅极及所述参考负载二者。所述校正电路包含比较器，所述比较器具有第一输入及第二输入以及输出。所述第一输入耦合至所述电阻器的第二端。所述校正电路进一步包含参考晶体管，所述参考晶体管为二极管连接形式，且从所述电压轨连接至所述比较器的第二输入以施加电压VD在所述第二输入而使得当VG2达到VD时所述比较器的输出改变状态。所述校正电路进一步包含调整电路，所述调整电路调整所述数字电阻控制值以造成VG2接近VD直到当VG2达到VD时所述比较器的输出改变状态。

[0053] 如上面所解释，所述调整电路可响应于电压VG2达到VD，停止所述调整并锁存所述数字电阻控制值。所述调整电路可包含加法器，所述加法器包含第一输入、第二输入及输出。所述加法器的输出输出所述加法器的第一输入所输入的值，且所述加法器的第二输入输入一步进数目，而使得所述加法器的输出增量所述步进数目。所述调整电路可在所述调整之前，设定所述数字电阻控制值成最小值，且所述数字电阻控制值的所述调整可包含增量地增加所述数字电阻控制值。替代地，所述调整电路可在所述调整之前，设定所述数字电阻控制值成最大值，且所述数字电阻控制值的所述调整可包含增量地减少所述数字电阻控制值。所述调整电路可进一步包含锁存装置，所述锁存装置包含(i)锁存装置输入，接收所述加法器所输出的所述值及(ii)锁存装置输出，在接收时钟信号的触发边缘下输出并锁存所述锁存装置输入所接收的所述值。所述锁存装置输出可被连接至所述加法器的第一输入及所述电阻器的数字输入二者。在所述调整被停止后，所述比较器及所述加法器可被断电。所述第一及第二晶体管可以是pMOSFET，且所述电压轨可以是正供电电压。替代地，所述第一及第二晶体管可以是nMOSFET，且所述电压轨可以是接地。

[0054] 上面说明进一步描述一种方法，其通过用于校正一参考级的校正电路执行。所述参考级包含从电压轨串联连接至参考负载的第一晶体管、第二晶体管及电阻器。所述电阻器具有(i)可数字控制的电阻；(ii)第一端，其耦合至所述第一晶体管的栅极及所述第二晶体管的漏极二者；以及(iii)第二端，其具有电压VG2且耦合至所述第二晶体管的栅极及所述参考负载二者。所述方法包含感测触发事件且，作为响应，执行一校正。所述校正包含(i)初始地设定所述电阻成最大或最小值；(ii)调整所述电阻直到VG2达到参考晶体管所输出的电压VD，所述参考晶体管连接至所述电压轨；以及(iii)在VG2已达到VD后固定所述电阻。

[0055] 所述触发事件可能是所述参考级被插电。所述触发事件可能是所述校正电路感测到供电电压已经改变超过阈值量、或所述校正电路感测到温度已经改变超过阈值量。所述电阻的所述固定可以是通过锁存所述电阻器所输入的数字电阻控制值并控制所述电阻器的电阻。

[0056] 上述组件及程序提供了权利要求书中所载的组件的实例。其也提供本技术领域中具有通常知识者如何可制作并使用所请发明的实例。其在本中描述以提供据以实施要件及最佳方面而不对未在权利要求书中所载者施加限制。在上述说明中的一些情况下，一词汇后面跟着一替代词汇或跟着括在括号中的基本上均等的词汇。

[0057] 符号说明

[0058] 1      自偏压电流镜系统

[0059] 1′     系统

[0060] 2      电流镜

[0061] 2′     电流镜

[0062] 3      校正电路

[0063] 3′     校正电路

[0064] 10     参考级

[0065] 10′    参考级

[0066] 10out  参考输出

[0067] 10T1    参考上晶体管

[0068] 10T1′   参考第一晶体管

[0069] 10T2    参考下晶体管

[0070] 10T2′   参考第二晶体管

[0071] 10D     参考负载

[0072] 10D′    负

[0073] 10DU    上晶体管

[0074] 10DL    下晶体管

[0075] 11      第一输出级

[0076] 11′     第一输出级

[0077] 11out   第一输出

[0078] 11T1    第一上晶体管

[0079] 11T1′   上FET

[0080] 11T2    第一下晶体管

[0081] 11T2′   第二FET

[0082] 11D     第一输出负载

[0083] 11D′    负载/输出负载

[0084] 12      第二输出级

[0085] 12′     第二输出级

[0086] 12out   第二输出

[0087] 12T1    第二上晶体管

[0088] 12T1′   上FET

[0089] 12T2    第二下晶体管

[0090] 12T2′   第二FET

[0091] 12D     第二输出负载

[0092] 12D′    负载/输出负载

[0093] 20      参考晶体管

[0094] 21      比较器

[0095] 21out   输出

[0096] 31      数字加法器

[0097] 31in1   第一数字8-位输入

[0098] 31in2   第二数字8-位输入

[0099] 31out   数字8-位输出

[0100] 32      数据触发器

[0101] 32in    8-位输入

[0102] 32out   8-位输出

[0103] 34      时钟信号

[0104] 40      校正控制器

[0105] 41      操作

[0106] 42      操作

[0107] 43      操作

[0108] 44      操作

[0109] 45      操作

[0110] 46      操作

[0111] 47      操作

[0112] 48      操作

[0113] VDD     供电电压

[0114] VD      电压

[0115] VG1     电压

[0116] VG2     电压

[0117] Vth      阈值电压

[0118] Gnd     接地

[0119] R       参考电阻器

[0120] RU      上端

[0121] RL      下端

[0122] Rin     数字输入

[0123] Rin1    数字输入线

[0124] Rin2    数字输入线

[0125] Rin3    数字输入线

[0126] Rin4    数字输入线

[0127] Rin5    数字输入线

[0128] Rin6    数字输入线

[0129] Rin7    数字输入线

[0130] Rin8    数字输入线

[0131] R0      电阻式组件

[0132] R1      电阻式组件

[0133] R2      电阻式组件

[0134] R3      电阻式组件

[0135] R4      电阻式组件

[0136] R5      电阻式组件

[0137] R6      电阻式组件

[0138] R7      电阻式组件

[0139] R8      电阻式组件

[0140] S1      分流开关

[0141] S2      分流开关

[0142] S3      分流开关

[0143] S4      分流开关

[0144] S5      分流开关

[0145] S6      分流开关

[0146] S7      分流开关

[0147] S8      分流开关

[0148] Iout1   输出电流

[0149] Iout2   输出电流

[0150] IRef    参考电流

[0151] Iref    参考电流

[0152] G       栅极

[0153] S       源极

[0154] D       漏极

[0155] PD      断电输入

[0156] CLK     时钟输入

[0157] EN      启用输入

[0158] RST     重置输入