改善制造半导体组件的微影制程的设计特征分析法 |
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| 申请号 | CN201410201861.6 | 申请日 | 2014-05-14 | 公开(公告)号 | CN104779144B | 公开(公告)日 | 2017-08-25 |
| 申请人 | 英属开曼群岛商达盟系统有限公司; | 发明人 | 庄少特; 林志诚; | ||||
| 摘要 | 检测一 半导体 装置中一定数量的 晶圆 ，以产生多个晶圆检测数据。根据多个晶圆检测数据，利用设计特征分析法来辨识关键重要点，以改善制造半导体组件的微影制程的方法。该设计特征分析法包括了全域校准、完整芯片图案相关对比、图案特性化以及设计特征推论。全域校准系补偿芯片设计数据与晶圆检测数据之间的实体坐标偏差。完整芯片图案相关对比使用多段式图案匹配与分组以辨识高重复性 缺陷 为重要点。图案特性化撷取高重复性缺陷的设计图案以及设计特征。设计特征推论分析设计特征、辨识关键设计特征并且判别关键设计特征的关键性。 | ||||||
| 权利要求 | 1.一种利用设计特征分析法以改善半导体组件的微影制程的方法，所述方法包括以下步骤： |
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| 说明书全文 | 改善制造半导体组件的微影制程的设计特征分析法技术领域[0001] 本发明关于半导体组件的制造，特别是关于一种使用设计特征分析法以改善制造半导体组件的微影制程。 背景技术[0003] 根据电路图案而具有不透光以及透光的清楚图案的光罩用于在晶圆上将组件层图案化。光罩上邻近图案的效应以及光学绕射都可能会造成组件层图案的变形。光学邻近校正(optical proximity correction，OPC)以及微影制程检查(1ithographic process check，LPC)为可制造性设计(design for manufacturability,DFM)中普遍用于校正图案变形的重要技术。 [0004] 图1为一现有的流程图，其中显示了制造半导体组件时，最佳化其微影制程所使用的初始设置以及后续调整的现有流程。用于制造一组件层的光罩的电路图案，由电路设计者所产生的一设计数据文件所描述，如方块101所示，所述设计数据文件为GDS或是OASIS格式。设计资料可以是由随机布局产生器(random layout generator,RLG)所产生的随机电路图案，或者是厂商或试点客户所提供的产品质量检验工具(product qualification vehicle，PQV)。方块102中显示了OPC创作，其中所使用的OPC模型与配方以及包含除了OPC外的额外的制造效果的DFM模型与配方来自方块103。在OPC创作后，方块102根据OPC模型执行OPC认证，并且根据DFM模型执行LPC认证。 [0005] OPC与LPC认证预期了可能造成产量限制的特定电路布局以及图案的重要点。如方块104所示，透过微影制程使用OPC光罩所制造的晶圆，由光学或电子束检测器以及度量衡机器所检测，以侦测晶圆中的缺陷，并且量测重要点的关键尺寸。预期的重要点的检测数据以及量测数据被回馈至方块103，以调整OPC以及DFM的模型与配方。r [0006] 当半导体制造的技术进步至20nm或者更小，其电路设计的架构也随之缩小，而在设计上对几何尺寸的减缩造成了许多系统性的制造变化，其对半导体的产量造成的限制也大于其它随机性的变化。在光学邻近效应以及微影制程中，小几何尺寸内的相互作用造成了高度非线性的系统性变化，而且该r些变化很难，甚或是不可能以OPC或DFM来建造其模式。因此，很多制造关键重要点无法在图1中所示的设置以及调整流程中，藉由OPC以及LPC认证来预测及揭露。其后果是这些未被揭露的制造关键重要点，有可能在半导体量产时导致灾难性的产量损失。 发明内容[0007] 为了克服前述的缺点以及挑战，本发明所提供的方法能够预测并且揭露制造关键重要点，藉以改善制造半导体组件制程中的微影制程。因此，本发明提供一种方法，使用设计数据特征以辨识OPC以及LPC认证所无法辨识的新的制造关键重要点。 [0008] 基于上述理由，本发明所提供的设计特征分析法，包括了能够补偿晶圆检测数据、晶圆关键尺寸与审阅数据以及芯片设计数据之间的坐标偏移的全域校准，从上述校准的数据中找出高重复性缺陷的完整芯片图案相关对比，为上述高重复性缺陷撷取出设计特征的图案特性化，以及决定该等设计特征的关键性的设计特征推论。 [0009] 在本发明中，多段式图案匹配与分组采用阶层式方法，以进行完整芯片图案相关对比。从多个晶圆检测中得到的大量数据被分类为多个输入数据组，并且被提供至多段式图案匹配与分组的第一处理阶段。第一处理阶段的输出可以被进一步分类为多组第二阶段输入数据，以进行第二处理阶段。本发明所采用的阶层式方法使得大量的输入数据以及中间阶段输出数据可以被进一步分类为多个输入数据组，以进行后续的处理阶段。最后再进行最终处理阶段，以将多个晶圆检测中的高重复性缺陷分组并储存。此外，可以进行资料过滤以及统计分析，以在初始阶段以及/或者后续数据处理阶段中，减少大量检测数据中的缺陷数量。 [0010] 根据本发明，为重要点所撷取出的设计特征可以被分析并且排序。储存在一关键设计特征数据库中并更新的关键设计特征，可以被用来协助OPC/DFM模型与配方的设置与调整。关键设计特征可以被用来在完整芯片设计数据中，搜寻具有相同的关键设计特征的电路图案，而定义微照护检测区，以进行后续的晶圆检测与量测。附图说明 [0011] 图1为一流程图，其中显示了制造半导体组件中，最佳化其微影制程的初始设置以及调整的现有流程； [0012] 图2为一流程图，其中显示了根据本发明的使用设计特征分析法，来进行制造半导体组件中，最佳化其微影制程的改善流程； [0013] 图3为根据本发明的设计特征分析法的一方块图； [0014] 图4为根据本发明的设计特征分析法的多段式图案匹配与分组的一方块图； [0015] 图5为在进行相同或类似图案分组前，包括数据过滤以及统计分析步骤的多段式图案匹配与分组的一方块图；以及 [0016] 图6为使用设计特征分析法在完整芯片中搜寻具有相同关键特征的微照护检测区的一方块图。 [0017] 其中，附图标记说明如下： [0018] 101 GDS或是OASIS格式的设计数据 [0019] 102 OPC创作及OPC/LPC认证 [0020] 103 OPC/DFM模型与配方的设置与调整 [0021] 104 晶圆光学或电子束检测与度量 [0022] 201 设计特征分析法 [0023] 301 晶圆检测资料 [0024] 302 晶圆关键尺寸与审阅数据 [0025] 303 芯片设计数据 [0026] 304 关键设计特征数据库 [0027] 305 全域校准 [0028] 306 完整芯片图案相关对比 [0029] 307 图案特性化 [0030] 308 设计特征推论 [0031] 309 分析法配方 [0032] 310 分级的关键设计特征 [0033] 401～40N 晶圆检测 [0034] 410 相同或类似图案分组 [0035] 420 相同或类似图案分组 [0036] 430 相同或类似图案分组 [0037] 440 芯片设计数据 [0038] 501 资料过滤以及统计分析 [0039] 601 完整芯片/晶圆微照护检测区推论 [0040] 602 微照护检测区 具体实施方式[0041] 图2为一流程图，其中显示了根据本发明的使用设计特征分析法，来进行制造半导体组件中，最佳化微影制程的改善流程。如图2所示，根据预测重要点以及大量完整晶圆检测与量测数据的设计特征分析法201，被使用于辨识OPC与LPC认证无法辨识的新的制造关键重要点。 [0042] 图3为根据本发明的设计特征分析法的一方块图。如图3所示，设计特征分析法的输入数据包括了晶圆检测数据301、晶圆关键尺寸与审阅数据302以及芯片设计数据303。为了撷取有用并且具有意义的相关数据，本发明所使用的方法需要大量的检测以及量测数据。当取得该些资料时，无可避免的，各组量测数据的实体坐标之间必然是未经相互对齐的。此外，实体坐标以及芯片设计数据之间的坐标偏差必须经过补偿后才能进行设计特征分析。全域校准305在该多组的输入数据之间进行。 [0043] 可以预期的，关键重要点的电路图案较容易受到系统性缺陷所影响。晶圆上所发生的系统性缺陷横跨于多个晶粒与多个晶圆。换言之，系统性缺陷一般而言皆为高重复性的缺陷。具有相同或是类似的背景图案的高重复性缺陷，可能呈现关键重要点的设计特征。 [0044] 根据本发明，可以透过多种方式来分析具有高重复性缺陷的背景图案的设计特征的关键性。在一个晶粒中，可以藉由对比重复的缺陷之间的相关性以判别设计特征在晶粒之内的关键性。在一晶圆中，可以藉由对比重复的缺陷之间的相关性以判别设计特征在同晶圆内晶粒之间的关键性。在多个晶圆之间，可以藉由对比并且分析重复的缺陷之间的相关性以判别设计特征在晶圆之间的关键性。完整芯片图案相关对比306基于大量的晶圆检测数据而进行，以辨识高重复性缺陷。 [0045] 在进行完整芯片图案对比306后，针对被判别为具有高重复性以及系统性缺陷的电路图案进行图案特性化307，以撷取设计特征。设计特征推论308针对设计特征的晶粒内、晶粒间或者晶圆间的关键性进行分析与总结。分析法配方309根据具体的需求而提供多种过滤参数，及/或分组条件与判定重复性的门坎给设计特征分析法。关键设计特征可以被储存于一关键设计特征数据库304中，并且在关键设计特征数据库304中被更新。关键设计特征可以根据关键性进一步被分级310。 [0046] 在本发明中，多段式图案匹配与分组采用阶层式方法以进行完整芯片图案相关性比对306。图4为根据本发明的设计特征分析法的多段式图案匹配与分组的一方块图。如图4中所示，从多次晶圆检测401-40N中获取的大量数据以及芯片设计数据440被提供至多段式图案匹配与分组。这些大量数据可以是针对一特定芯片设计在一特定制造步骤所进行的多个晶圆检测的输出，或者可以是在多个制造步骤所进行的多个晶圆检测的输出。针对一特定的制造步骤，也可以从多个芯片设计的多个晶圆检测中得到大量数据，以为该制造步骤创建一关键设计特征数据库。 [0047] 在多段式图案匹配与分组中，将大量数据分组为多个第一阶段输入数据组，藉由多个相同或类似图案分组410的实例执行第一处理阶段。相同或类似图案分组410的各个实例接收一组包括一个或多个晶圆检测结果的第一阶段输入数据组。本发明的一个特点，藉由将大量数据分组为多个第一阶段输入数据组，达成不仅能减少相同或类似图案分组410中的储存记忆需求，更能将相同或类似图案分组410分发给多个计算节点来执行。 [0048] 根据多个晶圆检测的检测次数，第一处理阶段的输出可以被进一步分为多组第二阶段输入数据组，以藉由多个相同或类似图案分组420的实例进行第二处理阶段。本发明所采用的阶层式方法使得大量输入数据以及中间阶段输出数据可以被分组，以进行后续的处理阶段。在图4中仅显示了一个中间处理阶段。最后，当大量数据的数量已被处理而缩减至可被集中处理时，藉由相同或类似图案分组430的单一实例进行最终处理阶段。利用各个阶段的相同或类似图案处理，将重复性缺陷从多个晶圆检测中分组并储存。 [0049] 本发明的设计特征分析法根据大量资料探勘以撷取缺陷相关性，并辨识关键设计特征。在许多情况中，最好能够将晶圆检测的敏感度调整为较高的上限，以避免错过关键且较难侦测到的重复缺陷。然而，在此种情况下，可能会需要先藉由数据过滤以及一定程度的统计分析，以将大量检测资料中的缺陷数量减少。图5显示包括数据过滤以及统计分析501的多段式图案匹配与分组，以及两阶段的相同或类似图案分组的一方块图。 [0050] 如上所述，对于一特定芯片设计的一特定制造步骤而言，于该特定制造步骤所搜集的大量检测资料可以经由相关对比而辨识出高重复性的系统性缺陷。分析在该特定制造步骤的完整芯片设计层，可以了解布局图案的规律性，以找出系统性缺陷。经由与在该特定制造步骤的设计层底下的完整芯片层的相关对比，可以了解设计特征的三维位相效应。 [0051] 根据本发明，相同的大量资料可以藉由调整待匹配的设计图案剪辑的半径，进一步进行多段式图案匹配与分组，以了解设计特征的两维邻近效应。举例来说，被某特定的图案所围绕的电路图案，可能较容易受到高重复性缺陷所影响。 [0052] 根据本发明，相同的大量资料可以藉由变动待匹配的设计图案剪辑的中心，进一步进行多段式图案匹配与分组，以为该检测与量测数据采集时的坐标偏差提供更精确的补偿。 [0053] 如上所述的设计特征分析法，可以定义微照护检测区给特定制造步骤来检测晶圆上的重要点。如图6所示，完整芯片/晶圆微照护检测区推论601可以使用关键设计特征来进行搜寻，以在完整芯片设计数据中搜寻具有相同设计特征的所有区域。所搜寻到的区域在后续的晶圆制造中，可以成为在所有晶粒中需要以高敏感度检查的微照护检测区602。 |
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