遅延ロックループ

本願は、概して遅延ロックループ(DLL)に関し、更に特定して言えば、狭パルスを生成するためのDLLに関連する。

図1は従来のDLL100の一例を示す。オペレーションにおいて、DLL100は、遅延ライン108内のタップからクロック信号の複数の位相DCLK1〜DCLKNを生成することができる。これを達成するため、位相/周波数検出器(PFD)は、クロック信号CLKを遅延ライン108の終わりからの出力と比較して、チャージポンプ制御信号UP及びDOWNを生成する。これらのアップ制御信号UP及びDOWNは、ループフィルタ又は低域フィルタ(LPF)106上のチャージを変え、これは、位相ロックを達成するため制御信号CNTLを変える。しかし、このDLL100は、位相ロックを達成するために用いられる遅延のため、及びパルスが用いられていないときでもDLL100が継続的に動作しているため、高速の狭パルス(即ち、400psウィンドウにわたる25psパルス)を提供するためには適さない。そのため、テラヘルツレーダーシステムなどの用途のため高速の狭パルスを生成することが可能な、改善されたDLLが求められている。

従来の回路の幾つかの例は下記文献に記載されている。

Williams “Filling the THz Gap,” doi: 10.1088/0034-4885/69/2/R01

Heydari et al, “Low-Power mm- Wave Components up to 104GHz in 90nm CMOS,” ISSCC 2007, pp. 200-201, February 2007, San Francisco, CA

LaRocca et al., “Millimeter- Wave CMOS Digital Controlled Artificial Dielectric Differential Mode Transmission Lines for Reconfigurable ICs,” IEEE MTT-S IMS, 2008

Scheir et al, “A 52 GHz Phased-Array Receiver Front-End in 90 nm Digital CMOS” JSSC Dec. 2008, pp. 2651-2659

Straayer et al. “A Multi-Path Gated Ring Oscillator TDC With First-Order Noise Shaping,” IEEE J. of Solid State Circuits, Vol. 44, No. 4, April 2009, pp. 1089-1098

Huang, “Injection-Locked Oscillators with High-Order-Division Operation for Microwave/Millimeter- wave Signal Generation,” Dissertation, October 9, 2007

Cohen et al., “A bidirectional TX/RX four element phased-array at 60HGz with RF-IF conversion block in 90nm CMOS processes,” 2009 IEEE Radio Freq. Integrated Circuits Symposium, pp. 207-210

Koh et al., “A Millimeter- Wave (40-65GHz) 16-Element Phased-Array Transmitter in 0.18-[mu][iota][eta] SiGe BiCMOS Technology,” IEEE J. of Solid State Circuits, Vol. 44, No. 5, May 2009, pp. 1498-1509

York et al., “Injection- and Phase-locking Techniques for Beam Control,” IEEE Transactions on Microwave Theory and Techniques, Vol. 46, No. 11, Nov. 1998, pp. 1920-1929

Buckwalter et al., “An Integrated Subharmonic Coupled-Oscillator Scheme for a 60-GHz Phased Array Transmitter,” IEEE Transactions on Microwave Theory and Techniques, Vol. 54, No. 12, Dec. 2006, pp. 4271-4280

PCT公開番号WO2009028718

米国特許番号第7,157,949号

米国特許番号第7,295,053号

従って、例示の一実施例が或る装置を提供する。この装置は、入力端子と、制御入力端子と、第1の制御出力端子と、第2の制御出力端子と、複数のタップとを有する遅延ライン、位相/周波数検出器(PFD)、PFDに結合されるチャージポンプ、及びチャージポンプ及び遅延ラインの制御端子に結合されるフィルタを含む。遅延ラインは、その入力端子において第1の幅を有する第1のパルスを受信するように構成され、遅延ラインは、第1の制御出力端子を介して第1の遅延されたパルスを出力するように構成され、遅延ラインは、第2の制御出力端子を介して第2の遅延されたパルスを出力するように構成される。各タップは、第1のパルスに応答して第2の幅を有する第2のパルスを出力するように構成され、第1の幅は第2の幅より大きい。位相/周波数検出器(PFD)は、第1及び第2の遅延されたパルスを受け取るように第1の制御出力端子及び第2の制御出力端子に結合される。

例示の一実施例に従って、遅延ラインは、シーケンスに互いに直列に結合され、且つ、各々制御端子に結合される複数の遅延セル、及び複数のロジックゲートを更に含む。シーケンスの最初の遅延セルはPFDに結合され、シーケンスの最後の遅延セルはPFDに結合される。各ロジックゲートは、遅延セルの少なくとも1つを介して結合される。各ゲートの出力端子が、タップの少なくとも1つを形成する。

例示の一実施例に従って、各遅延セルは、入力端子及び出力端子を有するインバータと、インバータの出力端子に結合される可変キャパシタとを更に含む。可変キャパシタは、フィルタの出力により制御される。

例示の一実施例に従って、可変キャパシタはバラクターを更に含む。

例示の一実施例に従って、各ロジックゲートはANDゲートを更に含む。

例示の一実施例に従って、複数の第2のパルスが第1のパルスにわたる。

例示の一実施例に従って或る方法が提供される。この方法は、遅延ラインにより第1の幅を有する第1のパルスを受け取ること、第1のパルスに応答して遅延ラインにより複数の第2のパルスを生成すること、遅延ラインにより第1及び第2の遅延パルスを生成すること、及び第2の遅延パルスの立ち上がりエッジが第1の遅延パルスの立ち下がりエッジと整合されていない場合、遅延ラインにおいて各遅延セルに対する遅延を調節することを含む。第1のパルスは第1の幅を有し、遅延ラインは複数の遅延セルを含む。各第2のパルスは第2の幅を有し、第1の幅は第2の幅より大きい。

例示の一実施例に従って、遅延セルはシーケンスに互いに直列に結合される。遅延ラインにより第1及び第2の遅延パルスを生成するステップは、シーケンスの最初の遅延セルから第1の遅延パルスを出力すること、及びシーケンスの最後の遅延セルから第2の遅延パルスを出力することを更に含む。

例示の一実施例に従って、調節するステップは、第2の遅延パルスの立ち上がりエッジが第1の遅延パルスの立ち下がりエッジと整合されていない場合、比較すること、第2の遅延パルスの立ち上がりエッジと第1の遅延パルスの立ち下がりエッジの不整合を補償するため第1及び第2のチャージポンプ制御信号を生成すること、第1及び第2のチャージポンプ制御信号に応答して制御電圧を生成すること、及び制御電圧を各遅延セルに印加することを更に含む。

例示の一実施例に従って、複数の第2のパルスを生成するステップは、複数の第2のパルスを生成するため遅延セルのセットから出力を論理的に組み合わせることを更に含む。

例示の一実施例に従って、論理的に組み合わせるステップは、シーケンスの第2の遅延セルからシーケンスの最後の遅延セルまでの各々に対する入力及び出力を、複数のロジックゲートの一つと組み合わせることを更に含む。

例示の一実施例に従って、各ロジックゲートはANDゲートである。

例示の一実施例に従って或る装置が提供される。この装置は、テラヘルツ放射を送信及び受信するように構成されるレーダー回路要素、及びベースバンド信号をデジタル化するようにベースバンド回路に結合されるレーダー回路要素を含む。ベースバンド回路要素は、同相(I)チャネルと、直交(Q)チャネルと、クロック生成器及び遅延ロックループ(DLL)を有するクロック回路とを含む。DLLは、入力端子と、制御入力端子と、第1の制御出力端子と、第2の制御出力端子と、複数のタップとを有する遅延ライン、第1及び第2の遅延されたパルスを受け取るように第1の制御出力端子及び第2の制御出力端子に結合されるPFD、PFDに結合されるチャージポンプ、及びチャージポンプ及び遅延ラインの制御端子に結合されるフィルタを含む。遅延ラインは、レーダー回路要素からその入力端子において第1の幅を有する第1のパルスを受信するように構成され、遅延ラインは、第1の制御出力端子を介して第1の遅延されたパルスを出力するように構成され、遅延ラインは、第2の制御出力端子を介して第2の遅延されたパルスを出力するように構成される。各タップは、第1のパルスに応答して第2の幅を有する第2のパルスを出力するようにI及びQチャネルに結合され、第1の幅は第2の幅より大きい。

例示の一実施例に従って、レーダー回路要素は、複数のトランシーバを有するフェーズドアレイ、各トランシーバに結合されるコントローラ、各トランシーバに結合される分配ネットワーク、分配ネットワークに結合される局部発振器、及び局部発振器に及び遅延ラインの入力端子に結合されるパルス生成器を更に含む。

例示の一実施例に従って、ベースバンド回路は、各トランシーバ、Iチャネル、及びQチャネルに結合される加算回路要素を更に含む。

図1は従来のDLLの一例の図である。

図2は、例示の一実施例に従ったフェーズドアレイシステムの一例の図である。

図3は、図2のアナログベースバンド回路の一例の図である。

図4は図3のDLLの一例の図である。

図5は図4の遅延ラインの一例の図である。

図6は図5の遅延セルの一例の図である。

図7は図4のDLLのオペレーションを示す図である。

図8は図4のDLLのオペレーションを示す図である。

図2は、例示の一実施例に従ったフェーズドアレイシステム200を図示する。位相アレイシステム200は概して、局部発振器(LO)202、フェーズドアレイ204、分配ネットワーク208、遅延ロックループ(DLL)パルス生成器214、レシーバ回路要素216、及びコントローラ218を含む。フェーズドアレイ204は概して、各々が、ラジエータ(即ち、パッチアンテナ、ボンドワイヤ八木・宇田アンテナ、オンパッケージダイポール、又はループアンテナ)を含むアレイに配される幾つかのトランシーバ206−1〜206−Nを含む。分配ネットワーク208は概してバッファ又は増幅器を含む。また、レシーバ回路要素216は概して加算回路要素210及びアナログベースバンド回路216を含む。トランシーバ206−1〜206−Nの各々、局部発振器202、分配ネットワーク208、及び加算回路210は、2010年9月9日に出願された同時係属中の米国出願番号12/878、484、発明の名称「テラヘルツフェーズドアレイシステム」に詳細に記載されており、これはあらゆる目的のため参照として本明細書に組み込まれる。

米国特許出願番号12/878,484

オペレーションにおいて、フェーズドアレイシステム200(これは概して集積回路又はICに統合される)は、テラヘルツ周波数範囲(これは概して0.1THz〜10THzである)で動作する、短範囲レーダーシステムを形成することができる。これを達成するため、局部発振器202は、およそ数十から数百ギガヘルツ(即ち、40GHz、50GHz、67GHz、100GHz、及び200GHz)である局部発振器信号を生成し、クロック信号RXCLKを受け取る。その後分配ネットワーク208は、局部発振器信号をトランシーバ206−1〜206−Nの各々に提供して、トランシーバ206−1〜206−Nの各々により受信される信号が実質的に同相であるようにする。コントローラ218は、制御信号をアレイ204に提供し、これは、テラヘルツ周波数放射のビームを向けるようトランシーバ206−1〜206−Nを互いに対して位相調節する。トランシーバ206−1〜206−Nはその後、ターゲットから反射される放射を受け取ることができ、これが加算回路要素210に供給される。加算回路要素210の出力はその後、アナログベースバンド回路216によりデジタル信号に変換され、アナログベースバンド回路216はDLLパルス生成器214からそのタイミングを受け取る。

概して、このフェーズドアレイシステム200は、幾つかの異なるタイプの動作モード:パルス動作モード、連続動作モード、及びステップ周波数動作モードを有する。パルス動作モードでは、テラヘルツ放射のパルスがターゲットに向けられる。連続動作モードは、生成されたビームを連続的に用いる。最後に、ステップ周波数は、テラヘルツビームの周波数を変更させ得、これは一連の局部発振器(即ち、202)を用いることにより成され得る。パルス動作モードでは、特に、システム200の範囲は下記数式によって決まる。

ここで、Rは測定され得る距離又は範囲であり、σはターゲットのレーダー断面(通常、物理的断面に等しくない)であり、S/Nは、中間周波数IFフィルタ出力(エンベロープ検出器入力)での単一パルスSNRであり、kTBは、レシーバ帯域幅B(B≒l/パルス幅)における有効受信ノイズ電力であり、Fはレシーバのノイズ図(派生パラメータ)であり、Pはピークトランスミッタ電力であり、Gはアンテナ電力利得であり、λは放射の波長(即ち、200GHzに対して、≒1.5mm)であり、nは、レシーバにおけるパルス積分の数であり(マルチパルス平均化)、E(n)は積分の効率である。

システム200を含むモノリシックに集積された低電力ICでは、この範囲は概して数メートル未満である。そのため、テラヘルツ周波数範囲において、利用可能な電力の不足があり、これが、低減された感度となり、他の周波数範囲システムがテラヘルツシステムより制約が少ない利用可能である場合、利用可能な帯域幅に大きな増大があるときテラヘルツ範囲の伝送及び受信が通常は魅力的となることは明らかである。しかし、このような大きな帯域幅(即ち、>10GHz)を送信すること、受け取ること、及びデジタル化することは、アナログデジタルコンバータ(ADC)性能要件に少なくとも部分的に起因して、問題となり得る。

しかし、これらの問題はシステム200において対処される。特に、システム200は概して、ターゲット動きに起因するコヒーレント損失を低減するようにテラヘルツレーダーの増大されたパルス繰り返し周波数(PRF)を用いる。高いPRFを利用することにより、受信のための全利用可能な時間のうちの小さな部分(サブセット)がデジタル化され得、このサブセットを急速にスキャンすることにより、フル受信インタバルを生成することが可能であり、ADC上の非常に高いサンプリング周波数に対するオーバーヘッドが低減される。高いPRFは更に、所望の受信インタバルを非常に速くデジタル化することが可能であることを概して確実にすることもできる。また、信号電力の不足のため、殆どの信号は、パルス受信のベースバンド平均化を含むべきであり、システム200において何らかの平均化は、ADCを低減するように、及びデジタル化変換率がPRFに等しくなるようにアナログドメインにおいて実行され、これは、容易に管理され得るタスクである。

図3は、システム200に対しアナログ平均化及びデジタル化を実行するアナログベースバンド回路216を更に詳細に示す。アナログベースバンド回路216は概して、同相又はIチャネル301、直交又はQチャネル303、クロック回路305、及び出力回路314を含む。これらのチャネル301及び303の各々は概して及びそれぞれ、低雑音アンプ(LNA)302−1及び302−2、平均化器304−1及び304−2、増幅器306−1及び306−2、及びADC308−1及び308−2を含む。クロック回路305は概して、クロック生成器310(これはADCクロック信号ADCCLK[L]及びクリア信号CLR[L]を生成することができる)及びDLL312(これはサンプルクロック信号SAMPLECLK[L]を生成することができる)を含む。

オペレーションにおいて、デジタル出力信号RXDATA及びクロック信号ADCCLKOUTが、ベースバンド入力信号BBI及びBBQ、及びDLLクロック信号RXDLLから生成される。典型的に、BBI及びBBQは(図示するように)差動信号であるが、シングルエンドであってもよい。これらのI及びQベースバンド信号BBI及びBBQ(これらは概して加算回路要素210から受信される)が、増幅器302−1及び302−2によりそれぞれ増幅される。高帯域幅をデジタル化することが困難であるため(上述のように)、ADC308−1及び308−2に対する性能要件は、LNA302−1及び302−1の出力を平均化器304−1及び304−2で平均化することにより低減され得る。アナログベースバンド回路216に関する付加的な詳細は、同時係属中の米国出願番号13/085264、発明の名称「テラヘルツフェーズドアレイシステムのためのアナログベースバンド回路」にあり、これはあらゆる目的のため参照として本明細書に組み込まれる。

米国特許出願番号13/085,264

従来のDLL(即ち、DLL100)を用いてサンプルクロック信号SAMPLECLK[L]を生成することは問題となり得、そのため、図4〜図6に示すように、DLL312が提供される。DLL100に類似して、DLL312は、PFD102、チャージポンプ104、及びLPF106を含むが、機能性及び遅延ライン404に著しい差がある。遅延ライン404は概して、信号VCDL1及びVCDL2(これらは、遅延ライン404の入力端子に印加されるRXDLL信号からのパルスの遅延されたバージョンである)が、遅延ライン404の制御出力端子におけるセル502−1及び502−(L+l)から出力されるように、シーケンスに配されるセル502−1〜502−(L+l)で構成される。また、遅延ライン404は概して、ANDゲート504−1〜504−Lを含み、これらは、遅延ライン404のタップにおいて信号SAMPLECLK[1]〜SAMPLECLK[L]を生成するため、各々、セル502−1〜502−(L+l)を介してそれぞれ結合される。各セル502−1〜502−(L+l)は、図5において502で示し、概して、その出力端子に結合される(制御電圧CNTLにより制御される)可変キャパシタを備えたインバータ602で構成される。図示するように、幾つかの可変キャパシタCl−1〜Cl−k(これはバラクタであり得る)は、信号TRIM及びトランジスタQl−1〜Ql−kを用いて(適宜)アクティブにされるか又はトリミングされるように互いに並列に結合され得る。

システム200のオペレーションの一部として、反復される送信されたパルス(概して連続するサイクルにおいて)の所定の数(即ち、16)にわたってサンプリングが成されて、ベースバンド信号(即ち、BBI及びBBQ)を平均化させ得る。各送信されたパルスに関して、DLLパルス生成器214(信号RXDLL上)からの対応する広パルス(即ち、400ps)がある。DLL312が、信号RXDLL上の各広パルスで平均化するためI及びQチャネル301及び303により用いられる複数の狭パルス(即ち、25ps)を生成することができる。特に、DLL312は、遅延信号VCDL1及びVCDL2(これらは遅延されたパルスを含む)を比較すること、及び連続する(即ち、継続的)パルスにわたって(制御電圧CNTLを介して)調節をすることにより位相ロック(図7及び図8に図示するように)を達成することができる。各遅延セル502−1〜502−(L+l)が遅延を有するため、遅延信号VCDL1上のパルスの立ち下がりエッジは、遅延信号VCDL2上の対応するパルスの立ち上がりエッジと整合されるべきである。そのため、遅延信号VCDL1及びVCDL2上の対応するパルスのエッジを比較することにより、PFD102は、(各々PLTHの幅及びTPULSEの期間を有するパルス702−1及び702−2で図7に図示するような)後続のパルスに対し位相ロックを達成するように制御電圧CNTLを調節させ得るチャージポンプ104に対して適切な制御信号UP及びDOWNを決定することができる。これによりANDゲート504−1〜504−Lが、広パルスにわたり得る狭パルスを提供することが可能となる。例えば、各遅延セル502−1〜502−17が25ps遅延を有する16個のANDゲート504−1〜504−16では、ANDゲート504−1〜504−16からのパルス出力が400psの広パルス(信号RXDLL上)にわたり得る。また、プロセス変動を補償するためにモニター406(これはヒステリシス及び/又は電力コントローラを備えたコンパレータであり得る)が提供され得る。その結果、非常に高い周波数で遅延ライン404を動作することなく非常に狭いパルスが生成され得、電力消費の著しい低減につながる。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。