DIGITALE VERZÖGERUNGSLEITUNG

Digitale Verzögerungsleitung

Die Erfindung betrifft das Gebiet der digitalen Verzögerungsleitungen, insbesondere zum Einsatz für radarbasierte Abstands- und Relativgeschwindigkeitsmessungen von einem Fahrzeug aus.

Aus dem Stand der Technik ist die Verwendung von analogen Verzögerungsleitungen für Radarsensoren bekannt. Eine solche Verzögerungsleitung besteht aus einer Anzahl von diskreten Bauelementen. Es werden in der Regel in einer aufwendigen Verschaltung Lade- und Entladezeiten von Kondensatoren oder Spulen zur Erzeugung der Verzögerung genutzt.

Ferner ist aus dem Stand der Technik eine digitale Verzögerungsleitung mit konstanter Verzögerung bekannt, die in Serie geschaltete Treiber aufweist. Eine solche digitale Verzögerungsleitung kann auf einem Halbleiter integriert oder mittels mehrerer integrierter Schaltungen aufgebaut werden. Die Figur 1 zeigt eine solche an sich aus dem Stand der Technik bekannte Verzögerungsleitung:

Die Verzögerungsleitung aus Figur 1 besteht aus den Treibern 1 , 2, 3, 4 sowie weiteren Treibern, die in Serie geschaltet sind. Jeder der Treiber hat eine

Verzögerungszeit von Δt. Nach Durchlaufen einer Serienschaltung von n-Treibem wird damit eine zeitliche Verzögerung von n ^* Δt erreicht. Nachteilig ist hierbei, dass aufgrund der großen Anzahl der erforderlichen Treiber eine entsprechend große Silizium-Fläche benötigt wird. Der Einsatz solcher Verzögerungsleitungen ist daher auf Puls-Radarsysteme für die Luft- und Raumfahrt sowie militärische

Anwendungen beschränkt.

Der Erfindung liegt die Aufgabe zu Grunde eine verbesserte digitale Verzögerungsleitung zu schaffen, insbesondere für den Einsatz für radarbasierte Abstands- und / oder Relativgeschwindigkeitsmessungen von einem Fahrzeug aus. Die der Erfindung zu Grunde liegende Aufgabe wird mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben.

Ein besonderer Vorteil der Erfindung besteht darin, dass aufgrund der rekursiven

Ausbildung einer erfindungsgemäßen digitalen Verzögerungsleitung wesentlich weniger Verzögerungselemente und damit eine wesentlich geringere Silizium- Fläche erforderlich ist. Dies erlaubt es beispielsweise eine erfindungsgemäße digitale Verzögerungsleitung auf einem integrierten Schaltkreis, beispielsweise einem Application Specific Integrated Circuit (ASIC), mit einer erheblichen

Reduktion der Produktionskosten zu integrieren. Aufgrund dessen öffnet die Erfindung weitere Anwendungsgebiete für radarbasierte Abstands- und Relativgeschwindigkeitsmessungen, insbesondere im Bereich der Automobil- Elektronik.

Nach einer bevorzugten Ausführungsform der Erfindung ist die Verzögerung innerhalb eines vorgegebenen Bereichs einstellbar, und zwar vorzugsweise linear, wobei die Quantisierung durch die Verzögerungszeit eines einzelnen der verwendeten Verzögerungselemente gegeben ist.

Ein weiterer besonderer Vorteil ist dabei die Skalierbarkeit, das heißt, wenn größere Verzögerungszeiten benötigt werden, kann dies durch Hinzufügung einer weiteren rückgekoppelten Verzögerungsleitung erreicht werden. Dies ist ohne Entwicklungsaufwand und ohne Verringerung der Genauigkeit möglich.

Ein weiterer besonderer Vorteil ist darin zu sehen, dass der einstellbare Verzögerungsbereich unabhängig von der Auflösung der einzelnen Gatterlaufzeiten eingestellt werden kann. Dies bedeutet, dass man nicht mehr auf die Schalthysterese eines digitalen Gatters zur Darstellung des gesamten Verzögerungsbereichs angewiesen ist. Vielmehr erlaubt die Erfindung eine im

Prinzip beliebig lange Verzögerungszeit durch Kaskadierung von rückgekoppelten Zähleinrichtungen zu realisieren. Die einzelnen Zähleinrichtungen bestehen zB aus seriell geschalteten, standardisierten Logik-Gattern, wie zum Beispiel Schieberegistern. Dadurch entfallen parasitäre Effekte, wie zum Beispiel Nichtlinearitäten bei Benutzung einer analogen Verzögerungsleitung, die durch die Verwendung der Schalthysterese sonst bedingt sind.

Nach einer weiteren bevorzugten Ausführungsform der Erfindung erfolgt eine „Im- System-Kalibrierung", um so einen kostengünstigen Abgleich automatisch vorzunehmen. Auch dies ist ein wichtiger Vorteil, insbesondere für Anwendungen im Bereich der Automobilelektronik.

Im Weiteren werden bevorzugte Ausführungsbeispiele der Erfindung mit Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Figur 1 eine aus dem Stand der Technik bekannte Verzögerungsleitung mit konstanter Verzögerungszeit,

Figur 2 ein Blockdiagramm einer Ausführungsform einer erfindungsgemäßen digitalen Verzögerungsleitung,

Figur 3 ein Blockdiagramm für die Einstellung der Verzögerungszeit,

Figur 4 ein Diagramm zur Veranschaulichung der Kaskadierung von

Verzögerungsleitungen,

Figur 5 ein zweites Ausführungsbeispiel einer digitalen

Verzögerungsleitung,

Figur 6 ein Blockdiagramm zur Darstellung der Taktung der

Schieberegister,

Figur 7 ein Blockdiagramm eines Schaltkreises für die Kalibrierung der digitalen Verzögerungsleitung, Figur 8 ein Blockdiagramm eines elektronischen Systems mit einer digitalen Verzögerungsleitung.

Die Figur 2 zeigt ein Blockdiagramm einer digitalen Verzögerungsleitung. Die digitalen Verzögerungsleitung beinhaltet eine Verzögerungsleitung 1 , die eine Anzahl von Verzögerungselementen 2 aufweist. Die Anzahl der Verzögerungselemente ist beispielsweise acht oder vorzugsweise eine andere Zweierpotenz.

Vorzugweise handelt es sich bei den Verzögerungselementen 2 um Logik-Gatter, die jeweils eine Gatterlaufzeit von Δt haben. Die Verzögerungselemente 2 sind zu einem Ring verschaltet. Zum einmaligen Durchlaufen des durch die Verzögerungsleitung 1 gebildeten Rings benötigt ein Puls 3 eine Zeit von n*Δt, wenn eine Anzahl von n Verzögerungselementen 2 vorhanden ist. Die Zeit Δt ist gleichzeitig das kleinste einstellbare Verzögerungsinkrement.

Eines der Verzögerungselemente 2 hat einen Ausgang 4. Der Ausgang 4 ist mit dem Takteingang einer Zähleinrichtung 5 verbunden. Die Zähleinrichtung 5 besteht aus in Serie geschalteten Logik-Gattern. In der Ausführungsform der Figur

2 handelt es sich hierbei um sogenannte D-Register 6. Bei der Zähleinrichtung 5 handelt es sich also um eine Schieberegisterkette. Der Ausgang 4 ist jeweils mit den Takteingängen der D-Register 6 verbunden. Der D-Eingang des ersten D- Registers 6 der Zähleinrichtung 5 ist ferner mit einem Speicher 7 verbunden, in dem der logische Wert Eins gespeichert ist. Die Durchlaufzeit durch ein D-

Register 6 ist kleiner wie die Zyklenzeit der Verzögerungsleitung 1.

Der Ausgang des letzten D-Registers 6 der Zähleinrichtung 5 ist auf die Rücksetz- Eingänge sämtlicher D-Register 6 der Zähleinrichtung 5 zurückgeführt. Der Rücksetzimpuls erfolgt synchron mit einer Zyklenzeit der Verzögerungsleitung 1.

Ferner beinhaltet die digitalen Verzögerungsleitung der Figur 2 weitere Zähleinrichtungen 8, 9 Die weiteren Zähleinrichtungen 8, 9 sind prinzipiell gleich aufgebaut wie die Zähleinrichtung 5. Der Ausgang des letzten D-Registers 6 der Zähleinrichtung 5 dient zur Taktung der nachfolgenden Zähleinrichtung 8. Der Dateneingang des ersten D-Registers 6 der Zähleinrichtung 8 ist wiederum mit dem Speicher 7 verbunden, so dass der logische Wert Eins in die Zähleinrichtung 8 bei Empfang eines Taktsignals von dem Ausgang des letzten D- Registers 6 in der Zähleinrichtung 5 eingetaktet wird.

Entsprechend verhält es sich auch für die Zähleinrichtung 9, die als Taktsignal den Ausgang des letzten D-Registers 6 der Zähleinrichtung 8 erhält. Auf diese Art und Weise läßt sich die gesamte Verzögerungsleitung kaskadieren.

Beim Betrieb der digitalen Verzögerungsleitung läuft der Puls 3 fortgesetzt durch die Verzögerungsleitung 1. Der Puls 3 wird dabei von jedem Verzögerungselement 2 der Verzögerungsleitung 1 um das Zeitintervall Δt verzögert. An dem Ausgang 4 steht daher nach Zeitintervallen n*Δt ein Taktsignal an, wenn die Verzögerungsleitung 1 eine Anzahl von n Verzögerungselementen 2 beinhaltet.

Dieses Taktsignal führt dazu, dass zu dem Zeitpunkt n*Δt der logische Wert Eins in das erste D-Register 6 der Zähleinrichtung 5 eingetaktet wird. Wenn die Anzahl der D-Register 6 in der Zähleinrichtung 5 ebenfalls n ist, erreicht also der logische Wert Eins das letzte D-Registers 6 der Zähleinrichtung 5 nach einem Zeitraum von n * n * Δt.

Zu diesem Zeitpunkt wird der logische Wert Eins in das erste D-Register 6 der

Zähleinrichtung 8 eingetaktet, da der Ausgang des letzten D-Registers 6 der Zähleinrichtung 5 als Taktausgang für die Zähleinrichtung 8 dient. Gleichzeitig werden die D-Register 6 der Zähleinrichtung 5 zurückgesetzt.

Der logische Wert Eins durchläuft dann die Zähleinrichtung 8 bis zu dem letzten

D-Register 6 der Zähleinrichtung 8 innerhalb eines Zeitraums von n * n * n * Δt. Entsprechend verhält es sich für die Zähleinrichtung 9, die von dem logischen Wert Eins nach dem Zeitraum n * n * n * n ^* Δt durchlaufen wird. Durch Kaskadierung weiterer Zähleinrichtungen lassen sich auf diese Art und Weise beliebig lange Verzögerungen erreichen, ohne dass dies mit einer Einbuße an Genauigkeit verbunden ist.

Für eine Verzögerungsleitung mit 512 Verzögerungsinkrementen werden also nicht - wie im Stand der Technik - 512 Verzögerungselemente benötigt, sondern beispielsweise nur n = 8 Verzögerungselemente für die erste Verzögerungsleitung und zwei kaskadierte Zahleinrichtungen. Statt 512 Verzögerungselementen werden also lediglich insgesamt 24 Elemente benötigt.

Ein weiterer Vorteil ist, dass sich auch der schaltungstechnische Aufwand für die Signalabgriffe von den Verzögerungselementen und Zählelementen entsprechend reduziert. Vorzugsweise ist jeder Ausgang eines Elements mit einem Multiplexer- Anschluss verknüpft, so dass eine einstellbare Verzögerungszeit von der digitalen

Verzögerungsleitung abfragbar ist. Eine entsprechende Schaltung zeigt die Figur 3:

Die Schaltung der Figur 3 beinhaltet einen Multiplexer für jede der Verzögerungsleitungen der Schaltung der Figur 2. Der Multiplexer 10 ist mit seinen Eingängen 11 mit jeweils einen Ausgang eines der Verzögerungselement 2 der Verzögerungsleitung 1 verbunden. Entsprechend verhält es sich für den Multiplexer 12, der mit seinen Eingängen 13 mit den Ausgängen der D-Register 6 der Zähleinrichtung 5 verbunden ist.

Ebenso verhält es sich mit den Multiplexer 14, dessen Eingänge 15 mit den D- Registem 6 der Zähleinrichtung 8 verbunden sind, sowie mit weiteren in der Figur 3 der Übersichtlichkeit halber nicht dargestellten Multiplexern, die jeweils einer weiteren Zähleinrichtung 9, ... zugeordnet sind. Jedes Verzögerungselement jeder der kaskadierten Verzögerungsleitung und Zähleinrichtungen ist also mit einem

Eingang des der betreffenden Leitung zugeordneten Multiplexers verbunden. Die Multiplexer 10, 12, 14, ... werden durch eine Steuerung 16 gesteuert. Über die Steuerung 16 kann die gewünschte Verzögerungszeit eingestellt werden.

Die Ausgänge 17, 18, 19, .... der Multiplexer 10, 12, 14, ... sind mit den Eingängen eines UND-Gatters 17 verknüpft. Das UND-Gatter 17 hat einen Ausgang 18, der den Wert logisch Eins annimmt, sobald die über die Steuerung 16 eingestellte Verzögerungszeit erreicht worden ist.

Um beispielsweise eine Verzögerungszeit von 150 ^* Δt einzustellen, wird der Ausgang des sechsten Verzögerungselements 2 der Verzögerungsleitung 1 , der

Ausgang des zweiten D-Registers 6 der Zähleinrichtung 5 und der Ausgang des zweiten D-Registers 6 der Zähleinrichtung 8 ausgewählt, woraus sich die Gesamtverzögerungszeit von 150 * Δt aus 6Δt +16Δt + 128Δt ergibt. Auf diese Art und Weise lassen sich zum Beispiel mit nur 24 Elementen 512 Verzögerungsinkremente stufenlos einstellen.

Der Ausgang 18 des UND-Gatters 17 ist mit einem Mutliplizierer 19 verbunden. Der andere Eingang des Multiplizierers 19 ist mit einer Signalquelle 20 verbunden. Der Ausgang des Mulitplizierers 19 ist mit der Auswerteeinheit 21 verbunden. Um festzustellen, ob die Signalquelle 20 nach einer bestimmten Verzögerungszeit ein

Signal abgibt, wird wie folgt vorgegangen:

Die Ausgänge der Verzögerungselemente 2 bzw. 6 der digitalen Verzögerungsleitungen werden über die Steuerung 16 entsprechend der interessierenden Verzögerungszeit ausgewählt. Wenn nach Ablauf der

Verzögerungszeit die Signalquelle 20 das Signal abgibt, wird das Ergebnis der Multiplizierung durch den Multiplizierer 19 logisch Eins sein; ist das Gegenteil der Fall, das heißt, gibt die Signalquelle entweder kein Signal ab oder zu einem früheren oder späteren Zeitpunkt, so bleibt der Ausgang des Multiplizierers 19 logisch Null. Diese Information wird von der Auswerteeinheit 21 ausgewertet, beispielsweise für die Zwecke der Abstands- und / oder Differenzgeschwindigkeitsmessung. Dies wird weiter unten noch näher erläutert.

Die Figur 4 veranschaulicht nochmals die Arbeitsweise einer erfindungsgemäßen digitalen Verzögerungsleitung. In dem betrachteten Beispielsfall besteht die digitalen Verzögerungsleitung aus drei kaskadierten Verzögerungsleitungen / Zählleitungen mit jeweils acht Verzögerungselementen. Die erste Verzögerungsleitung hat Verzögerungselemente 22, die jeweils eine Gatter- Laufzeit von Δt aufweisen. Ein einmaliger Umlauf eines Pulses 23 durch die von den Verzögerungselementen 22 gebildeten rückgekoppelte Ring- Verzögerungsleitung benötigt daher eine Zeitdauer von 8 * Δt.

Die dieser Verzögerungsleitung nachgeordnete Zählleitung wird also in zeitlichen Abständen von 8 * Δt getaktet. Der Umlauf eines Pulses durch diese nachgeordnete Verzögerungsleitung benötigt also eine Zeitdauer von 8 * 8 * Δt. Für einen Umlauf durch die weitere nachgeordnete Zählleitung wird eine Zeitdauer von 8 * 8 * 8 * Δt benötigt.

Die Figur 5 zeigt eine weitere Ausführungsform der Erfindung. Element der Figur

5, die Elementen der Figur 2 entsprechen, sind mit denselben Bezugszeichen gekennzeichnet. Im Unterschied zu der Ausführungsform der Figur 2 befindet sich zwischen dem Ausgang 4 des Verzögerungselements 2 und dem Eingang des D- Registers 6 ein Synchronisierelement 24.

Das Synchronisierelement 24 dient dazu Ungenauigkeiten, die bei der Einkopplung von logisch Eins in die Zähleinrichtung 5 aufgrund der elektrischen Belastung des Verzögerungselements 2 entstehen können, zu vermeiden. Hierzu durchläuft ein Puls die Verzögerungsleitung 1 einmal, so dass nach dem ersten Durchlauf logisch Eins über das Synchronisierelement 24 an dem Eingang des ersten D-Registers 6 der Zähleinrichtung 5 ansteht. Bei einer nachfolgenden Taktung der D-Register 6 der Zähleinrichtung 5 über den Ausgang 4 wird logisch Eins dann in die Zähleinrichtung 5 eingetaktet, ohne dass es zu der elektrischen Belastung des Verzögerungselements 2 an dessen Ausgang 4 kommt. Zur Initialisierung der digitalen Verzögerungsleistung ist es in diesem Ausführungsbeispiel also erforderlich, dass der Puls die Verzögerungsleitung 1 zunächst einmal durchläuft.

Die Figur 6 zeigt ein bevorzugtes Ausführungsbeispiel für die Schnittstelle zwischen dem Verzögerungselement 2, dem Ausgang 4 und dem Synchronisierelement 24 sowie den D-Registern 6 der Zähleinrichtung 5. An dem

Ausgang 4 befindet sich ein Verzögerungsglied 25. Der Ausgang des Verzögerungsglieds 25 liefert das Taktsignal 26. An dem Ausgang 4 steht dagegen das Datensignal 27 an.

In dem hier betrachteten Ausführungsbeispiel sind das Synchronisierelement 24 sowie die D-Register 6 durch identische Gatter realisiert. Jedes der Gatter hat einen Dateneingang D, einen Takteingang Clk sowie einen Rücksetz-Eingang RES. Der Dateneingang D des Synchronisierelements 24 ist mit dem Datensignal 27 verbunden. Der Takteingang Clk des Synchronisierelements 24 ist mit dem Taktsignal 26 verbunden.

Die Dateneingänge D der D-Register 6 der Zähleinrichtung 5 sind jeweils mit dem Ausgang des vorhergehenden D-Registers 6 verbunden. Das erste D-Register 6 in der Zähleinrichtung 5, welches in der Figur 6 gezeigt ist, ist mit dem Ausgang des Synchronisierelements 24 verbunden. Sämtliche Takteingänge der D-Register

6 der Zähleinrichtung 5 sind mit dem Taktsignal 26 verbunden.

Wenn ein Puls das Verzögerungselement 25 durchläuft, so ergibt sich daraus der in der Figur 6 gezeigte Verlauf des Datensignals 27. Aufgrund der Verzögerung durch das Verzögerungsglied 25 ergibt sich der Verlauf des Taktsignals 26. Am

Ausgang des Synchronisierelements 24 steht dann das Ausgangssignal 28, welches gleichzeitig das Eingangssignal für das erste D-Register 6 in der Zähleinrichtung 5 ist. Nach einem weiteren Umlauf des Pulses durch die Verzögerungsleitung 1 wird erneut ein Taktsignal 26 abgegeben, so dass dann der logische Wert Eins, welcher durch das Ausgangssignal 28 repräsentiert wird, unmittelbar in die Zähleinrichtung 5 eingetaktet wird. Dieser Vorgang wiederholt sich nach jedem Rücksetzten der D-Register 6 der Zähleinrichtung 5. Ein Speicher 7 (vgl. Fig. 2) wird hier also nicht benötigt.

Die Figur 7 zeigt eine Kalibrierschaltung für die digitale Verzögerungsleitung. Die Kalibrierschaltung besteht aus einem Mikrokontroller 29, der der Steuerung 16 der Figur 3 entspricht. Der Mikrokontroller 29 ist mit der digitalen Verzögerungsleitung

30 verknüpft, indem der Mikrokontroller 29 die Multiplexer der digitalen Verzögerungsleitung 30 ansteuert (vgl. Multiplexer 10, 12, 13, ... der Figur 3).

Ferner beinhaltet die Kalibrierschaltung eine Kalibriereinrichtung 31 mit einem Laufzeitglied, welches als Vergleichsnormal dient. Für die Kalibrierung wird eine

Verzögerungszeit von tvs _o ii vorgegeben. Der Mikrokontroller 29 steuert die Multiplexer der digitalen Verzögerungsleitung 30 entsprechend an. Nach der Zeit tvis _t gibt die digitale Verzögerungsleitung dann ein Signal ab. Gleichzeitig wird auch die Kalibriereinrichtung 31 gestartet, welche nach der Zeit tvc _a i ein Signal abgibt. Aus der Differenz von t ι _s t und tvsoii sowie der Zeit tvc _a i wird dann in dem

Mikrokontroller 29 die Kalibrierung vorgenommen.

Die Figur 8 zeigt ein Blockdiagramm eines elektronischen Systems, in dem die digitale Verzögerungsleitung Verwendung findet. Das elektronische System beinhaltet einen Sender 32 zu Aussendung eines Hochfrequenzradar-Pulses sowie einen Empfänger 33 zum Empfang des reflektierten Pulses. Das Hochfrequenzsignal wird von einem Hochfrequenzgenerator 34 geliefert, der zum Beispiel ein Hochfrequenzsignal einer Frequenz von 24 GHz abgibt. Dieses Signal wird auf den Sender 32 aufgeschaltet, wenn der Halbleiterschalter 35 geschlossen wird. Das Schließen des Schalters 35 wird durch Abgabe eines Signals von dem

Mikrokontroller 36 bewirkt, welches über den Impulsformer 37 an den Steuereingang des Schalter 35 gelangt. Das von dem Mikrokontroller 36 abgegebene Signal wird ebenso in eine erfindungsgemäße digitale Verzögerungsleitung 38 eingegeben. Die Verzögerung der Verzögerungsleitung 38 ist über den Steuerausgang 39 des Mikrokontrollers 36 einstellbar. Wenn von dem Mikrokontroller 36 eine Anzahl x von Verzögerungsinkrementen eingestellt worden ist, so gibt die Verzögerungsleitung 38 nach der Zeitdauer x * Δt ein Signal ab, welches über den weiteren Impulsformer 37 zu dem Steuereingang des weiteren Schalters 40 gelangt und diesen mit der zeitlichen Verzögerung von x * Δt nach dem Schließen des Schalters 35 schließt.

Dadurch wird der Multiplizierer 41 sowohl mit dem Hochfrequenzgenerator 34 als auch mit dem Empfänger 33 verbunden. Der Ausgang des Multiplizierers 41 ist über den Verstärker 42 mit einem Eingang des Mikrokontrollers 36 verbunden. Wenn der Mikrokontroller 36 von dem Multiplizierer 41 ein Signal empfängt, so bedeutet dies, dass nach der Laufzeit von x ^* Δt der reflektierte Impuls von dem

Empfänger 33 empfangen worden ist. Dies bedeutet, dass sich in einer entsprechenden Entfernung ein Objekt befindet. Diese Information wird von dem Mikrokontroller 36 über die Leitung 43 an die Auswerteeinheit 44 übertragen.

Vorzugsweise steuert der Mikrokontroller 36 die Verzögerungsleitung 38 so an, dass für aufeinanderfolgende Hochfrequenzpulse die Verzögerung kontinuierlich variiert wird, um eine bestimmten vorgegebenen Abstandsbereich zu erfassen. Die Auswerteinheit 44 kann zur Realisierung unterschiedlicher Applikationen dienen, wie zum Beispiel zur Ermittlung einer Relativgeschwindigkeit, zum Einleiten eines automatischen Abbremsvorgangs, wenn sich eine Kollision abzeichnet, für das sogenannte adaptive Cruise Control oder zur Überwachung des toten Winkels.

Bezuqszeichenliste

Verzögerungsleitung 1

Verzögerungselement 2

Puls 3

Ausgang 4

Zähleinrichtung 5

D-Register 6

Speicher 7

Zähleinrichtung 8

Zähleinrichtung 9

Multiplexer 10

Eingang 11

Multiplexer 12

Eingang 13

Multiplexer 14

Eingang 15

Steuerung 16

UND-Gatter 17

Ausgang 18

Multiplexer 19

Signalquelle 20

Auswerteeinheit 21

Verzögerungselement 22

Puls 23 Synchronisierelement 24

Verzögerungsglied 25

Taktsignal 26

Datensignal 27

Ausgangssignal 28

Mikrokontroller 29

Digitale Verzögerungsleitung 30

Kalibrierungseinrichtung 31

Sender 32

Empfänger 33

Hochfrequenzgenerator 34

Schalter 35

Mikrokontroller 36

Impulsformer 37

Verzögerungsleitung 38

Steuerausgang 39

Schalter 40

Multiplizierer 41

Verstärker 42

Leitung 43

Auswerteeinheit 44