数据输入装置及输入数据的处理方法 |
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申请号 | CN202211244378.7 | 申请日 | 2022-10-12 | 公开(公告)号 | CN117914458A | 公开(公告)日 | 2024-04-19 |
申请人 | 乾瞻科技股份有限公司; | 发明人 | 薛维仁; 陈建颖; | ||||
摘要 | 一种数据输入装置包含第一延迟线、第二延迟线、检测 电路 与处理电路。第一延迟线用以根据第一可调延迟量延迟输入数据成第一延迟数据。第二延迟线用以根据第二可调延迟量延迟输入数据成第二延迟数据。检测电路用以检测输出给系统电路的第一输出数据是否偏移出第一检测范围,并于检测到第一输出数据偏移出第一检测范围时产生第一偏移 信号 。处理电路用以常态地以第一延迟数据作为第一输出数据。于收到表示第一延迟数据偏移出第一检测范围的第一偏移信号时,处理电路在调整第二可调延迟量后改以第二延迟数据作为第一输出数据。 | ||||||
权利要求 | 1.一种数据输入装置,其特征在于,包含: |
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说明书全文 | 数据输入装置及输入数据的处理方法技术领域[0001] 本发明是关于数据传输技术,特别是一种可达到高速传输的数据输入装置及输入数据的处理方法。 背景技术发明内容[0003] 本发明提供一种数据输入装置。在一实施例中,数据输入装置包含第一延迟线、第二延迟线、检测电路以及处理电路。第一延迟线用以根据第一可调延迟量延迟输入数据成第一延迟数据。第二延迟线用以根据第二可调延迟量延迟输入数据成第二延迟数据。检测电路用以检测输出给系统电路的第一输出数据是否偏移出第一检测范围,并于检测到第一输出数据偏移出第一检测范围时产生第一偏移信号。处理电路用以常态地以第一延迟数据作为第一输出数据。此外,处理电路于接收到表示第一延迟数据偏移出第一检测范围的第一偏移信号时,在调整第二可调延迟量后改以第二延迟数据作为第一输出数据。 [0004] 在一些实施例中,于改以第二延迟数据作为第一输出数据后,处理电路更于接收到表示第二延迟数据偏移出第一检测范围的另一第一检测信号时,在调整第一可调延迟量后返以第一延迟数据作为第一输出数据。 [0005] 在一些实施例中,检测电路包含第一延迟单元、第二延迟单元、第一取样单元、第二取样单元、第三取样单元与判断单元。第一延迟单元用以根据第一预设延迟量延迟第一输出数据成第一待检测数据。第二延迟单元用以根据第二预设延迟量延迟取样时脉成延迟时脉。第一取样单元用以根据取样时脉取样第一待检测数据以得到第一数据。第二取样单元用以根据取样时脉取样第一输出数据以得到第二数据。第三取样单元用以根据延迟时脉取样第一输出数据以得到第三数据。判断单元用以判断第一数据、第二数据与第三数据是否皆相同。于判定任一第一数据、第二数据与第三数据不同时,判断单元产生第一偏移信号。 [0006] 在一些实施例中,处理电路包含正缘选择单元、负缘选择单元、合并输出单元与处理单元。正缘选择单元用以选择以第一延迟数据或第二延迟数据作为第一输出数据。负缘选择单元用以选择以第一延迟数据或第二延迟数据作为第二输出数据。合并输出单元用以合并第一输出数据与第二输出数据成合并数据,并输出合并数据给系统电路。处理单元用以常态地控制正缘选择单元以第一延迟数据作为第一输出数据并常态地控制负缘选择单元以第一延迟数据作为第二输出数据。 [0007] 在一些实施例中,检测电路包含正缘检测模块与负缘检测模块。正缘检测模块用以检测第一输出数据是否偏移出第一检测范围,并于检测到第一输出数据偏移出该第一检测范围时产生第一偏移信号。负缘检测模块用以检测第二输出数据是否偏移出第二检测范围,并于检测到第二输出数据偏移出该第二检测范围时产生第二偏移信号。处理单元于接收到表示第一延迟数据偏移出第一检测范围的第一偏移信号或表示第一延迟数据偏移出第二检测范围的第二偏移信号时,在调整第二可调延迟量后控制正缘选择单元与负缘选择单元分别改以第二延迟数据作为第一输出数据与第二输出数据。此外,处理单元于接收到表示第二延迟数据偏移出第一检测范围的第一偏移信号或表示第二延迟数据偏移出第二检测范围的第二偏移信号时,在调整第一可调延迟量后控制正缘选择单元与负缘选择单元分别改以第一延迟数据作为第一输出数据与第二输出数据。 [0008] 本发明更提供一种输入数据的处理方法。在一实施例中,处理方法包含:根据第一可调延迟量延迟输入数据成第一延迟数据;根据第二可调延迟量延迟输入数据成第二延迟数据;常态地以第一延迟数据作为输出给系统电路的第一输出数据;检测第一输出数据是否偏移出第一检测范围;以及于检测到作为第一输出数据的第一延迟数据偏移出第一检测范围时,在调整第二可调延迟量后改以第二延迟数据作为第一输出数据。 [0009] 在一些实施例中,于改以第二延迟数据作为第一输出数据的步骤后更包含:于检测到作为第一输出数据的第二延迟数据偏移出第一检测范围时,在调整第一可调延迟量后返回以第一延迟数据作为输出给系统电路的第一输出数据的步骤。 [0010] 在一些实施例中,其中检测第一输出数据是否偏移出第一检测范围的步骤包含:根据第一预设延迟量延迟第一输出数据成第一待检测数据;根据第二预设延迟量延迟取样时脉成延迟时脉;根据取样时脉取样第一待检测数据以得到第一数据;根据取样时脉取样第一输出数据以得到第二数据;根据延迟时脉取样第一输出数据以得到第三数据;判断第一数据、第二数据与第三数据是否皆相同;及于判定任一第一数据、第二数据与第三数据不同时,判定检测到第一输出数据偏移出第一检测范围。 [0011] 在一些实施例中,输入数据的处理方法更包含:常态地以第一延迟数据作为输出给系统电路的第二输出数据;检测第二输出数据是否偏移出第二检测范围,其中,于检测到作为第一输出数据的第一延迟数据偏移出第一检测范围时,在调整第二可调延迟量后改以第二延迟数据作为第一输出数据的步骤系:于检测到作为第一输出数据的第一延迟数据偏移出第一检测范围或检测到作为第二输出数据的第一延迟数据偏移出第二检测范围时,在调整第二可调延迟量后改以第二延迟数据作为第一输出数据与第二输出数据;以及于检测到作为第一输出数据的第二延迟数据偏移出第一检测范围或检测到作为第二输出数据的第二延迟数据偏移出第二检测范围时,在调整第一可调延迟量后执行以第一延迟数据作为输出给系统电路的第一输出数据的步骤以及以第一延迟数据作为输出给系统电路的第二输出数据的步骤。 [0012] 在一些实施例中,输入数据的处理方法更包含:合并第一输出数据与第二输出数据成合并数据;及输出合并数据给系统电路。 [0013] 综上所述,本发明实施例的数据处理装置及输入数据的处理方法,其利用第一延迟线与第二延迟线分别延迟输入数据成第一延迟数据与第二延迟数据,且常态地以第一延迟数据作为第一输出数据并检测第一输出数据是否偏移出第一检测范围。在检测到偏移出第一检测范围时,便可藉由调整另一条延迟线,如第二延迟线的第二可调延迟量来校正偏移,并于调整完第二可调延迟量后改以第二延迟线所延迟出的第二延迟数据来作为新的第一输出数据。如此,在进行校正之时可无需中断数据传输,从而达到输入数据的高速传输。另外,相较于以延迟取样时脉来进行校正的电路,本案可更确保取样时脉在输入数据的每一笔数据中都可打到中央位置。 附图说明[0015] 图1为数据输入装置的一实施例的方块示意图。 [0016] 图2为取样时脉与输入数据的一实施例的示意图。 [0017] 图3为调整完图2中左边指标与右边指标后的一实施例的示意图。 [0018] 图4为调整图3中输入数据的延迟的一实施例的示意图。 [0019] 图5为输入数据的处理方法的一实施例的流程示意图。 [0020] 图6为正缘检测模块的一实施例的方块示意图。 [0021] 图7为步骤S40的一实施例的概要示意图。 [0022] 图8为数据输入装置的一实施例的方块示意图。 [0023] 图9为输入数据的处理方法的一实施例的流程示意图。 [0024] 图10为负缘检测模块的一实施例的方块示意图。 [0025] 图11为步骤S40’的一实施例的概要示意图。 [0026] 图12为数据输入装置的一实施例的方块示意图。 [0027] 其中,附图标记: [0028] 100:数据输入装置 [0029] 110:第一延迟线 [0030] 120:第二延迟线 [0031] 130:检测电路 [0032] 130A:正缘检测模块 [0033] 130B:负缘检测模块 [0034] 131:第一延迟单元 [0035] 132:第二延迟单元 [0036] 133:第一取样单元 [0037] 134:第二取样单元 [0038] 135:第三取样单元 [0039] 136:判断单元 [0040] 1361:异门 [0041] 1362:异门 [0042] 137:第三延迟单元 [0043] 138:第四延迟单元 [0044] 139:第四取样单元 [0045] 1310:第五取样单元 [0046] 1311:第六取样单元 [0047] 1312:判断单元 [0048] 1313:反相器 [0049] 13121:异门 [0050] 13122:异门 [0051] 140:处理电路 [0052] 141:选择模块 [0053] 1411:正缘选择单元 [0054] 1412:负缘选择单元 [0055] 142:处理单元 [0056] 143:合并输出单元 [0057] 150:输入端口 [0058] A1:第一设定信号 [0059] A2:第二设定信号 [0060] CK:取样时脉 [0061] CK’:反相时脉 [0062] CK1:延迟时脉 [0063] CK2:延迟时脉 [0064] D1:输入数据 [0065] D11:当前数据 [0066] D21:第一延迟数据 [0067] D22:第二延迟数据 [0068] D31:第一输出数据 [0069] D32:第二输出数据 [0070] D4:第一待检测数据 [0071] D5:第二待检测数据 [0072] D6:合并数据 [0073] G1:左边指标 [0074] G2:右边指标 [0075] Q1:第一数据 [0076] Q2:第二数据 [0077] Q3:第三数据 [0078] Q4:第四数据 [0079] Q5:第五数据 [0080] Q6:第六数据 [0081] S1:第一偏移信号 [0082] S11:第一子信号 [0083] S12:第二子信号 [0084] S2:控制信号 [0085] S3:第二偏移信号 [0086] S31:第一子信号 [0087] S32:第二子信号 [0088] S4:控制信号 [0089] S10‑S60:步骤 [0090] S41‑S47:步骤 [0091] S30’‑50’:步骤 [0092] S41’‑S47’:步骤 具体实施方式[0093] 下面结合附图对本发明的结构原理和工作原理作具体的描述: [0094] 图1为数据输入装置的一实施例的方块示意图。请参阅图1,数据输入装置100用以接收输入数据D1。在一些实施例中,输入数据D1包含多笔数据。数据输入装置100可对输入数据D1的每一笔数据执行任一实施例的输入数据D1的处理方法,以致取样时脉CK的一正缘及/或一负缘可打到(位在)各笔数据的中央位置。此外,即便出现了因温度、电压等变异的影响所产生的偏移,执行任一实施例的处理方法的数据输入装置100都可将偏移校正回来并且不需中断数据传输,从而实现输入数据D1的高速传输,例如但不限于16G bps。 [0095] 在一些实施态样中,数据输入装置100可应用于传输接口。举例而言,存储器,例如动态随机存取存储器(DRAM)的传输接口、裸晶对裸晶(die‑to‑die)的传输接口等,但本案并非以此为限,数据输入装置100可应用于任何传输接口。此外,数据输入装置100可透过集成电路制程以芯片方式来呈现。 [0096] 在一实施例中,数据输入装置100包含二延迟线(以下分别称之为第一延迟线110与第二延迟线120)、检测电路130以及处理电路140。处理电路140耦接于第一延迟线110、第二延迟线120、检测电路130与一系统电路(图未示)。在一些实施例中,数据输入装置100可更包含输入端口150,且输入端口150耦接于第一延迟线110与第二延迟线120。 [0097] 第一延迟线110用以根据第一设定信号A1的第一可调延迟量将经由输入端口150输入的输入数据D1延迟成第一延迟数据D21。第二延迟线120用以根据第二设定信号A2的第二可调延迟量将经由输入端口150输入的输入数据D1延迟成第二延迟数据D22。 [0098] 在一些实施例中,第一延迟线110的架构可大致上相同于第二延迟线120的架构。在一些实施态样中,第一延迟线110与第二延迟线120可为任何形式的延迟线,例如数位控制延迟线、压控延迟线等。由于延迟线的详细电路架构、运作等已为周知,故不再赘述。此外,输入端口150可为一种平行总线(parallel bus),但本案不以此为限。 [0099] 处理电路140用以调控第一延迟线110的第一可调延迟量以及第二延迟线120的第二可调延迟量,并且用以选择以第一延迟数据D21或第二延迟数据D22作为输出给系统电路的第一输出数据D31。 [0100] 检测电路130用以检测作为第一输出数据D31的第一延迟数据D21或第二延迟数据D22是否偏移出一第一检测范围,并于检测到第一输出数据D31偏移出第一检测范围时产生第一偏移信号S1给处理电路140,以致处理电路140可根据第一偏移信号S1调整非用以输出作为当前的第一输出数据D31的延迟线的可调延迟量,并于调整完后改用调整过后的延迟线所输出的延迟数据来作为第一输出数据D31。 [0101] 在一些实施例中,在数据输入装置100的训练(设定)阶段中,为了使得一取样时脉CK的一正缘或负缘可打到(位在)输入数据D1的当前数据D11的中央位置,如图4所示的以取样时脉CK的正缘为例,数据输入装置100可透过处理电路140检测输入数据D1和取样时脉CK之间的关系来相应地设定初始的第一可调延迟量与第二可调延迟量。其中,在训练阶段中所输入的输入数据D1的数据态样是已为处理电路140所知的。举例而言,假设已知输入数据D1的数据态样为“010”且当前数据D11为“1”,且输入数据D1与取样时脉CK之间的关系可如图2所示。首先,处理电路140可先分别调整左边指标G1与右边指标G2直至当前数据D11的边界。其中,处理电路140可根据在左边指标G1处所取样到的数据是否为“0”来判断是否已调整至当前数据D11的左边边界,并根据在右边指标G2处所取样到的数据是否为“0”来判断是否已调整至当前数据D11的右边边界。于左边指标G1与右边指标G2分别调整至当前数据D11的边界后,如图3所示,处理电路140便可根据左边指标G1与右边指标G2之间的距离得到当前数据D11的数据宽度,并且根据数据宽度找到当前数据D11的中央位置。之后,处理电路140便可根据所找到的中央位置来产生第一设定信号A1与第二设定信号A2以设定第一延迟线110与第二延迟线120的初始的第一可调延迟量与第二可调延迟量,进而完成数据输入装置100的训练。于此,处理电路140会增加输入数据D1的延迟量,如图4所示。 [0102] 在一些实施态样中,取样时脉CK可为由时脉源(例如但不限于震荡器)产生的一种全局时脉(global clock)。此外,取样时脉CK可经过时钟树(clock tree)延迟,但本案不以此为限。 [0103] 图5为输入数据的处理方法的一实施例的流程示意图。请参阅图1与图5,在输入数据D1的处理方法的一实施例中,数据输入装置100可利用第一延迟线110接收经由输入端口150进入的输入数据D1,且第一延迟线110可根据处理电路140当前设定的第一可调延迟量(例如,在训练阶段中所得到的第一可调延迟量)来延迟输入数据D1成第一延迟数据D21(步骤S10)。此外,数据输入装置100可利用第二延迟线120接收经由输入端口150进入的输入数据D1,且第二延迟线120可根据处理电路140当前设定的第二可调延迟量(例如,在训练阶段中所得到的第二可调延迟量)来延迟输入数据D1成第二延迟数据D22(步骤S20)。在一些实施态样中,步骤S10与步骤S20可对调或同步执行。 [0104] 数据输入装置100可利用处理电路140常态地选择以第一延迟数据D21来作为输出给系统电路的第一输出数据D31(步骤S30)。 [0105] 在一些实施例中,处理电路140包含选择模块141以及处理单元142。选择模块141耦接于第一延迟线110、第二延迟线120与系统电路之间,且处理单元142耦接于选择模块141、第一延迟线110与第二延迟线120。处理单元142用以产生第一设定信号A1与第二设定信号A2以设定第一延迟线110的第一可调延迟量与第二延迟线120的第二可调延迟量,且用以产生控制信号S2给选择模块141,以致选择模块141根据控制信号S2选择以第一延迟数据D21或第二延迟数据D22作为第一输出数据D31。 [0106] 在一些实施例中,处理单元142可常态地产生具有第一值的控制信号S2给选择模块141,以致选择模块141常态地选择以第一延迟数据D21来作为第一输出数据D31。 [0107] 为了校正因电压或温度等变异对取样时脉CK的相位所造成的偏移,数据输入装置100可利用检测电路130对当前作为第一输出数据D31的第一延迟数据D21进行检测,以确认第一输出数据D31是否偏移出第一检测范围(步骤S40),并且于检测到第一输出数据D31偏移出第一检测范围时产生第一偏移信号S1给处理电路140。 [0108] 在一些实施例中,检测电路130可藉由取样时脉CK的一正缘或一负缘来检测第一输出数据D31是否偏移出第一检测范围。以下,以取样时脉CK的正缘为例来进行说明。于此,输入数据D1(或第一输出数据D31)的每一笔数据具有一数据宽度,且检测电路130的第一检测范围可设定成以取样时脉CK中对应的一正缘为中心且范围宽度为左右相距一预设比例的数据宽度。举例而言,检测电路130藉由一左指标与一右指标以取样时脉CK的一正缘为中心来设定出第一检测范围。其中,左指标与右指标之间相距预设比例的数据宽度。在一些实施态样中,所述的预设比例可介在1/2到3/4的范围间,但本案不以此为限。 [0109] 在一些实施例中,检测电路130包含一正缘检测模块130A。图6为正缘检测模块的一实施例的方块示意图。请参阅图6,正缘检测模块130A可包含二延迟单元(以下分别称之为第一延迟单元131与第二延迟单元132)、三取样单元(以下分别称之为第一取样单元133、第二取样单元134与第三取样单元135)以及判断单元136。其中,第一取样单元133耦接于第一延迟单元131,第三取样单元135耦接于第二延迟单元132,且判断单元136耦接于第一取样单元133、第二取样单元134与第三取样单元135。 [0110] 图7为步骤S40的一实施例的概要示意图。请参阅图1以及图5至图7。在步骤S40的一实施例中,正缘检测模块130A可利用第一延迟单元131根据一第一预设延迟量来延迟当前作为第一输出数据D31的第一延迟数据D21成一第一待检测数据D4(步骤S41),并利用第二延迟单元132根据第二预设延迟量来延迟取样时脉CK成延迟时脉CK1(步骤S42)。接续,正缘检测模块130A会利用第一取样单元133根据取样时脉CK取样第一待检测数据D4以得到第一数据Q1(步骤S43),利用第二取样单元134根据取样时脉CK取样当前作为第一输出数据D31的第一延迟数据D21以得到第二数据Q2(步骤S44),并利用第三取样单元135根据延迟时脉CK1取样当前作为第一输出数据D31的第一延迟数据D21以得到第三数据Q3(步骤S45)。之后,正缘检测模块130A可利用判断单元136根据第一数据Q1、第二数据Q2与第三数据Q3是否皆相同来判断第一输出数据D31是否偏移出第一检测范围(步骤S46)。其中,于第一数据Q1、第二数据Q2与第三数据Q3皆相同时,判断单元136会判定第一输出数据D31未偏移出第一检测范围,且正缘检测模块130A可返回执行步骤S41,以重启检测。反之,于判定任一第一数据Q1、第二数据Q2与第三数据Q3不同时,判断单元136会判定第一输出数据D31偏移出第一检测范围(步骤S47),并产生第一偏移信号S1输出给处理电路140的处理单元142。 [0111] 在一些实施态样中,第一延迟单元131与第二延迟单元132可以任何形式的延迟电路来实现。第一取样单元133、第二取样单元134与第三取样单元135可分别以正反器,例如但不限于D型正反器来实现。此外,判断单元136可透过两个异门(XOR gate)1361、1362来实现。例如,如图6所示,异门1361耦接于第一取样单元133与第二取样单元134,以根据第一数据Q1与第二数据Q2产生第一偏移信号S1的第一子信号S11。并且,异门1362耦接于第二取样单元134与第三取样单元135,以根据第二数据Q2与第三数据Q3产生第一偏移信号S1的第二子信号S12。并且,处理单元142可根据第一偏移信号S1的第一子信号S11与第二子信号S12得知第一输出数据D31是否偏移出第一检测范围以及其偏移出第一检测范围时的偏移情形(即,超前或落后)。其中,第一偏移信号S1的第一子信号S11为“1”时表示第一输出数据D31落后了,第一偏移信号S1的第二子信号S12为“1”时表示第一输出数据D31超前了,而第一偏移信号S1的第一子信号S11与第二子信号S12皆为“0”时,表示第一输出数据D31未偏移出第一检测范围。需注意的是,本案所述的是否输出(产生)第一偏移信号S1可视第一偏移信号S1的第一子信号S11与第二子信号S12的数值而定。其中,第一子信号S11或第二子信号S12的数值为“1”时表示输出了第一偏移信号S1,而第一子信号S11与第二子信号S12的数值皆为“0”时则表示未输出第一偏移信号S1。 [0112] 在一些实施例中,处理电路140的处理单元142在收到表示当前作为第一输出数据D31的第一延迟数据D21偏移出第一检测范围的第一偏移信号S1后,处理单元142可先根据第一偏移信号S1重新产生第二设定信号A2以调整第二延迟线120的第二可调延迟量,并于第二可调延迟量调整完后再改以第二延迟线120所产生的第二延迟数据D22来作为新的第一输出数据D31(步骤S50)。 [0113] 在步骤S50的一实施例中,处理单元142可根据第一偏移信号S1中数值为“1”的是第一子信号S11或第二子信号S12来相应调整第二可调延迟量。在一些实施例中,检测电路130的正缘检测模块130A可耦接于选择模块141的输出以得到作为第一输出数据D31的第一延迟数据D21或第二延迟数据D22。但本案并非以此限,在另一些实施例中,数据输入装置 100可包含两组分别耦接于第一延迟线110与第二延迟线120的输出的正缘检测模块130A,以分别检测第一延迟数据D21与第二延迟数据D22。 [0114] 在步骤S50的一实施例中,处理单元142于调整完第二可调延迟量后,可先等待一段稳定时间,之后才改产生具有第二值的控制信号S2给选择模块141,以致选择模块141改以第二延迟数据D22来作为第一输出数据D31。其中,所述的稳定时间是指数据的稳定时间,以避免后续取样会出现取样错误。 [0115] 在步骤S50的一些实施例中,经由处理单元142调整后的第二可调延迟量可致使取样时脉CK的正缘可打到(位在)由第二延迟线120根据调整后的第二可调延迟量所产生的第二延迟数据D22的中央位置。 [0116] 在一些实施例中,于改以第二延迟数据D22作为第一输出数据D31后(即,执行步骤S50后),数据输入装置100可利用检测电路130的正缘检测模块130A对当前作为第一输出数据D31的第二延迟数据D22进行检测,以确认第一输出数据D31是否偏移出第一检测范围(步骤S40),并且于检测到第一输出数据D31偏移出第一检测范围时产生第一偏移信号S1给处理电路140的处理单元142。于此,检测电路130的正缘检测模块130A可利用第一延迟单元131根据第一预设延迟量来延迟当前作为第一输出数据D31的第二延迟数据D22成第一待检测数据D4(步骤S41),并利用第二延迟单元132根据第二预设延迟量来延迟取样时脉CK成延迟时脉CK1(步骤S42)。接续,检测电路130的正缘检测模块130A再利用第一取样单元133根据取样时脉CK取样第一待检测数据D4以得到第一数据Q1(步骤S43),利用第二取样单元134根据取样时脉CK取样当前作为第一输出数据D31的第二延迟数据D22以得到第二数据Q2(步骤S44),并利用第三取样单元135根据延迟时脉CK1取样当前作为第一输出数据D31的第二延迟数据D22以得到第三数据Q3(步骤S45)。之后,检测电路130的正缘检测模块130A可利用判断单元136根据第一数据Q1、第二数据Q2与第三数据Q3是否皆相同来判断第一输出数据D31是否偏移出第一检测范围(步骤S46)。其中,于第一数据Q1、第二数据Q2与第三数据Q3皆相同时,判断单元136会判定第一输出数据D31未偏移出第一检测范围,且检测电路130的正缘检测模块130A可返回执行步骤S41,以重启检测。反之,于判定任一第一数据Q1、第二数据Q2与第三数据Q3不同时,判断单元136会判定第一输出数据D31偏移出第一检测范围(步骤S47),并产生第一偏移信号S1输出给处理电路140的处理单元142。 [0117] 在一些实施例中,处理电路140的处理单元142在收到表示当前作为第一输出数据D31的第二延迟数据D22偏移出第一检测范围的第一偏移信号S1后,处理单元142可先根据第一偏移信号S1重新产生第一设定信号A1以调整第一延迟线110的第一可调延迟量(步骤S60)。于第一可调延迟量调整完后,处理单元142再返回执行步骤S30,以改用第一延迟线110所产生的第一延迟数据D21来作为新的第一输出数据D31,并且接续执行后续步骤。 [0118] 在步骤S60的一些实施例中,处理单元142可根据第一偏移信号S1中数值为“1”的是第一子信号S11或第二子信号S12来相应调整第一可调延迟量。此外,处理单元142于调整完第一可调延迟量后,可先等待一段稳定时间,之后才改产生具有第一值的控制信号S2给选择模块141,以致选择模块141改以第一延迟数据D21来作为第一输出数据D31。再者,经由处理单元142调整后的第一可调延迟量可致使取样时脉CK的正缘可打到(位在)由第一延迟线110根据调整后的第一可调延迟量所产生的第一延迟数据D21的中央位置。 [0119] 图8为数据输入装置的一实施例的方块示意图。请参阅图8,在一些实施例中,处理电路140的选择模块141可包含正缘选择单元1411与负缘选择单元1412。正缘选择单元1411耦接于第一延迟线110、第二延迟线120与系统电路之间,且负缘选择单元1412耦接于第一延迟线110、第二延迟线120与系统电路之间。处理单元142除产生控制信号S2之外,可更产生控制信号S4。其中,处理单元142是输出控制信号S2至正缘选择单元1411,以致正缘选择单元1411根据控制信号S2选择以第一延迟数据D21或第二延迟数据D22作为第一输出数据D31。并且,处理单元142是输出控制信号S4至负缘选择单元1412,以致负缘选择单元1412根据控制信号S4选择以第一延迟数据D21或第二延迟数据D22作为第二输出数据D32。 [0120] 图9为输入数据的处理方法的一实施例的流程示意图。请参阅图8与图9。在一些实施例中,于步骤S10与步骤S20之后,处理单元142可常态地产生具有第一值的控制信号S2给正缘选择单元1411,以致正缘选择单元1411常态地选择以第一延迟数据D21来作为第一输出数据D31(步骤S30)。此外,处理单元142可常态地产生具有第三值的控制信号S4给负缘选择单元1412,以致负缘选择单元1412常态地选择以第一延迟数据D21来作为第二输出数据D32(步骤S30’)。在一些实施态样中,所述的第三值可大致相同于第一值。 [0121] 为了校正因电压或温度等变异所造成的偏移,数据输入装置100可利用检测电路130检测了当前作为第一输出数据D31的第一延迟数据D21是否偏移出第一检测范围(步骤S40),并利用检测电路130检测了当前作为第二输出数据D32的第一延迟数据D21是否偏移出第二检测范围(步骤S40’),并且检测电路130于检测到第二输出数据D32偏移出第二检测范围时产生第二偏移信号S3给处理电路140。 [0122] 在一些实施例中,检测电路130的第一检测范围可设定成以取样时脉CK中对应的一正缘为中心且范围宽度为左右相距一第一预设比例的数据宽度,而检测电路130的第二检测范围则可设定成以取样时脉CK中对应的一负缘为中心且范围宽度为左右相距一第二预设比例的数据宽度。在一些实施例中,第一预设比例可相同于第二预设比例。换言之,第一检测范围的大小可大致上等同于第二检测范围的大小。在一些实施态样中,所述的第一预设比例与第二预设比例可介在1/2到3/4的范围间,但本案不以此为限。 [0123] 图10为负缘检测模块的一实施例的方块示意图。请参阅图6与图10。在一些实施例中,检测电路130可包含正缘检测模块130A与负缘检测模块130B。于此,如图6所示,正缘检测模块130A包含前方所述的第一延迟单元131、第二延迟单元132、第一取样单元133、第二取样单元134、第三取样单元135以及判断单元136。如图10所示,负缘检测模块130B包含二延迟单元(以下分别称之为第三延迟单元137与第四延迟单元138)、三取样单元(以下分别称之为第四取样单元139、第五取样单元1310与第六取样单元1311)、判断单元1312以及反相器1313。其中,第四取样单元139耦接于第三延迟单元137,第五取样单元1310耦接于第四延迟单元138,判断单元1312耦接于第四取样单元139、第五取样单元1310与第六取样单元1311,且反相器1313耦接于第四取样单元139、第五取样单元1310与第四延迟单元138。 [0124] 图11为步骤S40’的一实施例的概要示意图。请参阅图8至图11。在步骤S40’的一实施例中,检测电路130可利用第三延迟单元137根据一第三预设延迟量来延迟当前作为第二输出数据D32的第一延迟数据D21成一第二待检测数据D5(步骤S41’),并利用反相器1313反相取样时脉CK成反相时脉CK’后再利用第四延迟单元138根据第四预设延迟量来延迟反相时脉CK’成延迟时脉CK2(步骤S42’)。接续,检测电路130会利用第四取样单元139根据反相时脉CK’取样第二待检测数据D5以得到第四数据Q4(步骤S43’),利用第五取样单元1310根据反相时脉CK’取样当前作为第二输出数据D32的第一延迟数据D21以得到第五数据Q5(步骤S44’),并利用第六取样单元1311根据延迟时脉CK2取样当前作为第二输出数据D32的第一延迟数据D21以得到第六数据Q6(步骤S45’)。之后,检测电路130可利用判断单元1312根据第四数据Q4、第五数据Q5与第六数据Q6是否皆相同来判断第二输出数据D32是否偏移出第二检测范围(步骤S46’)。其中,于第四数据Q4、第五数据Q5与第六数据Q6皆相同时,判断单元1312会判定第二输出数据D32未偏移出第二检测范围,且检测电路130可返回执行步骤S41’,以重启检测。反之,于判定任一第四数据Q4、第五数据Q5与第六数据Q6不同时,判断单元1312会判定第二输出数据D32偏移出第二检测范围(步骤S47’),并产生第二偏移信号S3输出给处理电路140的处理单元142。 [0125] 在一些实施态样中,第三延迟单元137与第四延迟单元138的实施态样大致上相同于第一延迟单元131与第二延迟单元132的实施态样,且第四取样单元139、第五取样单元1310与第六取样单元1311的实施态样大致上相同于第一取样单元133、第二取样单元134与第三取样单元135的实施态样,故于此不再赘述。此外,在一些实施态样中,负缘检测模块 130B可不包含反相器1313,而第四取样单元139、第五取样单元1310与第六取样单元1311改以负缘取样单元来实现。 [0126] 在一些实施态样中,判断单元1312可透过两个异门13121、13122来实现。例如,如图10所示,异门13121耦接于第四取样单元139与第五取样单元1310,以根据第四数据Q4与第五数据Q5产生第二偏移信号S3的第一子信号S31。并且,异门13122耦接于第五取样单元1310与第六取样单元1311,以根据第五数据Q5与第六数据Q6产生第二偏移信号S3的第二子信号S32。并且,处理单元142可根据第二偏移信号S3的第一子信号S31与第二子信号S32得知第二输出数据D32是否偏移出第二检测范围以及其偏移出第二检测范围时的偏移情形(即,超前或落后)。其中,第二偏移信号S3的第一子信号S31为“1”时表示第二输出数据D32落后了,第二偏移信号S3的第二子信号S32为“1”时表示第二输出数据D32超前了,而第二偏移信号S3的第一子信号S31与第二子信号S32皆为“0”时,表示第二输出数据D32未偏移出第二检测范围。需注意的是,本案所述的是否输出(产生)第二偏移信号S3可视第二偏移信号S3的第一子信号S31与第二子信号S32的数值而定。其中,第一子信号S31或第二子信号S32的数值为“1”时表示输出了第二偏移信号S3,而第一子信号S31与第二子信号S32的数值皆为“0”时则表示未输出第二偏移信号S3。 [0127] 在一些实施例中,处理电路140的处理单元142可判断是否收到表示当前作为第一输出数据D31的第一延迟数据D21偏移出第一检测范围的第一偏移信号S1或收到表示当前作为第二输出数据D32的第一延迟数据D21偏移出第二检测范围的第二偏移信号S3(步骤S70)。于收到第一偏移信号S1或第二偏移信号S3时,表示需重新进行调整,因此处理单元142可先根据所收到第一偏移信号S1或第二偏移信号S3去重新产生第二设定信号A2以调整第二延迟线120的第二可调延迟量。待第二延迟线120的第二可调延迟量调整完后,处理单元142再藉由正缘选择单元1411改以第二延迟线120所产生的第二延迟数据D22来作为新的第一输出数据D31(步骤S50),并藉由负缘选择单元1412改以第二延迟数据D22来作为新的第二输出数据D32(步骤S50’)。 [0128] 在步骤S50’的一实施例中,当处理单元142是收到第二偏移信号S3时,处理单元142可根据第二偏移信号S3中数值为“1”的是第一子信号S31或第二子信号S32来相应调整第二可调延迟量。在一些实施例中,检测电路130的正缘检测模块130A可耦接于正缘选择单元1411的输出以得到作为第一输出数据D31的第一延迟数据D21或第二延迟数据D22,且检测电路130的负缘检测模块130B可耦接于负缘选择单元1412的输出以得到作为第二输出数据D32的第一延迟数据D21或第二延迟数据D22。但本案并非以此限,在另一些实施例中,正缘检测模块130A可共为两组,其分别耦接于第一延迟线110与第二延迟线120的输出,以分别检测第一延迟数据D21与第二延迟数据D22。此外,负缘检测模块130B可共为两组,其分别耦接于第一延迟线110与第二延迟线120的输出,以分别检测第一延迟数据D21与第二延迟数据D22。 [0129] 在步骤S50与步骤S50’的一实施例中,处理单元142于调整完第二可调延迟量后,可先等待一段稳定时间,之后才改产生具有第二值的控制信号S2给正缘选择单元1411并产生具有第四值的控制信号S4给负缘选择单元1412,以致正缘选择单元1411与负缘选择单元1412分别改以第二延迟数据D22来作为第一输出数据D31与第二输出数据D32。 [0130] 在步骤S50与步骤S50’的一实施例中,经由处理单元142调整后的第二可调延迟量可致使取样时脉CK的正缘及/或负缘可打到(位在)由第二延迟线120根据调整后的第二可调延迟量所产生的第二延迟数据D22的中央位置。 [0131] 在一些实施例中,于分别改以第二延迟数据D22作为第一输出数据D31与第二输出数据D32后(即,执行步骤S50与步骤S50’后),数据输入装置100可利用检测电路130的正缘检测模块130A对当前作为第一输出数据D31的第二延迟数据D22进行检测,以确认第一输出数据D31是否偏移出第一检测范围(步骤S40),并且于检测到第一输出数据D31偏移出第一检测范围时产生第一偏移信号S1给处理电路140的处理单元142。此外,数据输入装置100可利用检测电路130的负缘检测模块130B对当前作为第二输出数据D32的第二延迟数据D22进行检测,以确认第二输出数据D32是否偏移出第二检测范围(步骤S40’),并且于检测到第二输出数据D32偏移出第二检测范围时产生第二偏移信号S3给处理电路140的处理单元142。于此,确认当前作为第一输出数据D31的第二延迟数据D22是否偏移出第一检测范围的步骤S40的详细内容可参阅前方所述,故不再赘述。此外,确认当前作为第二输出数据D32的第二延迟数据D22是否偏移出第二检测范围的步骤S40’的详细内容,亦可参阅前方所述,并将原先的第一延迟数据D21替换成第二延迟数据D22即可,故亦不再赘述。 [0132] 在一些实施例中,处理电路140的处理单元142可判断是否收到表示当前作为第一输出数据D31的第二延迟数据D22偏移出第一检测范围的第一偏移信号S1或收到表示当前作为第二输出数据D32的第二延迟数据D22偏移出第二检测范围的第二偏移信号S3(步骤S70)。于收到第一偏移信号S1或第二偏移信号S3时,表示需重新进行调整,因此处理单元142可先根据所收到第一偏移信号S1或第二偏移信号S3去重新产生第一设定信号A1以调整第一延迟线110的第一可调延迟量(步骤S60)。待第一延迟线110的第一可调延迟量调整完后,处理单元142再返回执行步骤S30与步骤S30’,以藉由正缘选择单元1411改以第一延迟线110所产生的第一延迟数据D21来作为新的第一输出数据D31,并藉由负缘选择单元1412改以第一延迟数据D21来作为新的第二输出数据D32。之后,再接续执行后续步骤。 [0133] 在步骤S60的一些实施例中,当处理单元142是收到第二偏移信号S3时,处理单元142可根据第二偏移信号S3中数值为“1”的是第一子信号S31或第二子信号S32来相应调整第一可调延迟量。此外,处理单元142于调整完第一可调延迟量后,可先等待一段稳定时间,之后才改产生具有第一值的控制信号S2给正缘选择单元1411并产生具有第三值的控制信号S4给负缘选择单元1412,以致正缘选择单元1411与负缘选择单元1412分别改以第一延迟数据D21来作为第一输出数据D31与第二输出数据D32。再者,经由处理单元142调整后的第一可调延迟量可致使取样时脉CK的正缘及/或负缘可打到(位在)由第一延迟线110根据调整后的第一可调延迟量所产生的第一延迟数据D21的中央位置。 [0134] 在一些实施例中,在处理单元142同时收到第一偏移信号S1与第二偏移信号S3时,基本上此二偏移信号会致使处理单元142将延迟数据(第一延迟数据D21或第二延迟数据D22)朝向同一方向进行调整(即,皆是要增加延迟量或减少延迟量)。然而,若第一偏移信号S1与第二偏移信号S3所表示的调整方向不相同时(例如,一者要增加延迟量而另一者要减少延迟量时),则表示当前所用的第一检测范围与第二检测范围太广,而需要进行缩减。 [0135] 图12为数据输入装置的一实施例的方块示意图。请参阅图12,在一些实施例中,处理电路140可更包含合并输出单元143,且合并输出单元143耦接于正缘选择单元1411与负缘选择单元1412。此外,合并输出单元143更接收取样时脉CK。 [0136] 在处理方法的一实施例中,处理电路140可更利用合并输出单元143根据取样时脉CK将第一输出数据D31与第二输出数据D32合并成一合并数据D6并输出此合并数据D6给系统电路。如此一来,系统电路可仅利用取样时脉CK的正缘或负缘来取样合并数据D6。 [0137] 在一些实施例中,处理电路140可更包含至少二同步器(图未示)分别耦接于处理单元142与正缘选择单元1411之间以及处理单元142与负缘选择单元1412之间。二同步器更接收取样时脉CK并分别用以致使控制信号S2和控制信号S4可在时序上同步。 [0138] 综上所述,本发明实施例的数据处理装置及输入数据的处理方法,其利用第一延迟线与第二延迟线分别延迟输入数据成第一延迟数据与第二延迟数据,且常态地以第一延迟数据作为第一输出数据并检测第一输出数据是否偏移出第一检测范围。在检测到偏移出第一检测范围时,便可藉由调整另一条延迟线,如第二延迟线的第二可调延迟量来校正偏移,并于调整完第二可调延迟量后改以第二延迟线所延迟出的第二延迟数据来作为新的第一输出数据。如此,在进行校正之时可无需中断数据传输,从而达到输入数据的高速传输。另外,相较于以延迟取样时脉来进行校正的电路,本案可更确保取样时脉在输入数据的每一笔数据中都可打到中央位置。 |