输入前端电路、单比特时间交织模数转换电路及电子设备 |
|||||||
| 申请号 | CN202410326924.4 | 申请日 | 2024-03-21 | 公开(公告)号 | CN117938166A | 公开(公告)日 | 2024-04-26 |
| 申请人 | 深圳大学; | 发明人 | 周飞; 魏广顺; 黎冰; 黄磊; 赵博; 毛军发; 袁智健; | ||||
| 摘要 | 一种输入前端 电路 、单比特时间交织 模数转换 电路及 电子 设备，输入前端电路包括源级退化型全差分共源 放大器 和源跟随器，源级退化型全差分共源放大器用于接入输入差分 信号 并基于输入 差分信号 ，以预设可调增益生成第一差分信号；源跟随器，源跟随器与源级退化型全差分共源放大器连接，源跟随器用于基于第一差分信号生成第二差分信号。与传统的共源放大器相比，源级退化型全差分共源放大器以预设可调增益生成的第一差分信号的线性度更好，同时，源级退化型全差分共源放大器也解决了源级随器的增益衰减且增益不可调的问题，通过调节源级退化型全差分共源放大器的可调增益实现了增益可控化。 | ||||||
| 权利要求 | 1.一种输入前端电路，其特征在于，包括： |
||||||
| 说明书全文 | 输入前端电路、单比特时间交织模数转换电路及电子设备技术领域[0001] 本申请属于模数转换技术领域，尤其涉及一种输入前端电路、单比特时间交织模数转换电路及电子设备。 背景技术[0002] 对于高速模数转换器（analog to digital converter；ADC）而言，维持信号完整性是一个较大的挑战，包括处理反射、串扰、传输线损耗等问题。这些因素都会显著影响模 拟输入前端的性能。 [0003] 部分ADC直接将信号连接到ADC，完全依赖于信号源的阻抗特性和稳定性。没有缓冲保护，易受噪声和干扰影响，高速ADC完全无法使用该架构。 [0004] 运放的输出直接连接到负输入端，正输入端接收信号接成的基本电压跟随器，带宽受到其增益带宽积（GBW）的限制。在电压跟随器配置中，由于增益接近1，其带宽受到GBW的直接限制。信号在通过运算放大器时会有一定的相位延迟，特别是在高频率下。会影响高 速信号的精确性或导致稳定性。 [0005] 源跟随器带宽较高，并且输出电阻较小。但是在对信号跟随过程中，输出信号的幅值通常只能够保持为输入信号的85%左右，且该比例会随着输入信号频率的增加而下降。并 且对于一个参数已确定的源跟随器来说，对于器件间的失配也不敏感，生产后难以调节。 发明内容 [0006] 本申请的目的在于提供一种输入前端电路、单比特时间交织模数转换电路及电子设备，旨在解决传统的高速模数转换器存在的精确性较低的问题。 [0007] 本申请实施例的第一方面提了一种输入前端电路，包括：源级退化型全差分共源放大器，所述源级退化型全差分共源放大器用于接入输入差分信号并基于所述输入差分信 号，以预设可调增益生成第一差分信号；源跟随器，所述源跟随器与所述源级退化型全差分 共源放大器连接，所述源跟随器用于基于所述第一差分信号生成第二差分信号。 [0008] 其中一实施例中，所述源级退化型全差分共源放大器包括第一N型MOS管、第二N型MOS管、第三N型MOS管、第四N型MOS管、第一电阻、第二电阻和可调电阻；所述第一电阻的第一端以及所述第二电阻的第一端均与工作电源连接，所述第一电阻的第二端与所述第一N 型MOS管的漏极连接，所述第二电阻的第二端与所述第二N型MOS管的漏极连接；所述第一N 型MOS管的源极与所述第三N型MOS管的漏极连接，所述第二N型MOS管的源极与所述第四N型 MOS管的漏极连接，所述第三N型MOS管的源极以及所述第四N型MOS管的源极均接地；所述可 调电阻的第一端与所述第一N型MOS管的源极连接，所述可调电阻的第二端与所述第二N型 MOS管的源极连接；所述第一N型MOS管的栅极以及所述第二N型MOS管的栅极用于接入所述 输入差分信号，所述第三N型MOS管的栅极以及所述第四N型MOS管的栅极均用于接入第一偏 置电压，所述第一电阻的第二端以及所述第二电阻的第二端用于输出所述第一差分信号。 [0009] 其中一实施例中，所述源跟随器包括第五N型MOS管、第六N型MOS管、第七N型MOS管、第八N型MOS管、第一电容和第二电容；所述第五N型MOS管的漏极和所述第六N型MOS管的 漏极均与工作电源连接，所述第五N型MOS管的源极与所述第七N型MOS管的漏极连接，所述 第六N型MOS管的源极与所述第八N型MOS管的漏极连接，所述第七N型MOS管的源极以及所述 第八N型MOS管的源极均接地，所述第五N型MOS管的栅极以及所述第六N型MOS管的栅极与所 述源级退化型全差分共源放大器连接，以接入所述第一差分信号；所述第一电容的第一端 与所述第五N型MOS管的源极连接，所述第一电容的第二端接地，所述第二电容的第一端与 所述第六N型MOS管的源极连接，所述第二电容的第二端接地；所述第一电容的第一端与所 述第二电容的第一端用于输出所述第二差分信号。 [0010] 本申请实施例的第二方面提了一种单比特时间交织模数转换电路，包括：多个如上述的输入前端电路、多个第一全差分采样保持电路、多个第二全差分采样保持电路、多个 三级全差分动态比较电路、逻辑处理电路和时钟分频电路，其中，所述输入前端电路与所述 第一全差分采样保持电路一一对应，所述三级全差分动态比较电路与所述第二全差分采样 保持电路一一对应；所述输入前端电路的输入端用于接入输入差分信号并基于所述输入差 分信号输出第二差分信号；所述第一全差分采样保持电路的输入端与对应的所述输入前端 电路的输出端连接，各个所述第一全差分采样保持电路的输出端分别与多个所述第二全差 分采样保持电路的输入端连接；多个所述第一全差分采样保持电路和多个所述第二全差分 采样保持电路用于在交织时钟信号的驱动下依次交替进行打开闭合操作以对第二差分信 号进行采样，得到多个差分采样信号；所述三级全差分动态比较电路的输入端与对应的所 述第二全差分采样保持电路的输出端连接，所述三级全差分动态比较电路用于基于对应的 所述差分采样信号得到并输出采样数字信号；所述逻辑处理电路与各个所述三级全差分动 态比较电路的输出端连接，所述逻辑处理电路用于基于各个所述采样数字信号得到电压数 字信号；所述时钟分频电路与各个所述第一全差分采样保持电路、各个所述第二全差分采 样保持电路以及各个三级全差分动态比较电路连接，所述时钟分频电路用于提供所述交织 时钟信号。 [0011] 其中一实施例中，所述三级全差分动态比较电路包括第一预放大模块、第二预放大模块、锁存模块和校正模块；所述第一预放大模块的输入端与所述第二全差分采样保持 电路的输出端连接，所述第一预放大模块的输出端与所述第二预放大模块的输入端连接， 所述第二预放大模块的输出端与所述锁存模块的输入端连接，所述锁存模块的输出端与所 述逻辑处理电路连接，所述校正模块与所述第二预放大模块和所述锁存模块连接；所述第 一预放大模块用于基于所述差分采样信号和基准信号，以一定倍率对所述差分采样信号进 行放大，得到并输出第三差分信号；所述第二预放大模块用于基于所述第三差分信号和校 正信号，以一定倍率对所述第三差分信号进行放大，得到并输出第四差分信号；所述锁存模 块用于基于所述第四差分信号得到所述采样数字信号；所述校正模块用于基于所述采样数 字信号输出所述校正信号，所述校正信号用于配置所述第二预放大模块的放大倍率。 [0012] 其中一实施例中，所述第一预放大模块包括第一P型MOS管、第二P型MOS管、第三P型MOS管、第四P型MOS管、第五P型MOS管、第六P型MOS管、第七P型MOS管、第八P型MOS管、第九P型MOS管、第九N型MOS管和第十N型MOS管；所述第一P型MOS管的源极、所述第二P型MOS管的 源极、所述第三P型MOS管的源极和所述第四P型MOS管的源极均与工作电源连接，所述第一P 型MOS管的栅极、所述第二P型MOS管的栅极、所述第三P型MOS管的栅极和所述第四P型MOS管 的栅极均与所述时钟分频电路连接，所述第一P型MOS管的源极的漏极与所述第五P型MOS管 的源极连接，所述第二P型MOS管的源极的漏极与所述第六P型MOS管的源极连接，所述第三P 型MOS管的源极的漏极与所述第七P型MOS管的源极连接，所述第四P型MOS管的源极的漏极 与所述第八P型MOS管的源极连接；所述第五P型MOS管的漏极以及所述第六P型MOS管的漏极 均与所述第九P型MOS管的漏极连接，所述第七P型MOS管的漏极以及所述第八P型MOS管的漏 极均与所述第九P型MOS管的源极连接，所述第五P型MOS管的栅极以及所述第七P型MOS管的 栅极均与对应的所述第二全差分采样保持电路连接，以接入所述差分采样信号，所述第六P 型MOS管的栅极以及所述第八P型MOS管的栅极均用于接入所述基准信号，所述第九P型MOS 管的栅极与所述时钟分频电路连接；所述第九N型MOS管的漏极与所述第九P型MOS管的漏极 连接，所述第九N型MOS管的源极接地，所述第十N型MOS管的漏极与所述第九P型MOS管的源 极连接，所述第十N型MOS管的源极接地，所述第九N型MOS管的栅极以及所述第十N型MOS管 的栅极均与所述时钟分频电路连接；所述第九N型MOS管的漏极以及所述第十N型MOS管的漏 极用于输出所述第三差分信号。 [0013] 其中一实施例中，所述第二预放大模块包括第十P型MOS管、第十一P型MOS管、第十二P型MOS管、第十一N型MOS管、第十二N型MOS管、第一晶体管阵列和第二晶体管阵列；所述 第十P型MOS管的源极以及所述第十一P型MOS管的源极均与工作电源连接，所述第十P型MOS 管的栅极以及所述第十一P型MOS管的栅极均与所述时钟分频电路连接，所述第十P型MOS管 的漏极通过所述第一晶体管阵列与所述第十二P型MOS管的漏极连接，所述第十一P型MOS管 的漏极通过所述第二晶体管阵列与所述第十二P型MOS管的源极连接，所述第十二P型MOS管 的栅极与所述时钟分频电路连接；所述第十一N型MOS管的漏极与所述第十二P型MOS管的漏 极连接，所述第十二N型MOS管的漏极与所述第十二P型MOS管的源极连接，所述第十一N型 MOS管的栅极以及第十二N型MOS管的栅极均与所述时钟分频电路连接，所述第十一N型MOS 管的源极以及第十二N型MOS管的源极均接地；所述第十一N型MOS管的漏极以及所述第十二 N型MOS管的漏极用于输出所述第四差分信号，所述第一晶体管阵列和所述第二晶体管阵列 均被配置为基于所述第三差分信号和所述校正信号改变自身的有效跨导。 [0014] 其中一实施例中，所述第一晶体管阵列包括多个控制开关管、多个第一导通开关管和多个第二导通开关管，其中，所述第二导通开关管与所述控制开关管一一对应；各个所 述控制开关管的第一端分别与所述第十P型MOS管的漏极连接，各个所述控制开关管的第二 端分别与对应的所述第二导通开关管的第一端连接，各个所述控制开关管的受控端均与所 述校正模块连接；各个所述第二导通开关管的第二端分别与所述第十一N型MOS管的漏极连 接，各个所述第二导通开关管的受控端分别与所述第九N型MOS管的漏极连接；各个所述第 一导通开关管的第一端分别与所述第十P型MOS管的漏极连接，各个所述第一导通开关管的 第二端分别与所述第十一N型MOS管的漏极连接，各个所述第一导通开关管的受控端分别与 所述第九N型MOS管的漏极连接；所述第二晶体管阵列的结构与所述第一晶体管阵列的结构 相同。 [0015] 其中一实施例中，所述锁存模块包括第十三P型MOS管、第十四P型MOS管、第十五P型MOS管、第十六P型MOS管、第十三N型MOS管、第十四N型MOS管、第十五N型MOS管、第十六N型MOS管、第十七N型MOS管、第十八N型MOS管、第一同相缓冲器和第二同相缓冲器；所述第十三P型MOS管的源极以及所述第十四P型MOS管的源极均与工作电源连接，所述第十三P型MOS管 的漏极分别与所述第十五P型MOS的源极以及所述第十五N型MOS管的漏极连接，所述第十四 P型MOS管的漏极分别与所述第十六P型MOS管的源极以及所述第十八N型MOS管的漏极连接， 所述第十三P型MOS管的栅极以及所述第十四P型MOS管的栅极均与所述第二预放大模块连 接，以接入所述第四差分信号；所述第十五P型MOS管的栅极分别与所述第十六P型MOS管的 漏极、所述第十三N型MOS管的栅极、所述第十六N型MOS管的漏极以及所述第十七N型MOS管 的漏极连接，所述第十五P型MOS的漏极分别与所述第十三N型MOS管的漏极、所述第十六P型 MOS的栅极、所述第十六N型MOS管的栅极以及所述第十四N型MOS管的漏极连接；所述第十三 N型MOS管的源极以及所述第十四N型MOS管的源极均接地，所述第十四N型MOS管的栅极分别 与所述第十三P型MOS管的栅极以及所述第十五N型MOS管的栅极连接，所述第十五N型MOS管 的源极接地；所述第十六N型MOS管的源极、所述第十七N型MOS管的源极以及所述第十八N型 MOS管的源极均接地，所述第十七N型MOS管的栅极以及所述第十八N型MOS管的栅极均与所 述第十四P型MOS管的栅极连接；所述第一同相缓冲器的输入端与所述第十五P型MOS管的漏 极连接，所述第二同相缓冲器的输入端与所述第十六P型MOS管的漏极连接，所述第一同相 缓冲器和所述第二同相缓冲器用于输出所述采样数字信号。 [0016] 本申请实施例的第三方面提了一种电子设备，包括如上述的单比特时间交织模数转换电路。 [0017] 本发明实施例与现有技术相比存在的有益效果是：与传统的共源放大器输出的差分信号相比，源级退化型全差分共源放大器以预设可调增益生成的第一差分信号的线性度 更好，同时，源级退化型全差分共源放大器也解决了源级随器的增益衰减且增益不可调的 问题，通过调节源级退化型全差分共源放大器的可调增益实现了增益可控化。 附图说明 [0018] 图1为本申请一实施例提供的输入前端电路的结构示意图；图2为本申请一实施例提供的输入前端电路的电路示意图； 图3为本申请一实施例提供的单比特时间交织模数转换电路的结构示意图； 图4为本申请一实施例提供的第二全差分采样保持电路的结构示意图； 图5为本申请一实施例提供的个Bootstrap开关模块的电路示意图； 图6为本申请一实施例提供的采样信号波形图； 图7为本申请一实施例提供的三级全差分动态比较电路的结构示意图； 图8为本申请一实施例提供的三级全差分动态比较电路的电路示意图； 图9为本申请一实施例提供的第一晶体管阵列的电路示意图； 图10为本申请一实施例提供的电子设备的结构示意图。 具体实施方式[0019] 为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅 用以解释本申请，并不用于限定本申请。 [0020] 需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。 [0021] 需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。 [0022] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。 [0023] 图1示出了本申请一实施例提供的输入前端电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下： 输入前端电路100包括源级退化型全差分共源放大器110和源跟随器120。 [0024] 源级退化型全差分共源放大器110用于接入输入差分信号并基于输入差分信号，以预设可调增益生成第一差分信号。源跟随器120与源级退化型全差分共源放大器110连 接，源跟随器120用于基于第一差分信号生成第二差分信号。其中，输入差分信号包括电压 信号Vinp和电压信号Vinn，第一差分信号包括电压信号Vp1和电压信号Vn1，第二差分信号 包括电压信号Vp2和电压信号Vn2。 [0025] 源级退化型全差分共源放大器110，对高频信号进行增益，源跟随器120对于高信号会有幅度上的衰减，互补。 [0026] 源级退化型全差分共源放大器110可以基于预设可调增益针对高频信号进行增益，以抵消源跟随器120对高频信号的衰减，实现互补。同时，源级退化型全差分共源放大器 110与传统的共源放大器相比，源级退化型全差分共源放大器110输出的信号的线性度和稳 定性更高。源级退化型全差分共源放大器110相比于源跟随器120，通常会产生更高的输出 阻抗。源跟随器120的输出阻抗较低，最大输出功率较大，有助于快速驱动后续的负载，例如模数转换器后续的电路，低输出阻抗意味着能够更快地为模数转换器的输入电容充电和放 电，从而降低设置时间，有利于快速信号传递和降低延迟。因此在本实施例中，源跟随器120用于最后一个输出阶段，其目的是确保可以快速且有效地驱动模数转换器后续的电路，降 低设置时间。这对于高速模数转换器来说是一个关键优势，因为较低的设置时间允许在较 短的时间内完成更多的转换周期，从而提高整体的采样率。 [0027] 综上，源级退化型全差分共源放大器110以预设可调增益生成线性度更高的第一差分信号，解决了源级随器的增益衰减问题，通过调节源级退化型全差分共源放大器110的 可调增益实现了增益可控化。源级退化型全差分共源放大器110与源跟随器120构成的两级 输入模拟前端具有独特的优势，源级退化型全差分共源放大器110对增益进行校准和信号 线性度补偿，源跟随器120具有较低的输出阻抗。通过将二者进行结合，可以充分发挥各自 的优势。 [0028] 在一实施例中，如图2所示，源级退化型全差分共源放大器110包括第一N型MOS管Q1、第二N型MOS管Q2、第三N型MOS管Q3、第四N型MOS管Q4、第一电阻R1、第二电阻R2和可调电阻。第一电阻R1的第一端以及第二电阻R2的第一端均与工作电源连接，第一电阻R1的第二 端与第一N型MOS管Q1的漏极连接，第二电阻R2的第二端与第二N型MOS管Q2的漏极连接。第 一N型MOS管Q1的源极与第三N型MOS管Q3的漏极连接，第二N型MOS管Q2的源极与第四N型MOS 管Q4的漏极连接，第三N型MOS管Q3的源极以及第四N型MOS管Q4的源极均接地。可调电阻的 第一端与第一N型MOS管Q1的源极连接，可调电阻的第二端与第二N型MOS管Q2的源极连接。 第一N型MOS管Q1的栅极以及第二N型MOS管Q2的栅极用于接入输入差分信号，第三N型MOS管 Q3的栅极以及第四N型MOS管Q4的栅极均用于接入第一偏置电压，第一电阻R1的第二端以及 第二电阻R2的第二端用于输出第一差分信号。 [0029] 需要说明的是，通过在晶体管的源极添加一个电阻(源退化)，可以改善晶体管的线性度，减少失真。同时，通过调节可调电阻的电阻值，可以对预设可调增益进行调节，实现了增益可控化。 [0030] 在一实施例中，如图2所示，源跟随器120包括第五N型MOS管Q5、第六N型MOS管Q6、第七N型MOS管Q7、第八N型MOS管Q8、第一电容C1和第二电容C2。第五N型MOS管Q5的漏极和第 六N型MOS管Q6的漏极均与工作电源连接，第五N型MOS管Q5的源极与第七N型MOS管Q7的漏极 连接，第六N型MOS管Q6的源极与第八N型MOS管Q8的漏极连接，第七N型MOS管Q7的源极以及 第八N型MOS管Q8的源极均接地，第五N型MOS管Q5的栅极以及第六N型MOS管Q6的栅极与源级 退化型全差分共源放大器110连接，以接入第一差分信号。具体地，第五N型MOS管Q5的栅极 与第一电阻R1的第二端连接，第六N型MOS管Q6的栅极与第二电阻R2的第二端连接。第一电 容C1的第一端与第五N型MOS管Q5的源极连接，第一电容C1的第二端接地，第二电容C2的第 一端与第六N型MOS管Q6的源极连接，第二电容C2的第二端接地。第一电容C1的第一端与第 二电容C2的第一端用于输出第二差分信号。 [0032] 图3示出了本申请一实施例提供的单比特时间交织模数转换电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下： 单比特时间交织模数转换电路10包括多个如上述的输入前端电路100、多个第一 全差分采样保持电路200、多个第二全差分采样保持电路300、多个三级全差分动态比较电 路400、逻辑处理电路500和时钟分频电路600。其中，输入前端电路100与第一全差分采样保 持电路200一一对应，三级全差分动态比较电路400与第二全差分采样保持电路300一一对 应。 [0033] 输入前端电路100的输入端用于接入输入差分信号并基于输入差分信号输出第二差分信号。第一全差分采样保持电路200的输入端与对应的输入前端电路100的输出端连 接，各个第一全差分采样保持电路200的输出端分别与多个第二全差分采样保持电路300的 输入端连接。多个第一全差分采样保持电路200和多个第二全差分采样保持电路300用于在 交织时钟信号的驱动下依次交替进行打开闭合操作以对第二差分信号进行采样，得到多个 差分采样信号。三级全差分动态比较电路400的输入端与对应的第二全差分采样保持电路 300的输出端连接，三级全差分动态比较电路400用于基于对应的差分采样信号得到并输出 采样数字信号。逻辑处理电路500与各个三级全差分动态比较电路400的输出端连接，逻辑 处理电路500用于基于各个采样数字信号得到电压数字信号；时钟分频电路600与各个第二 全差分采样保持电路300以及各个三级全差分动态比较电路400连接，时钟分频电路600用 于提供交织时钟信号。其中，逻辑处理电路500可以包括多路复用器（MUX）和现场可编程逻 辑门阵列（Field Programmable Gate Array；FPGA），多路复用器用于对各个三级全差分动态比较电路400的输出进行控制，现场可编程逻辑门阵列用于对各个采样数字信号进行逻 辑处理以得到想要的电压数字信号。 [0034] 在一实施例中，共包括6个输入前端电路100、6个第一全差分采样保持电路200、18个第二全差分采样保持电路300和18个三级全差分动态比较电路400。可以理解的是，每个 第一全差分采样保持电路200的输出端均设有3个第二全差分采样保持电路300，输入前端 电路100、第一全差分采样保持电路200、第二全差分采样保持电路300和三级全差分动态比 较电路400的具体数量可根据实际需求进行设置，为便于说明，后续实施例中各电路的数量 均与本实施例相同。 [0035] 通过输入前端电路100可以得到波形与输入差分信号基本相同且驱动能力更强的第二差分信号，以便于第一全差分采样保持电路200对第二差分信号进行采样。 [0036] 单个第一全差分采样保持电路200以全频率的1/6对信号进行采样，采样后的电平在第二全差分采样保持电路300采集得到差分采样信号并传到三级全差分动态比较电路 400中与基准信号比较，得到采样数字信号并输出。一个第二全差分采样保持电路300与对 应的一个三级全差分动态比较电路400即为一个子通道，各个子通道可以基于交织时钟信 号并行交替采样，每个子通道的采集到的数据不重合，尽管单个子通道的采样率较低，但在 输出端，各个子通道输出的采样数字信号可以被逻辑处理电路500重新组合，得到电压数字 信号，达到提升总的采样速率的效果。 [0037] 需要说明的是，根据第一全差分采样保持电路200和第二全差分采样保持电路300的数量，配置对应的时钟分频电路600，可以使时钟分频电路600生成合适的交织时钟信号， 对各个第一全差分采样保持电路200和各个第二全差分采样保持电路300的工作进行控制。 [0038] 示例性的，时钟分频电路600可以通过6个D触发器的Q端与D端的首尾相连能够设计出6相位的第一相位时钟，每个第一相位时钟可以再驱动三个同样Q端与D端首尾相连的D 触发器，产生出三相位的第二相位时钟。至此便能够产生6×3=18相位时钟。其中，第一相位 时钟和第二相位时钟均包括一对互补的时钟信号。 [0039] 一个第一相位时钟用于提供给一个第一全差分采样保持电路200，一个第二相位时钟用于提供给一个第二全差分采样保持电路300和对应的三级全差分动态比较电路400。 可以理解的是，当一个第一相位时钟提供给一个第一全差分采样保持电路200时，基于该第 一相位时钟生成的多个第二相位时钟将提供给与该第一全差分采样保持电路200连接的第 二全差分采样保持电路300和对应的三级全差分动态比较电路400。 [0040] 第二全差分采样保持电路300的电路结构如图4所示，第二全差分采样保持电路300包括两个Bootstrap开关模块310，第一全差分采样保持电路200输出的差分信号包括电 压信号Vp5和电压信号Vn5，差分采样信号包括电压信号Vp6和电压信号Vn6，第二相位时钟 包括正时钟信号CLK+和负时钟信号CLK‑。Bootstrap开关模块310的具体电路如图5所示。示 例性的，Bootstrap开关模块310进行信号采样前后的信号波形如图6所示，正弦信号V1经过 Bootstrap开关模块310采样后可以得到信号V2。可以理解的是，第一全差分采样保持电路 200和第二全差分采样保持电路300的电路结构相同。通过多个并联的第一全差分采样保持 电路200在交织时钟信号的驱动下依次交替进行打开闭合操作对输入信号进行采样处理， 随即第二相位时钟在第一全差分采样保持电路200闭合后，控制第二全差分采样保持电路 300对第一全差分采样保持电路200保持后的电平进行续采。 [0041] 多个第一全差分采样保持电路200可以分担高速模数转换所需要的要求，第二全差分采样保持电路300对第一全差分采样保持电路200保持后的电平信号进行采样，频率压 力大大减小，使得后端三级全差分动态比较电路400的压力降到最小。此外，三级全差分动 态比较电路400的全差分结构可以帮助消除二次谐波分量进一步提高采样后波形的线性 度，减少谐波失真并且能够提高信号输入的摆幅。 [0042] 在一实施例中，如图7所示，三级全差分动态比较电路400包括第一预放大模块410、第二预放大模块420、锁存模块430和校正模块440。 [0043] 第一预放大模块410的输入端与第二全差分采样保持电路300的输出端连接，第一预放大模块410的输出端与第二预放大模块420的输入端连接，第二预放大模块420的输出 端与锁存模块430的输入端连接，锁存模块430的输出端与逻辑处理电路500连接，校正模块 440与第二预放大模块420和锁存模块430连接。第一预放大模块410用于基于差分采样信号 和基准信号，以一定倍率对差分采样信号进行放大，得到并输出第三差分信号。第二预放大 模块420用于基于第三差分信号和校正信号，以一定倍率对第三差分信号进行放大，得到并 输出第四差分信号。锁存模块430用于基于第四差分信号得到采样数字信号。校正模块440 用于基于采样数字信号输出校正信号，校正信号用于配置第二预放大模块420的放大倍率。 其中，第三差分信号包括电压信号Vp3和电压信号Vn3，第四差分信号包括电压信号Vp4和电 压信号Vn4，采样数字信号包括数字信号Lp和数字信号Ln。 [0045] 在一实施例中，如图8所示，第一预放大模块410包括第一P型MOS管Q9、第二P型MOS管Q10、第三P型MOS管Q11、第四P型MOS管Q12、第五P型MOS管Q13、第六P型MOS管Q14、第七P型MOS管Q15、第八P型MOS管Q16、第九P型MOS管Q17、第九N型MOS管Q18和第十N型MOS管Q19。 [0046] 第一P型MOS管Q9的源极、第二P型MOS管Q10的源极、第三P型MOS管Q11的源极和第四P型MOS管Q12的源极均与工作电源连接，第一P型MOS管Q9的栅极、第二P型MOS管Q10的栅 极、第三P型MOS管Q11的栅极和第四P型MOS管Q12的栅极均与时钟分频电路600连接，第一P 型MOS管Q9的源极的漏极与第五P型MOS管Q13的源极连接，第二P型MOS管Q10的源极的漏极 与第六P型MOS管Q14的源极连接，第三P型MOS管Q11的源极的漏极与第七P型MOS管Q15的源 极连接，第四P型MOS管Q12的源极的漏极与第八P型MOS管Q16的源极连接。第五P型MOS管Q13 的漏极以及第六P型MOS管Q14的漏极均与第九P型MOS管Q17的漏极连接，第七P型MOS管Q15 的漏极以及第八P型MOS管Q16的漏极均与第九P型MOS管Q17的源极连接，第五P型MOS管Q13 的栅极以及第七P型MOS管Q15的栅极均与对应的第二全差分采样保持电路300连接，以接入 差分采样信号，第六P型MOS管Q14的栅极以及第八P型MOS管Q16的栅极均用于接入基准信 号，第九P型MOS管Q17的栅极与时钟分频电路600连接。第九N型MOS管Q18的漏极与第九P型 MOS管Q17的漏极连接，第九N型MOS管Q18的源极接地，第十N型MOS管Q19的漏极与第九P型 MOS管Q17的源极连接，第十N型MOS管Q19的源极接地，第九N型MOS管Q18的栅极以及第十N型 MOS管Q19的栅极均与时钟分频电路600连接。第九N型MOS管Q18的漏极以及第十N型MOS管 Q19的漏极用于输出第三差分信号。 [0047] 需要说明的是，时钟分频电路600提供给三级全差分动态比较电路400的第二相位时钟包括正时钟信号CLK+和负时钟信号CLK‑，正时钟信号CLK+和负时钟信号CLK‑的波形互 补。具体地，时钟分频电路600提供负时钟信号CLK‑至第一P型MOS管Q9的栅极、第二P型MOS 管Q10的栅极、第三P型MOS管Q11的栅极、第四P型MOS管Q12的栅极、第九N型MOS管Q18的栅极 以及第十N型MOS管Q19的栅极，时钟分频电路600提供正时钟信号CLK+至第九P型MOS管Q17 的栅极。 [0048] 全差分结构的比较器能够拓宽输入的比较范围，三级全差分动态比较电路400的基本运算公式如下： Vn3=–A1(Vn6+Vrefp)（1） Vp3=–A1(Vp6+Vrefn)（2） Vn4=A2[–A1(Vn6+Vrefp)]（3） Vp4=A2[–A1(Vp6+Vrefn)]（4） Vn4–Vp4=A1A2[(Vp6‑Vn6)‑(Vrefn‑Vrefp)]（5） 式中，A1为第一预放大模块410的增益系数，A2为第二预放大模块420的增益系数， Vrefp和Vrefn为基准信号的两个基准电压。 [0049] 在一实施例中，第二预放大模块420包括第十P型MOS管Q20、第十一P型MOS管Q21、第十二P型MOS管Q22、第十一M型MOS管Q23、第十二M型MOS管Q24、第一晶体管阵列421和第二 晶体管阵列422。第十P型MOS管Q20的源极以及第十一P型MOS管Q21的源极均与工作电源连 接，第十P型MOS管Q20的栅极以及第十一P型MOS管Q21的栅极均与时钟分频电路600连接，第 十P型MOS管Q20的漏极通过第一晶体管阵列421与第十二P型MOS管Q22的漏极连接，第十一P 型MOS管Q21的漏极通过第二晶体管阵列422与第十二P型MOS管Q22的源极连接，第十二P型 MOS管Q22的栅极与时钟分频电路600连接。第十一M型MOS管Q23的漏极与第十二P型MOS管 Q22的漏极连接，第十二M型MOS管Q24的漏极与第十二P型MOS管Q22的源极连接，第十一M型 MOS管Q23的栅极以及第十二M型MOS管Q24的栅极均与时钟分频电路600连接，第十一M型MOS 管Q23的源极以及第十二M型MOS管Q24的源极均接地。第十一M型MOS管Q23的漏极以及第十 二M型MOS管Q24的漏极用于输出第四差分信号，第一晶体管阵列421和第二晶体管阵列422 均被配置为基于第三差分信号和校正信号改变自身的有效跨导。 [0050] 需要说明的是，第二预放大模块420通过基于第三差分信号改变第一晶体管阵列421和第二晶体管阵列422的有效跨导，可以基于第三差分信号生成相应的第四差分信号。 [0051] 在一实施例中，如图8、图9所示，第一晶体管阵列421包括多个控制开关管、多个第一导通开关管和多个第二导通开关管，其中，第二导通开关管与控制开关管一一对应。图9 中仅示出了控制开关管Q43、控制开关管Q44、控制开关管Q45、控制开关管Q46、第一导通开 关管Q47、第二导通开关管Q48、第二导通开关管Q49、第二导通开关管Q50和第二导通开关管 Q51。各个控制开关管的第一端分别与第十P型MOS管Q20的漏极连接，各个控制开关管的第 二端分别与对应的第二导通开关管的第一端连接，各个控制开关管的受控端分别与校正模 块440连接。各个第二导通开关管的第二端分别与第十一M型MOS管Q23的漏极连接，各个第 二导通开关管的受控端分别与第九N型MOS管Q18的漏极连接。各个第一导通开关管的第一 端分别与第十P型MOS管Q20的漏极连接，各个第一导通开关管的第二端分别与第十一M型 MOS管Q23的漏极连接，各个第一导通开关管的受控端分别与第九N型MOS管Q18的漏极连接。 第二晶体管阵列422的结构与第一晶体管阵列421的结构相同。 [0052] 可以理解的是，第三差分信号可以控制第一导通开关管和第二导通开关管的有效跨导。同时，控制开关管受到校正模块440的控制，当控制开关管导通之后，第二导通开关管才会被接入电路中，因此可以通过调节控制开关管导通的数量，控制接入电路的第二导通 开关管的数量。 [0053] 在一些实施例中，校正过程包括步骤S1 步骤S2。~ [0054] 步骤S1：向三级全差分动态比较电路400提供一个差分采样信号，该差分采样信号的两个电压相等，并检测采样数字信号的初始偏移极性。需要说明的是，由于三级全差分动 态比较电路400的信号偏差不可避免，即使输入的差分采样信号的两个电压相等，最终得到 的第四差分信号的两个电压总会存在偏差，即电压信号Vp4和电压信号Vn4分别为10V和9V。 输出的采样数字信号中，数字信号Lp和数字信号Ln分别为0和1，或者分别为1和0。 [0055] 步骤S2：基于采样数字信号的初始偏移极性，校正模块440输出校正信号对第一晶体管阵列421和第二晶体管阵列422中的控制开关管的导通数量进行加减，促使两边偏移达 到平衡，直至采样数字信号的极性反转。采样数字信号的极性反转时说明校正完成。 [0056] 需要说明的是，可以对控制开关管和第二导通开关管进行分组，以对同一组的控制开关管进行统一控制，提高校正效率，在每次校正的过程中，可以依次导通各组控制开关 管。各组控制开关管和第二导通开关管的数量比决定了三级全差分动态比较电路400的总 偏置调谐范围和校正模块440的最小偏置校准步长。 [0057] 示例性的，在步骤S1中向提供向三级全差分动态比较电路400提供一个差分采样信号，该差分采样信号的电压信号Vn6和电压信号Vp6相等，由于电路中器件的体质与理想 情况不同等客观因素的影响，在经过第一预放大模块410和第二预放大模块420的放大后， 得到的电压信号Vp4和电压信号Vn4不同，例如，在一实施例中，电压信号Vp4和电压信号Vn4 分别为10V和9V，导致输出的采样数字信号中，数字信号Lp和数字信号Ln分别为1和0（即Lp= 1，Ln=0）。 [0058] 在上述情况下，校正模块440通过步骤S2对第一晶体管阵列421和第二晶体管阵列422中的控制开关管的导通数量进行加减，直至输出的数字信号Lp和数字信号Ln的极性反 转，数字信号Lp和数字信号Ln由1和0变为0和1（即Lp=0，Ln=1），此时，电压信号Vp4和电压信号Vn4分别为10V和10.1V。校正之后的电压信号Vp4和电压信号Vn4之间的差值由校正模块 440的最小偏置校准步长决定。 [0059] 在一实施例中，如图8所示，锁存模块430包括第十三P型MOS管Q25、第十四P型MOS管Q26、第十五P型MOS管Q27、第十六P型MOS管Q28、第十三N型MOS管Q29、第十四N型MOS管 Q30、第十五N型MOS管Q31、第十六N型MOS管Q32、第十七N型MOS管Q33、第十八N型MOS管Q34、第一同相缓冲器U1和第二同相缓冲器U2。 [0060] 第十三P型MOS管Q25的源极以及第十四P型MOS管Q26的源极均与工作电源连接，第十三P型MOS管Q25的漏极分别与第十五P型MOS管Q27的源极以及第十五N型MOS管Q31的漏极 连接，第十四P型MOS管Q26的漏极分别与第十六P型MOS管Q28的源极以及第十八N型MOS管 Q34的漏极连接，第十三P型MOS管Q25的栅极以及第十四P型MOS管Q26的栅极均与第二预放 大模块420连接，以接入第四差分信号。第十五P型MOS管Q27的栅极分别与第十六P型MOS管 Q28的漏极、第十三N型MOS管Q29的栅极、第十六N型MOS管Q32的漏极以及第十七N型MOS管 Q33的漏极连接，第十五P型MOS管Q27的漏极分别与第十三N型MOS管Q29的漏极、第十六P型 MOS的栅极、第十六N型MOS管Q32的栅极以及第十四N型MOS管Q30的漏极连接。第十三N型MOS 管Q29的源极以及第十四N型MOS管Q30的源极均接地，第十四N型MOS管Q30的栅极分别与第 十三P型MOS管Q25的栅极以及第十五N型MOS管Q31的栅极连接，第十五N型MOS管Q31的源极 接地。第十六N型MOS管Q32的源极、第十七N型MOS管Q33的源极以及第十八N型MOS管Q34的源 极均接地，第十七N型MOS管Q33的栅极以及第十八N型MOS管Q34的栅极均与第十四P型MOS管 Q26的栅极连接。第一同相缓冲器U1的输入端与第十五P型MOS管Q27的漏极连接，第二同相 缓冲器U2的输入端与第十六P型MOS管Q28的漏极连接，第一同相缓冲器U1和第二同相缓冲 器U2用于输出采样数字信号。 [0061] 锁存模块430可以将模拟信号转换为数字信号，即基于四差分信号得到采样数字信号。 [0062] 图10示出了本申请一实施例提供的电子设备的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下： 电子设备20包括如上述任一项实施例的单比特时间交织模数转换电路10。电子设 备20可以是雷达等设备，输入差分信号可以是雷达回波。 [0063] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的 功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上 描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可 以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的 单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单 元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统 中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。 [0064] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。 [0065] 以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各 实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改 或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应 包含在本申请的保护范围之内。 |
||||||
