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氮化镓限幅器及氮化镓限幅器的制备方法

申请号 CN202310588044.X 申请日 2023-05-23 公开(公告)号 CN116707470A 公开(公告)日 2023-09-05
申请人 中国电子科技集团公司第十三研究所; 发明人 吕元杰; 梁士雄; 郝晓林; 宋洁晶; 胡泽先; 刘飞飞; 刘京亮; 徐森锋; 卜爱民; 冯志红;
摘要 本 发明 提供一种氮化镓 限幅 器及氮化镓限幅器的制备方法。该氮化镓限幅器包括:三级限幅 电路 ,三级限幅电路按照氮化镓限幅器的主传输线的 信号 传输方向依次接入主传输线;第一级限幅电路中包括2N个氮化镓PIN 二极管 ;任意N个氮化镓PIN二极管 串联 ,构成两个氮化镓PIN二极管串,第一氮化镓PIN二极管串的 阳极 端连接主传输线, 阴极 端接地,第二氮化镓PIN二极管串的阴极端连接主传输线,阳极端接地;第二级限幅电路中包括四个氮化镓 肖特基二极管 ;第三级限幅电路中包括两个氮化镓肖特基二极管。本发明能够提升整个氮化镓限幅器的功率容量和击穿 电压 。
权利要求

1.一种氮化镓限幅器,其特征在于,包括:三级限幅电路,第一级限幅电路、第二级限幅电路和第三级限幅电路按照氮化镓限幅器的主传输线的信号传输方向依次接入所述主传输线;
所述第一级限幅电路中包括2N个氮化镓PIN二极管,N为正整数;
任意N个氮化镓PIN二极管串联,构成两个氮化镓PIN二极管串,其中第一氮化镓PIN二极管串的阳极端连接所述主传输线,阴极端接地,第二氮化镓PIN二极管串的阴极端连接所述主传输线,阳极端接地;
所述第二级限幅电路中包括四个氮化镓肖特基二极管
任意两个氮化镓肖特基二极管串联,构成两个氮化镓肖特基二极管串,其中第一氮化镓肖特基二极管串的阳极端连接所述主传输线,阴极端接地,第二氮化镓肖特基二极管串的阴极端连接所述主传输线,阳极端接地;
所述第三级限幅电路中包括两个氮化镓肖特基二极管;
第一氮化镓肖特基二极管的阳极端连接所述主传输线,阴极端接地,第二氮化镓肖特基二极管的阴极端连接所述主传输线,阳极端接地。
2.根据权利要求1所述的氮化镓限幅器,其特征在于,所述第一级限幅电路中还包括2N个氮化镓肖特基二极管;
任意N个氮化镓肖特基二极管串联,构成第三氮化镓肖特基二极管串和第四氮化镓肖特基二极管串,所述第三氮化镓肖特基二极管串的阳极端连接所述第一氮化镓PIN二极管串的阴极端,所述第三氮化镓肖特基二极管串的阴极端接地;
所述第四氮化镓肖特基二极管串的阴极端连接所述第二氮化镓PIN二极管串的阳极端,所述第三氮化镓肖特基二极管串的阳极端接地。
3.根据权利要求2所述的氮化镓限幅器,其特征在于,所述第一级限幅电路中氮化镓肖特基二极管的数量为四个,氮化镓PIN二极管为两个。
4.一种氮化镓限幅器的制备方法,其特征在于,用于制备上述权利要求1‑3中任一项所述的氮化镓限幅器,所述氮化镓限幅器的制备方法包括:
+ ‑
在半绝缘衬底上依次生长NGaN层和NGaN层;

在所述N GaN层上生长SiO2层,预留出第一预设位置,并在所述第一预设位置上依次生‑ +
长I层GaN本征层、PGaN层以及PGaN层,得到PIN二极管台面

去除所述SiO2层后,在所述NGaN层除所述第一预设位置外和第二预设位置外的区域进+ +
刻蚀,直至露出所述NGaN层的上表面,在所述NGaN层上得到肖特基二极管台面;
+
在所述N GaN层上暴露区域的第三预设位置进行刻蚀,以便对所述PIN二极管台面和所述肖特基二极管台面进行台面隔离,直到露出所述半绝缘衬底的上表面;
+
在所述NGaN层的暴露区域上制备欧姆接触
+ + + ‑
在所述NGaN层和所述PGaN层上的暴露区域,以及所述NGaN层和NGaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器。
5.根据权利要求4所述的氮化镓限幅器的制备方法,其特征在于,所述在半绝缘衬底上+ ‑
依次生长NGaN层和NGaN层,包括:
+
在半绝缘衬底上采用金属有机化学气相沉积方式外延生长NGaN层;
+ ‑
在所述NGaN层上采用金属有机化学气相沉积方式外延生长NGaN层。

6.根据权利要求5所述的氮化镓限幅器的制备方法,其特征在于,在所述NGaN层上生长‑
SiO2层,预留出第一预设位置,并在所述第一预设位置上依次生长I层GaN本征层、PGaN层以+
及PGaN层,得到PIN二极管台面,包括:

在所述NGaN层上除第一预设位置外的区域生长SiO2层;
‑ ‑ +
在所述N GaN层上的所述第一预设位置上依次生长I层GaN本征层、P GaN层以及P GaN层;

在所述NGaN层上腐蚀所述SiO2层,得到PIN二极管台面。
7.根据权利要求6所述的氮化镓限幅器的制备方法,其特征在于,
+ + 18 ‑3 19
所述NGaN层的厚度范围为2μm~4μm,所述N GaN层的掺杂浓度量级为10 cm ~10 cm‑3

‑ ‑ 14 ‑3
所述N GaN层的厚度范围为200nm~1μm,所述N GaN层的掺杂浓度量级为10 cm ~
17 ‑3
10 cm ;
所述I层GaN本征层的厚度范围为400nm~800nm;
‑ ‑ 16 ‑3
所述PGaN层的厚度范围为300nm~600nm,所述PGaN层的掺杂浓度量级为10 cm ~
17 ‑3
10 cm ;
+ + 18 ‑3
所述PGaN层的厚度范围为300nm~600nm,所述PGaN层的掺杂浓度量级为10 cm ~
20 ‑3
10 cm ;
所述SiO2层的厚度范围为400nm~800nm。

8.根据权利要求4所述的氮化镓限幅器的制备方法,其特征在于,在所述NGaN层除所述第一预设位置外和第二预设位置外的区域进行刻蚀,包括:

在所述NGaN层除所述第一预设位置外和第二预设位置外的区域采用干法刻蚀工艺,利用感应耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀;
+
在所述NGaN层上暴露区域的第三预设位置进行刻蚀,包括:
+
在所述NGaN层上暴露区域的第三预设位置采用干法刻蚀工艺,利用感应耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀。
9.根据权利要求4所述的氮化镓限幅器的制备方法,其特征在于,制备欧姆接触采用的金属包括:Ti/Al/Ni/Au合金,Ti/Au合金,Ti/Al/Ti/Au合金,或Ti/Al/Pt/Au合金。
10.根据权利要求4‑9中任一项所述的氮化镓限幅器的制备方法,其特征在于,所述在+ + + ‑
所述N GaN层和所述P GaN层上的暴露区域,以及所述NGaN层和NGaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器,包括:
在暴露的半绝缘衬底上蒸发Ti/Au合金,形成氮化镓限幅器的外围金属电路;
+ + + ‑
在所述NGaN层和所述PGaN层上的暴露区域,以及所述NGaN层和NGaN层上的暴露区域蒸发Ti/Au合金或Ni/Au合金,制作电极,得到氮化镓限幅器的正面电路;
将氮化镓限幅器的背面减薄至50μm,并在其表面蒸发Ti/Au合金,形成背金层;
用划片机按照预定划片区域进行划片,得到氮化镓限幅器,所述氮化镓限幅器为包含氮化镓PIN二极管和氮化镓肖特基二极管在内的电路。

说明书全文

氮化镓限幅器及氮化镓限幅器的制备方法

技术领域

[0001] 本发明涉及半导体器件技术领域,尤其涉及一种氮化镓限幅器及氮化镓限幅器的制备方法。

背景技术

[0002] 随着科技的不断进步,尤其是微电子技术的突飞猛进,近年来,电子设备不断朝着集成化、小型化发展。不断提高的工作频率以及更多更先进的精密元器件的使用,大幅增加了设备功能,提升了设备性能,但也使得设备系统更加复杂。为保证设备能够应对高功率微波武器的冲击,需要进行更加专业的微波防护设计。
[0003] 目前,传统的微波限幅器电路采用以及砷化镓的PIN二极管,但是其受限于半导体材料的固有属性,器件性能受限。目前还没有性能好、高功率容量和高击穿电压的限幅器。

发明内容

[0004] 本发明实施例提供了一种氮化镓限幅器及氮化镓限幅器的制备方法,以解决现有技术中限幅器的性能差、功率容量低和击穿电压低的问题。
[0005] 第一方面,本发明实施例提供了一种氮化镓限幅器,包括:三级限幅电路,第一级限幅电路、第二级限幅电路和第三级限幅电路按照氮化镓限幅器的主传输线的信号传输方向依次接入所述主传输线;
[0006] 所述第一级限幅电路中包括2N个氮化镓PIN二极管,N为正整数;
[0007] 任意N个氮化镓PIN二极管串联,构成两个氮化镓PIN二极管串,其中第一氮化镓PIN二极管串的阳极端连接所述主传输线,阴极端接地,第二氮化镓PIN二极管串的阴极端连接所述主传输线,阳极端接地;
[0008] 所述第二级限幅电路中包括四个氮化镓肖特基二极管
[0009] 任意两个氮化镓肖特基二极管串联,构成两个氮化镓肖特基二极管串,其中第一氮化镓肖特基二极管串的阳极端连接所述主传输线,阴极端接地,第二氮化镓肖特基二极管串的阴极端连接所述主传输线,阳极端接地;
[0010] 所述第三级限幅电路中包括两个氮化镓肖特基二极管;
[0011] 第一氮化镓肖特基二极管的阳极端连接所述主传输线,阴极端接地,第二氮化镓肖特基二极管的阴极端连接所述主传输线,阳极端接地。
[0012] 在一种可能的实现方式中,所述第一级限幅电路中还包括2N个氮化镓肖特基二极管;
[0013] 任意N个氮化镓肖特基二极管串联,构成第三氮化镓肖特基二极管串和第四氮化镓肖特基二极管串,所述第三氮化镓肖特基二极管串的阳极端连接所述第一氮化镓PIN二极管串的阴极端,所述第三氮化镓肖特基二极管串的阴极端接地;
[0014] 所述第四氮化镓肖特基二极管串的阴极端连接所述第二氮化镓PIN二极管串的阳极端,所述第三氮化镓肖特基二极管串的阳极端接地。
[0015] 在一种可能的实现方式中,所述第一级限幅电路中氮化镓肖特基二极管的数量为四个,氮化镓PIN二极管为两个。
[0016] 第二方面,本发明实施例提供了一种氮化镓限幅器的制备方法,用于制备上述任一项所述的氮化镓限幅器,所述氮化镓限幅器的制备方法包括:
[0017] 在半绝缘衬底上依次生长N+GaN层和N‑GaN层;
[0018] 在所述N‑GaN层上生长SiO2层,预留出第一预设位置,并在所述第一预设位置上依‑ +次生长I层GaN本征层、PGaN层以及PGaN层,得到PIN二极管台面
[0019] 去除所述SiO2层后,在所述N‑GaN层除所述第一预设位置外和第二预设位置外的区+ +域进行刻蚀,直至露出所述NGaN层的上表面,在所述NGaN层上得到肖特基二极管台面;
[0020] 在所述N+GaN层上暴露区域的第三预设位置进行刻蚀,以便对所述PIN二极管台面和所述肖特基二极管台面进行台面隔离,直到露出所述半绝缘衬底的上表面;
[0021] 在所述N+GaN层的暴露区域上制备欧姆接触
[0022] 在所述N+GaN层和所述P+GaN层上的暴露区域,以及所述N+GaN层和N‑GaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器。
[0023] 在一种可能的实现方式中,所述在半绝缘衬底上依次生长N+GaN层和N‑GaN层,包括:
[0024] 在半绝缘衬底上采用金属有机化学气相沉积方式外延生长N+GaN层;
[0025] 在所述N+GaN层上采用金属有机化学气相沉积方式外延生长N‑GaN层。
[0026] 在一种可能的实现方式中,在所述N‑GaN层上生长SiO2层,预留出第一预设位置,并‑ +在所述第一预设位置上依次生长I层GaN本征层、PGaN层以及PGaN层,得到PIN二极管台面,包括:
[0027] 在所述N‑GaN层上除第一预设位置外的区域生长SiO2层;
[0028] 在所述N‑GaN层上的所述第一预设位置上依次生长I层GaN本征层、P‑GaN层以及P+GaN层;
[0029] 在所述N‑GaN层上腐蚀所述SiO2层,得到PIN二极管台面。
[0030] 在一种可能的实现方式中,所述N+GaN层的厚度范围为2μm~4μm,所述N+GaN层的掺18 ‑3 19 ‑3
杂浓度量级为10 cm ~10 cm ;
[0031] 所述N‑GaN层的厚度范围为200nm~1μm,所述N‑GaN层的掺杂浓度量级为1014cm‑3~17 ‑3
10 cm ;
[0032] 所述I层GaN本征层的厚度范围为400nm~800nm;
[0033] 所述P‑GaN层的厚度范围为300nm~600nm,所述P‑GaN层的掺杂浓度量级为1016cm‑317 ‑3
~10 cm ;
[0034] 所述P+GaN层的厚度范围为300nm~600nm,所述P+GaN层的掺杂浓度量级为1018cm‑320 ‑3
~10 cm ;
[0035] 所述SiO2层的厚度范围为400nm~800nm。
[0036] 在一种可能的实现方式中,在所述N‑GaN层除所述第一预设位置外和第二预设位置外的区域进行刻蚀,包括:
[0037] 在所述N‑GaN层除所述第一预设位置外和第二预设位置外的区域采用干法刻蚀工艺,利用感应耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀;
[0038] 在所述N+GaN层上暴露区域的第三预设位置进行刻蚀,包括:
[0039] 在所述N+GaN层上暴露区域的第三预设位置采用干法刻蚀工艺,利用感应耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀。
[0040] 在一种可能的实现方式中,制备欧姆接触采用的金属包括:Ti/Al/Ni/Au合金,Ti/Au合金,Ti/Al/Ti/Au合金,或Ti/Al/Pt/Au合金。
[0041] 在一种可能的实现方式中,所述在所述N+GaN层和所述P+GaN层上的暴露区域,以及+ ‑所述NGaN层和NGaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器,包括:
[0042] 在暴露的半绝缘衬底上蒸发Ti/Au合金,形成氮化镓限幅器的外围金属电路;
[0043] 在所述N+GaN层和所述P+GaN层上的暴露区域,以及所述N+GaN层和N‑GaN层上的暴露区域蒸发Ti/Au合金或Ni/Au合金,制作电极,得到氮化镓限幅器的正面电路;
[0044] 将氮化镓限幅器的背面减薄至50μm,并在其表面蒸发Ti/Au合金,形成背金层;
[0045] 用划片机按照预定划片区域进行划片,得到氮化镓限幅器,所述氮化镓限幅器为包括氮化镓PIN二极管和氮化镓肖特基二极管在内的电路。
[0046] 本发明实施例提供一种氮化镓限幅器及氮化镓限幅器的制备方法,通过设置三级限幅电路,在第一级限幅电路中设置氮化镓PIN二极管,氮化镓PIN二极管的功率容量大、击穿电压高,可以承受氮化镓限幅器输入的大脉冲电压和大功率,防止后级的氮化镓肖特基二极管被击穿。第二级限幅电路和第三级限幅电路中由不同数量的氮化镓肖特基二极管构成,可以分担氮化镓限幅器输入的大功率,从而整个氮化镓限幅器可以提升整个氮化镓限幅器的功率容量和击穿电压。附图说明
[0047] 为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0048] 图1是本发明实施例提供的氮化镓限幅器的结构示意图;
[0049] 图2是本发明另一实施例提供的氮化镓限幅器的结构示意图。
[0050] 图3是本发明实施例提供的一种氮化镓限幅器的制备方法的实现流程图
[0051] 图4‑1是本发明实施例提供的从半绝缘衬底制备到N‑GaN层得到的样品的示意图;
[0052] 图4‑2是本发明实施例提供的制备到P+GaN层的示意图;
[0053] 图4‑3是本发明实施例提供的去除SiO2层的示意图;
[0054] 图4‑4是本发明实施例提供的刻蚀N‑GaN层后的样品的示意图;
[0055] 图4‑5是本发明实施例提供的台面隔离后的示意图;
[0056] 图4‑6是本发明实施例提供的划片前的氮化镓限幅器的示意图。

具体实施方式

[0057] 以下描述中,为了说明而不是为了限定,提出了诸如特定系统结构、技术之类的具体细节,以便透彻理解本发明实施例。然而,本领域的技术人员应当清楚,在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中,省略对众所周知的系统、装置、电路以及方法的详细说明,以免不必要的细节妨碍本发明的描述。
[0058] 为使本发明的目的、技术方案和优点更加清楚,下面将结合附图通过具体实施例来进行说明。
[0059] 以下为本发明的装置实施例,对于其中未详尽描述的细节,可以参考上述对应的方法实施例。
[0060] 图1示出了本发明实施例提供的一种氮化镓限幅器的结构示意图,为了便于说明,仅示出了与本发明实施例相关的部分,详述如下:
[0061] 如图1所示,一种氮化镓限幅器1包括:三级限幅电路,第一级限幅电路、第二级限幅电路和第三级限幅电路按照氮化镓限幅器的主传输线的信号传输方向依次接入主传输线;
[0062] 第一级限幅电路中包括2N个氮化镓PIN二极管,N为正整数;
[0063] 任意N个氮化镓PIN二极管串联,构成两个氮化镓PIN二极管串,其中第一氮化镓PIN二极管串的阳极端连接主传输线,阴极端接地,第二氮化镓PIN二极管串的阴极端连接主传输线,阳极端接地;
[0064] 由于氮化镓PIN二极管可以承受大的脉冲电压和功率,因此放在氮化镓限幅器接收前端,作为接收前端的保护,防止第二级和第三级中的氮化镓肖特基二极管被击穿。参见图1所示,第一级限幅电路中包括2个氮化镓PIN二极管。在本实施例中不限定氮化镓PIN二极管的数量,但是氮化镓PIN二极管的数量与后级限幅电路中氮化镓肖特基二极管的数量有关系,需要两者的电阻匹配,因此在本实施例中,第一级限幅电路中可以设置2个氮化镓PIN二极管。
[0065] 氮化镓PIN二极管可以承受大的电压是由于其结构中的N‑GaN层的掺杂浓度量级‑ ‑和厚度决定的,因此可以在制备氮化镓限幅器时,设置NGaN层的掺杂浓度量级较小,例如N
14 ‑3 ‑ ‑
GaN层的掺杂浓度量级为10 cm ,同时NGaN层的厚度设置的较厚一点,例如NGaN层的厚度可以为1μm或接近1μm。
[0066] 参见图1所示,第二级限幅电路中包括四个氮化镓肖特基二极管;
[0067] 任意两个氮化镓肖特基二极管串联,构成两个氮化镓肖特基二极管串,其中第一氮化镓肖特基二极管串的阳极端连接主传输线,阴极端接地,第二氮化镓肖特基二极管串的阴极端连接主传输线,阳极端接地;
[0068] 第三级限幅电路中包括两个氮化镓肖特基二极管;
[0069] 第一氮化镓肖特基二极管的阳极端连接主传输线,阴极端接地,第二氮化镓肖特基二极管的阴极端连接主传输线,阳极端接地。
[0070] 第二级限幅电路和第三级限幅电路中分别由不同数量的氮化镓肖特基二极管构成,其用于分担氮化镓限幅器输出的大功率,可以进一步提升功率容量,减小限幅限,提升灵敏度。其中第二级限幅电路比第三级限幅电路的功率容量低,这是由于虽然增加氮化镓肖特基二极管的数量可以带来功率容量的提升,但是也会增加损耗,因此需要通过调节结构来消除带来的损耗影响,因此在本实施例中设置第二级限幅电路包括四个氮化镓肖特基二极管,第三级限幅电路包括两个氮化镓肖特基二极管。
[0071] 氮化镓肖特基二极管处于氮化镓限幅器的电路后端,氮化镓肖特基二极管的电阻‑ ‑要小,以便与前端进行匹配,因此需要N GaN层的浓度较大且厚度较小。例如N GaN层的掺杂
17 ‑3 ‑ ‑
浓度量级为10 cm ,同时NGaN层的厚度设置的较薄一点,例如NGaN层的厚度可以为200nm或稍大于200nm。
[0072] 在一实施例中,由于氮化镓PIN二极管的正向电流比氮化镓肖特基二极管的正向电流小,氮化镓PIN二极管的正向导通电阻大,因此氮化镓PIN二极管的功率提升有限,在本实施例中,通过采用氮化镓PIN二极管和氮化镓肖特基二极管组合的形式,可以实现承受更大耐压、更大功率,同时保持低的插损。
[0073] 因此,第一级限幅电路中还可以包括2N个氮化镓肖特基二极管;
[0074] 任意N个氮化镓肖特基二极管串联,构成第三氮化镓肖特基二极管串和第四氮化镓肖特基二极管串,第三氮化镓肖特基二极管串的阳极端连接第一氮化镓PIN二极管串的阴极端,第三氮化镓肖特基二极管串的阴极端接地;
[0075] 第四氮化镓肖特基二极管串的阴极端连接第二氮化镓PIN二极管串的阳极端,第三氮化镓肖特基二极管串的阳极端接地。
[0076] 参见图2所示的氮化镓限幅器结构,设置两个氮化镓肖特基二极管与一个氮化镓PIN二极管串联,构成一个二极管串,相同的两个二级管串构成二极管串对接入主传输线线上。
[0077] 上述氮化镓限幅器,由三级限幅电路按照氮化镓限幅器的主传输线的信号传输方向依次接入主传输线;其中第一级限幅电路包括氮化镓PIN二极管,其反向击穿电压大,用于承受氮化镓限幅器的大脉冲电压和大功率,防止后级的氮化镓肖特基二极管被击穿。第二级限幅电路和第三级限幅电路由不同数量的氮化镓肖特基二极管构成,可以分担氮化镓限幅器输入的大功率。其中第二级限幅电路比第三级限幅电路中的氮化镓肖特基二极管多,以便与第一级限幅电路的电阻匹配,使得整个氮化镓限幅器的插入损耗小。三级限幅电路结构可以提升整个氮化镓限幅器的功率容量和击穿电压。
[0078] 为本发明实施例还提供的一种氮化镓限幅器的制备方法的实现流程图,用于制备上述图1和图2中所示的氮化镓限幅器,氮化镓限幅器的制备方法如图3所示,详述如下:
[0079] 步骤301,在半绝缘衬底上依次生长N+GaN层和N‑GaN层。
[0080] 可选的,本实施例中,半绝缘衬底可以为化硅衬底或蓝宝石
[0081] 在一实施例中,参见图4‑1所示,在半绝缘衬底上依次生长N+GaN层和N‑GaN层,可以包括:
[0082] 在半绝缘衬底上采用金属有机化学气相沉积(Metal‑organic Chemical Vapor +Deposition,MOCVD)方式外延生长NGaN层;
[0083] 在N+GaN层上采用金属有机化学气相沉积方式外延生长N‑GaN层。
[0084] 可选的,N+GaN层的厚度范围为2μm~4μm,例如N+GaN层的厚度可以为2μm、3μm或4μm+ 18 ‑3 19 ‑3 +等,N GaN层的掺杂浓度量级为10 cm ~10 cm ,例如N GaN层的掺杂浓度量级可以为
18 ‑3 19 ‑3
10 cm 、10 cm 。
[0085] N‑GaN层的厚度范围为200nm~1μm,例如N‑GaN层的厚度可以为200nm、300nm、‑ 14 ‑3 17 ‑3 ‑500nm、800nm、1μm等,NGaN层的掺杂浓度量级为10 cm ~10 cm ,例如NGaN层的掺杂浓
14 ‑3 15 ‑3 16 ‑3 17 ‑3
度量级可以为10 cm 、10 cm 、10 cm 、10 cm 等。
[0086] 在一实施例中,参见图1或图2所示,为了氮化镓PIN二极管在第一级需要承受输入‑ ‑端较高的电压,可以将NGaN层的掺杂浓度量级设置的较低一点,例如NGaN层的掺杂浓度量
14 ‑3 ‑ ‑
级为10 cm ,同时N GaN层的厚度设置的较厚一点,例如NGaN层的厚度可以为1μm或接近1μm。
[0087] 在一实施例中,参见图1或图2所示,设置在氮化镓限幅器第二级限幅电路和第三级限幅电路中的氮化镓肖特基二极管,其电阻要与前端进行匹配,因此需要设置的小一点,‑ ‑因此需要将N GaN层的掺杂浓度量级设置的较高一点,例如N GaN层的掺杂浓度量级为
17 ‑3 ‑ ‑
10 cm ,同时N GaN层的厚度设置的较薄一点,例如NGaN层的厚度可以为200nm或稍大于
200nm。
[0088] 需要说明的是,上述提高氮化镓PIN二极管的输入端的电压和降低氮化镓限幅器的电阻的需求在一个氮化镓限幅器中只能针对一个实现。
[0089] 步骤302,在N‑GaN层上生长SiO2层,预留出第一预设位置,并在第一预设位置上依‑ +次生长I层GaN本征层、PGaN层以及PGaN层,得到PIN二极管台面。
[0090] 可选的,在N‑GaN层上除第一预设位置外的区域生长SiO2层;在N‑GaN层上的第一预‑ + ‑设位置上依次生长I层GaN本征层、P GaN层以及PGaN层,参见图4‑2;在NGaN层上腐蚀SiO2层,得到PIN二极管台面,参见图4‑3。
[0091] 其中,步骤302可以包括:
[0092] 在N‑GaN层上采用金属有机化学气相沉积方式外延生长I层GaN本征层;
[0093] 在I层GaN本征层上采用金属有机化学气相沉积方式外延生长P‑GaN层;
[0094] 在P‑GaN层上采用金属有机化学气相沉积方式外延生长P+GaN层。
[0095] 可选的,I层GaN本征层的厚度范围为400nm~800nm。例如I层GaN本征层的厚度可以为400nm、500nm、600nm、700nm、800nm等。
[0096] P‑GaN层的厚度范围为300nm~600nm,P‑GaN层的掺杂浓度量级为1016cm‑3~1017cm‑3 ‑ ‑。例如P GaN层的厚度可以为300nm、500nm、600nm等,P GaN层的掺杂浓度量级可以为
16 ‑3 17 ‑3
10 cm 、10 cm 等。
[0097] P+GaN层的厚度范围为300nm~600nm,P+GaN层的掺杂浓度量级为1018cm‑3~1020cm‑3 + +。例如,P GaN层的厚度可以为300nm、500nm、600nm等,P GaN层的掺杂浓度量级可以为
18 ‑3 19 ‑3 20 ‑3
10 cm 、10 cm 、10 cm 等。
[0098] 这里第一预设位置为PIN二极管阳极所需设置的位置。
[0099] 步骤303,去除SiO2层后,在N‑GaN层除第一预设位置外和第二预设位置外的区域进+ +行刻蚀,直至露出NGaN层的上表面,在NGaN层上得到肖特基二极管台面。
[0100] 在图4‑3的基础上对N‑GaN层进行刻蚀,以便刻蚀得到肖特基二极管台面。
[0101] 第二预设位置为肖特基二极管台面对应位置。
[0102] 在一实施例中,在N‑GaN层除第一预设位置外和第二预设位置外的区域进行刻蚀,‑包括:在NGaN层除第一预设位置外和第二预设位置外的区域采用干法刻蚀工艺,利用感应‑
耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀,参见图4‑4,为刻蚀NGaN层后的样品,其中+ + ‑ +
NGaN层上左边刻蚀剩余的PGaN层对应的NGaN层,为PIN二极管台面,N GaN层上右边刻蚀‑
剩余的NGaN层为肖特基二极管台面。
[0103] 感应耦合离子刻蚀主要通过高频辉光放电反应,将反应气体解离为活性粒子,轰击刻蚀材料,同时与刻蚀材料进行反应来实现刻蚀,刻蚀速度快、没有污染。
[0104] 步骤304,在N+GaN层上暴露区域的第三预设位置进行刻蚀,以便对PIN二极管台面和肖特基二极管台面进行台面隔离,直到露出半绝缘衬底的上表面。
[0105] 继续对N+GaN层进行刻蚀,以便将PIN二极管台面和肖特基二极管台面进行台面隔离。
[0106] 参见图4‑5,第三预设位置为N+GaN层中被刻蚀掉的区域对应的位置。
[0107] 在一实施例中,在N+GaN层上暴露区域的第三预设位置进行刻蚀,可以包括:
[0108] 在N+GaN层上暴露区域的第三预设位置采用干法刻蚀工艺,利用感应耦合离子刻蚀设备采用BCL3或CL2气体进行刻蚀。参见图4‑5,分别在PIN二极管台面下和肖特基二极管+ +台面下保留对应的NGaN层,同时在NGaN层预留PIN二极管和肖特基二极管分别对应的阴极+
和阳级占用的位置,其余的NGaN层刻蚀掉。
[0109] 步骤305,在N+GaN层上制备欧姆接触。
[0110] 需要说明的是,步骤304和步骤305的顺序不限定,可以先进行步骤304,再执行步骤305,也可以先执行步骤305再执行步骤304。
[0111] 在一实施例中,制备欧姆接触采用的金属包括:Ti/Al/Ni/Au合金,Ti/Au合金,Ti/Al/Ti/Au合金,或Ti/Al/Pt/Au合金。
[0112] 在N+GaN层上进行光刻电子束蒸发、金属剥离、高温快速退火,采用Ti/Al/Ni/Au、+Ti/Au、Ti/Al/Ti/Au、Ti/Al/Pt/Au等合金制作欧姆接触。光刻操作是在NGaN层上制备光刻图形,以便在图形镂空区域进行电子束蒸发,形成金属层。去掉光刻胶后,将光刻区域外的金属进行玻璃,留下光刻图形内的金属,然后在氮气中进行高温快速退火,高温快速退火的温度为700℃至800℃。后续就可以在欧姆接触位置制备阳极和阴极。
[0113] 步骤306,在N+GaN层和P+GaN层上的暴露区域,以及N+GaN层和N‑GaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器。
[0114] 在一实施例中,步骤306可以包括:
[0115] 在暴露的半绝缘衬底上蒸发Ti/Au合金,形成氮化镓限幅器的外围金属电路;
[0116] 在N+GaN层和P+GaN层上的暴露区域,以及N+GaN层和N‑GaN层上的暴露区域蒸发Ti/Au合金或Ni/Au合金,制作电极,得到氮化镓限幅器的正面电路。参见图4‑6中,在半绝缘衬+ + +底上左侧的NGaN上分别制备阳极和阴极,并在刻蚀剩余的PGaN层上制备阳极,将NGaN上+
制备的阳极和P GaN层上制备的阳极之间制备空气桥,使阳极连接在一起,形成氮化镓PIN+ ‑
二极管。在半绝缘衬底上右侧的NGaN上分别制备阳极和阴极,并在刻蚀剩余的NGaN层上制+ ‑
备阳极,将N GaN上制备的阳极和NGaN层上制备的阳极之间制备空气桥,使阳极连接在一起,形成氮化镓肖特基二极管,正面电路制备完成后,将氮化镓限幅器的背面减薄至50μm,并在其表面蒸发Ti/Au合金,形成背金层;
[0117] 用划片机按照预定划片区域进行划片,即在图4‑6氮化镓PIN二极管阴极与氮化镓肖特基二极管阳极之间的半绝缘衬底上进行划片,得到氮化镓限幅器,氮化镓限幅器包含氮化镓PIN二极管和氮化镓肖特基二极管在内的电路。通过在不同的预定划片区域进行划片,可以得到图1和图2所示的氮化镓限幅器。
[0118] 本发明实施例通过在半绝缘衬底上依次生长N+GaN层和N‑GaN层;在N‑GaN层上生长‑ +SiO2层,预留出第一预设位置,并在第一预设位置上依次生长I层GaN本征层、PGaN层以及P‑
GaN层,得到PIN二极管台面;去除所述SiO2层后,在NGaN层除第一预设位置外和第二预设位+ +
置外的区域进行刻蚀,直至露出NGaN层的上表面,在NGaN层上得到肖特基二极管台面;在N+
GaN层上暴露区域的第三预设位置进行刻蚀,以便对PIN二极管台面和肖特基二极管台面+ +
进行台面隔离,直到露出半绝缘衬底的上表面;在NGaN层的暴露区域上制备欧姆接触;在N+ + ‑
GaN层和PGaN层上的暴露区域,以及NGaN层和NGaN层上的暴露区域制作电极,并采用划片机按照预定划片区域进行划片,得到氮化镓限幅器。本发明实施例通过生长方式制备得到氮化镓PIN二极管,再通过刻蚀方式得到氮化镓肖特基二极管,可以快速得到所需氮化镓限幅器,且污染少,为后续制备功率容量大、击穿电压高的氮化镓限幅器提供基础芯片。另外‑
通过设置NGaN层的不同掺杂浓度量级和不同厚度可以实现氮化镓PIN二极管的输入端承受高电压,或者实现氮化镓肖特基二极管的功率容量与氮化镓PIN二极管的功率容量匹配。
[0119] 应理解,上述实施例中各步骤的序号的大小并不意味着执行顺序的先后,各过程的执行顺序应以其功能和内在逻辑确定,而不应对本发明实施例的实施过程构成任何限定。
[0120] 以上所述实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围,均应包含在本发明的保护范围之内。
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