一方面进行着半导体集成电路的高速化、高集成化，另一方面出现了产生电磁干扰(EMI：Electromagnetic Interference)的问题。因此，若要降低EMI，则增加由进行了扩频之后的时钟信号进行操作的设备。
通过对生成所希望频率的时钟信号的PLL(Phase Locked Loop：锁相环)实施用于扩频的特殊的控制从而能够获得扩频时钟信号。以往，对PLL中的电压控制振荡器的输入电压(使用电流控制振荡器时为输入电流)进行调制，并改变分频器的分频比，从而生成扩频时钟信号(例如，参照专利文献1以及2)。另外，从电压控制振荡器所输出的相位或者频率不同的多个时钟信号之中恰当地切换任意一种并进行输出(例如，参照专利文献3)。
[专利文献1]特开2001-44826号公报
[专利文献2]特开2000-209033号公报
[专利文献3]特开2005-184488号公报
若增大PLL的环路带宽，则从PLL输出的时钟信号的峰值电平下降。因而，对于降低EMI优选尽量增大PLL的环路带宽。但是，若增大PLL的环路带宽，则从PLL输出的时钟信号的抖动(jitter)以及噪声特性劣化，有时将引起设备的错误操作。特别在近年来的大规模系统LSI中，由于混入基准信号或电源的噪声较大，因此为了减少其影响优选尽量减小PLL的环路带宽。这样，难以同时满足EMI的降低与抖动以及噪声特性的提高的双方面。

鉴于上述问题，本发明的课题是提高扩频的时钟信号的抖动以及噪声特性。
为了解决上述问题，本发明采用的方法是具有：PLL；扩频控制部，其对PLL进行控制，以输出扩频后的时钟信号；以及环路带宽控制部，在扩频控制部的操作过程中，改变PLL的环路带宽。根据该结构，能够改变输出扩频的时钟信号的PLL的环路带宽，能够提高该扩频时钟信号的抖动以及噪声特征。
具体而言，PLL具有：电压控制振荡器，以与输入的电压相应的频率进行振荡；分频器，其对电压控制振荡器的输出进行分频；相位比较器，其进行分频器的输出与基准时钟信号之间的相位比较；以及环路滤波器，其对相位比较器的输出进行平滑化，输出用于控制电压控制振荡器的电压。另外，环路带宽控制部控制相位比较器、环路滤波器、电压控制振荡器以及分频器中的至少一个，从而改变PLL的环路带宽。PLL还可以具有第2分频器，该第2分频器对原时钟信号进行分配，从而生成基准时钟信号。该情况下，环路带宽控制部控制分频器时，也控制第2分频器。
扩频控制部以及环路带宽控制部优选按照共同的控制信号进行操作。这样一来，对PLL的扩频控制与环路带宽控制关联地进行操作，能够生成低抖动、低噪声、低峰值的扩频时钟信号。
另外，优选上述扩频时钟产生装置还具有探测部，探测部探测从PLL输出的时钟信号的峰值电平、抖动、噪声电平、频率变化率、该时钟信号有无扩频调制、扩频的调制频率以及调制幅度中的至少一个。在此，环路带宽控制部根据探测部的探测结果，改变PLL的环路带宽。根据该结构，基于PLL的输出特性能够生成低抖动、低噪声、低峰值的扩频的时钟信号。
进一步优选环路带宽控制部，使PLL的环路带宽设定为规定值时的该环路带宽与探测部的探测结果相对应，并记录在存储器中，从存储器读出与如下信息中的至少一个的希望值相对应的PLL的环路带宽，改变所述PLL的环路带宽，使所述PLL的环路带宽成为该读出的环路带宽，其中，信息包括从PLL输出的时钟信号的峰值电平、抖动、噪声电平、频率变化率、该时钟信号有无扩频调制、扩频的调制频率以及调制幅度。或者，环路带宽控制部将对探测部的探测结果成为希望值时的控制对象的控制值记录在存储器中，以从存储器读出的控制值改变PLL的环路带宽。根据这种结构，在扩频时钟产生装置的操作开始之后，省略由探测部进行的探测操作，能够以更短时间将PLL的环路带宽设定为希望值。
另外，优选上述扩频时钟产生装置还具有：比较器，对由扩频控制部调制环路滤波器的输出从而生成的电压控制振荡器的控制电压与基准电压进行比较；以及探测部，根据比较器的比较结果，探测从PLL输出的时钟信号有无扩频调制、扩频的调制频率以及调制幅度中的至少一个。在此，环路带宽控制部根据探测部的探测结果，改变PLL的环路带宽。根据这种结构，从电压控制振荡器的控制电压掌握扩频的控制内容，基于该控制内容能够生成低抖动、低噪声、低峰值的扩频的时钟信号。
再有，优选上述扩频时钟产生装置还具有：第2相位比较器，其对从PLL输出的时钟信号以及从分频器输出的时钟信号中的任何一个与第2基准时钟信号进行相位比较；以及探测部，根据第2相位比较器的比较结果，探测从PLL输出的时钟信号有无扩频调制、扩频的调制频率以及调制幅度中的至少一个。在此，环路带宽控制部根据探测部的探测结果，改变PLL的环路带宽。根据这种结构，从PLL或者分频器的输出把握扩频的控制内容，基于该控制内容能够生成低抖动、低噪声、低峰值的扩频的时钟信号。
具体而言，相位比较器根据从分频器输出的时钟信号与基准时钟信号之间的相位比较结果，选择性地输出拉电流(Source Current)以及灌电流(sink current)中的任何一个，或者选择性地输出拉电压以及灌电压中的任何一个，环路带宽控制部改变拉电流以及灌电流的大小，或者改变拉电压以及灌电压的大小。
再有，具体而言，环路滤波器具有：电阻电路，其具有至少一个电阻元件；以及电容电路，其连接于电阻电路，具有至少一个电容元件，环路带宽控制部改变电阻电路中的电阻元件的连接状态以及电容电路中的电容元件的连接状态中的至少一种连接状态。
再有，具体而言，电压控制振荡器具有：VI转换电路，其生成与输入的电压相应大小的电流；以及环状振荡器，以与生成的电流相应的频率进行振荡，环路带宽控制部改变VI转换电路的电压电流转换增益。
再有，具体而言，电压控制振荡器具有：电感电路，其具有至少一个电感元件；以及电容电路，其连接于电感电路，具有至少一个电容元件，环路带宽控制部改变电感电路中的电感元件的连接状态以及电容电路中的电容元件的连接状态中的至少一种连接状态。
再有，具体而言，分频器是可变分频器，环路带宽控制部改变分频器的分频比。
再有，具体而言，分频器以及第2分频器都是可变分频器，环路带宽控制部以相同比例改变分频器的分频比以及第2分频器的分频比。
根据如上述的本发明，仅对现有的扩频时钟产生装置进行变动，便能够提高扩频时钟信号的抖动以及噪声特性。
附图说明
图1是第1实施方式中的扩频时钟产生装置的结构图。
图2是相位比较器中的输出部分的电路结构图。
图3是相位比较器中的输出部分的电路结构图。
图4是环路滤波器的电路结构图。
图5是电压控制振荡器的电路结构图。
图6是电压控制振荡器的电路结构图。
图7是合成了扩频控制以及环路带宽控制时的各种信号的波形图。
图8是对应图7所示的各区间的输出时钟信号的频谱波形图。
图9是第2实施方式中的扩频时钟产生装置的结构图。
图10是用于说明频率变化率的图。
图11是用于探测频率变化率的电路结构图。
图12是图11的频率变化率探测电路的时序图。
图13是基于时钟信号的峰值电平以及抖动的探测结构改变PLL的环路带宽的流程图。
图14是第3实施方式中的扩频时钟产生装置的结构图。
图15是第4实施方式中的扩频时钟产生装置的结构图。
图16是第5实施方式中的扩频时钟产生装置的结构图。
图中：
10-PLL
11-PD(相位比较器)
12-LPF(环路滤波器)
13-VCO(电压控制振荡器)
14-分频器
15-分频器(第2分频器)
20-扩频控制部
30-环路带宽控制部
40-探测部
50-比较部
60-PD(第2相位比较器)
70-存储器
121-电阻元件(电阻电路)
122-电容电路
1221-电容元件
1223-电容元件
131-环状振荡器
132-VI转换电路
133-电感元件(电感电路)
134-电容电路
1341-电容元件
1344-变容二极管(Varicap)(电容元件)

下面，参照附图对用于实施本发明的最佳方式进行说明。
(第1实施方式)
图1表示第1实施方式中的扩频时钟产生装置的结构。PLL10接收时钟信号CKref(基准时钟信号)，输出时钟信号CKout。具体而言，分频器14对时钟信号CKout进行分频，相位比较器(PD)11进行从分频器14输出的时钟信号CKdiv与时钟信号CKref之间的相位比较，环路滤波器(LPF)13对PD11的输出进行平滑，电压控制振荡器(VCO)13以与输入电压相应的频率进行振荡，输出时钟信号CKout。分频器15对时钟信号CKorg(原时钟信号)进行分频从而生成时钟信号CKref。
扩频控制部20对PLL10进行用于扩频时钟信号的输出的控制。具体而言，扩频控制部20调制对VCO13的输入电压，使分频器14或者分频器15的分频比变化，从VCO13所输出的相位或者频率不同的多个时钟信号中恰当地切换其中一个。此外，从图中的扩频控制部20延伸的虚线箭头表示扩频控制部20的控制可能性，并不意味对全部进行控制。
环路带宽控制部30控制PD11、LPF12、VCO13以及分频器14的至少一个。此外，从图中的环路带宽控制部30延伸的虚线箭头表示环路带宽控制部30的控制可能性，并不意味对全部进行控制。在此，若将PLL10的环路带宽设为ω，将PD11的增益设为Kpd，将LPF13的传输函数设为F，将VCO13的增益设为Kvco，将分频器14的分频比设为1/N，则这些参量之间如下的关系式成立。
ω∝Kpd·F·Kvco·(1/N)                (1)
因而，通过控制PD11、LPF12、VCO13以及分频器14的至少一个，能够改变PLL10的环路带宽。下面，对由环路带宽控制部30控制的PLL10的各要素的具体结构进行说明。
(相位比较器的结构例1)
图2表示PD11中的输出部分(电流型充电泵(charge pump)电路)的电路结构图。信号UP以及DN从PD11中的并未图示的相位比较部分输出。信号UP在时钟信号CKref的相位比时钟信号CKdiv的相位超前时输出。信号DN在时钟信号CKref的相位比时钟信号CKdiv的相位延迟时输出。开关111由信号UP进行开关控制，控制有无拉电流Icpp的输出。开关112由信号DN进行开关控制，控制有无灌电流Icpn的输出。
拉电流是由电流源13以及并联连接于此的4个电流开关电路114提供。灌电流是由电流源15以及并联连接于此的4个电流开关电流114提供。电流开关电路114由1个电流源1141与其两端的开关对1142构成。开关对1142由来自环路频带控制部30的控制信号B的各数据位进行开关控制。也就是说，能够由控制信号B改变拉电流Icpp以及灌电流Icpn的大小。此外，在本例中，为了方便控制信号B设为4位。
在此，使电流源113以及115的供应电流量为16μA，使对应控制信号B的3～0数据位的电流源的供应电流量分别为8μA、4μA、2μA以及1μA。该情况下，在控制信号[3:0]为[1，1，0，0]时拉电流Icpp以及灌电流Icpn都为28μA。另一方面，在控制信号[3:0]为[1，0，0，0]时拉电流Icpp以及灌电流Icpn都为24μA。
拉电流Icpp与灌电流Icpn的大小与PD11的增益成比例关系。由于PLL10的环路带宽与PD11的增益成比例(参照关系式(1))，因此通过改变拉电流Icpp以及灌电流Icpn的大小能够改变PLL10的环路带宽。
(相位比较器的结构例2)
图3表示PD11的输出部分(电压型充电泵电路)的电路结构例。对于信号UP以及DN如上所述。开关111由信号UP进行开关控制，控制有无拉电压Vcpp的输出。开关112由信号DN进行开关控制，控制有无灌电压Vcpn的输出。
拉电压由串联连接的4个电压开关电路117提供。灌电压由串联连接的4个电压开关电路117提供。电压开关电路117由1个电压源1171与其两端的开关对1172构成。拉电压供应侧的开关对1172由来自环路带宽控制部30的控制信号B的各数据位的反转进行开关控制。另一方面，灌电压供应侧的开关对1172由控制信号B的各数据位进行开关控制。也就是说，能够由控制信号B改变拉电压Vcpp以及灌电压Vcpn的大小。此外，在本例中，为了方便控制信号B设为4位。
在此，使对应控制信号B的3～0位的拉电压供应侧的电压源的电压分别为3.0V、0.3V、0.2V以及0.1V，使对应控制信号B的3～0位的灌电压供给侧的电压源的电压分别为0.4V、0.3V、0.2V以及0.1V。该情况下，在控制信号B[3:0]为[1，1，0，0]时拉电压Vcpp为3.3V(＝3.0+0.3)，灌电压Vcpn为0.3V(0.2+0.1)。因而，PD11的输出电压幅度为3.0V(3.3-0.3)。另一方面，控制信号B[3:0]为[1，0，0，0]时拉电压Vcpp为3.0V，灌电压Vcpn为0.6V(＝0.3+0.3+0.1)。因而，PD11的输出电压幅度为2.4V(3.0-0.6)。
由拉电压Vcpp与灌电压Vcpn决定的PD11的输出电压幅度与PD11的增益成比例关系。由于PLL10的环路带宽与PD11的增益成比例(参照关系式(1))，因此通过改变拉电压Vcpp以及灌电压Vcpn的大小，能够改变PLL10的环路带宽。
(环路滤波器的结构例)
图4表示LPF12的电路结构例。LPF12由作为电阻电路的电阻元件121以及串联连接于该电阻元件的电容电路122构成。电容电路122由电容元件1221以及并联连接于该电容元件的多个电容开关电路1222构成。电容开关电路1222由1个电容元件1223与其两端的开关对1224构成。开关对1224由来自环路带宽控制部30的控制信号B的各数据位进行开关控制。也就是说，能够由控制信号B改变电容电路122的合成电容值从而改变LPF12的传输函数。由于PLL10的环路带宽与LPF12的传输函数成比例(参照关系式(1))，因此通过改变电容电路122中的电容元件1221以及1223的连接状态，能够改变PLL10的环路带宽。
此外，由多个电阻元件构成电阻电路，也可以改变电阻电路中的电阻元件的连接状态。该情况下，改变电阻电路的合成电阻值从而改变LPF12的传输函数，能够改变PLL10的环路带宽。
(电压控制振荡器的结构例1)
图5表示VCO13的电路结构例。环状振荡器131以与提供的偏置电流Ibias相应的频率进行振荡从而输出时钟信号CKout。VI转换电路131生成偏置电流Ibias。偏置电流Ibias从电流反射镜电路1321输出。在电流反射镜1321的输入侧连接晶体管1322以及并联连接于该晶体管1322的多个晶体管1323。对晶体管1322的栅极施加VCO13的输入电压。对晶体管1323的栅极经由开关1324施加VCO13的输入电压。开关1324由来自环路带宽控制部30的控制信号B的各数据位进行开关控制。也就是说，由控制信号B控制晶体管1323的导通/关断从而改变VI转换电路132的电压电流转换增益，这样能够改变VCO13的增益。由于PLL10的环路带宽与VCO13的增益成比例(参照关系式(1))，因此通过改变VI转换电路132的电压电流转换增益能够改变PLL10的环路带宽。
(电压控制振荡器的结构例2)
图6表示VCO13的电路结构例。VCO13由作为电感电路的电感元件133以及并联连接于该电感元件133的电容电路134构成。电容电路134由电容元件1341以及并联连接于该电容元件1341的变容二极管对1342以及多个变容二极管开关电路1343构成。变容二极管1342由对置的2个变容二极管1344构成，在2个变容二极管1344的连接点施加VCO13的输入电压。变容二极管开关电路1343构成为：由1个变容二极管1344与其两端的开关对1345构成的电路相对置地连接。在该连接点施加VCO13的电压。开关对1345由来自环路带宽控制部30的控制信号B的各数据位进行开关控制。也就是说，由控制信号B改变电容电路134的合成电容值从而能够改变VCO13的增益。由于PLL10的环路带宽与VCO13的增益成比例(参照关系式(1))，因此通过改变电容电路134中的电容元件1341以及变容二极管1344的连接状态能够改变PLL10的环路带宽。
此外，也可以由多个电感元件构成电感电路，从而改变电感电路中电感元件的连接状态。该情况下，通过改变电感电路的合成电感从而VCO13的增益产生变化，能够改变PLL10的环路带宽。
(分频器的结构例)
分频器14根据来自环路带宽控制部30的控制信号B来改变分频比。例如，控制信号B[3:0]为[1，0，0，0]时分频器14将分频比设定为1/8，在控制信号B[3:0]为[1，1，0，0]时分频器14将分频比设定为1/12。由于PLL10的环路带宽与分频器14的分频比成比例(参照关系式(1))，因此通过改变分频器14的分频比能够改变PLL10的环路带宽。
在改变分频器14的分频比时，分频器15的分频比也同时改变。由此，能够使时钟信号CKout的频率保持恒定的状态下改变PLL10的环路带宽。例如，若将分频器14以及15的分频比分别设为1/8、以及1/4，将时钟信号CKorg的频率设为24MHz，则时钟信号CKout的频率为48MHz。在此，将分频器14的分频比改变为1/12时，同时使分频器15的分频比为1/6。这样一来，能够使时钟信号CKout的频率保持在48MHz的情况下使PLL10的环路带宽变化至2/3倍。
接下来，对PLL10的环路带宽的变更时刻进行说明。环路带宽控制部30根据频率扩展控制部20的操作改变PLL10的环路带宽。具体而言，如图1所示，使扩频控制部20以及环路带宽控制部30按照共同的控制信号CTL进行操作即可。下面，表示几个控制例。
(控制例1)
控制信号CTL是控制扩频控制的开启/停止的信号，在由控制信号CTL开启扩频控制时，环路带宽控制部30增大PLL10的环路带宽从而降低时钟信号CKout的峰值。另一方面，在由控制信号CTL停止扩频控制时，环路带宽控制部30减小PLL10的环路带宽从而提高时钟信号CKout的抖动以及噪声特性。
(控制例2)
控制信号CTL是改变扩频的调制频率的信号，在由控制信号CTL将扩频的调制频率设定得较高时，环路带宽控制部30降低PLL10的环路带宽从而提高时钟信号CKout的抖动以及噪声特性。另一方面，由控制信号CTL将扩频的调制频率设定得较低时，环路带宽控制部30增大PLL10的环路带宽从而减低时钟信号CKout的峰值。
(控制例3)
控制信号CTL是改变扩频的调制幅度的信号，由控制信号CTL将扩频的调制幅度设定得较大时，环路带宽控制部30减小PLL10的环路带宽从而提高时钟信号CKout的抖动以及噪声特性。另一方面，由控制信号CTL将扩频的调制幅度设定得较小时，环路带宽控制部30增大PLL10的环路带宽从而降低时钟信号CKout的峰值。
也可以扩频控制部20的控制对象与环路带宽控制部30的控制对象是相同的。该情况下，控制对象以如下两种方式进行控制，分别是：(1)合成各自的控制结果从而进行控制，或者(2)合成从各自输出的控制信号从而进行控制。例如，控制图4所示的结构的LPF12时，若是(1)的控制方式，则环路带宽控制部30改变电容元件1221的电容值从而将环路带宽设定为希望值，扩频控制部20输出控制信号B进行扩频控制；另一方面，所是(2)的控制方式，则对扩频控制部20的控制信号与环路带宽控制部30的控制信号进行逻辑运算，从而得出控制信号B来控制多个开关对1224。
图7表示合成了扩频控制以及环路带宽控制时的各种信号的波形。图7(a)表示扩频控制部20输出的控制信号，图7(b)表示环路带宽控制部30输出的控制信号，图7(c)表示这些控制信号的合成信号，图7(d)表示时钟信号CKout。在图中的I区间环路带宽设定得较大，II区间环路带宽设定得较小，III区间环路带宽设定为中等程度。通过区间I～III虽然保持在恒定的中心频率F0，但是由于PLL10的环路带宽不同，尽管区间I以及区间III的波形是线性的，可是区间II的波形出现变形。另外，时钟信号CKout中含有的噪声以及抖动在区间I中较多，在区间II中减少，在区间III中为中等程度。
图8表示各对应区间I～III的时钟信号CKout的频谱波形。图8(a)表示对应区间I的时钟信号CKout的频谱波形。在区间I，峰值降低率好，但噪声特性不好。图8(b)表示对应区间II的时钟信号CKout的频谱波形。在区间II，噪声特性好，但峰值降低率不好。图8(c)表示对应区间III的时钟信号CKout的频谱波形。在区间III，峰值降低率以及噪声特性都好。
以上，根据本实施方式，使对PLL10的扩频控制与环路带宽控制关联地进行操作，从而能够生成低抖动、低噪声、低峰值的扩频时钟信号CKout。
此外，控制对象的PLL并不限于模拟式的，也可以是数字式的。再有，并不改变分频器14的分频比时可以省略分频器15。再有，也可以将VCO13置换为电流控制振荡器。
(第2实施方式)
图9表示第2实施方式中的扩频时钟产生装置的结构。本实施方式中的装置构成为在第1实施方式的装置中追加探测部40。下面，仅对与第1实施方式的不同点进行说明。
探测部40探测从PLL10输出的时钟信号CKout的峰值电平、抖动及噪声电平以及时钟信号CKout有无扩频调制以及扩频的调制频率以及调制幅度的至少一个。另外，根据标准对扩频的时钟信号CKout的频率变化率设置限制的情况下，探测部40可以探测时钟信号CKout的频率变化率。
频率变化量如图10(a)以及(b)所示那样定义为：时钟信号CKout的每单位时间的频率变动(Δf/Δt)。图11表示用于探测频率变化率的电路结构。图12是该电路的时序图。脉冲产生电路401以相当于上述的单位时间Δt的周期输出信号Fp。组合电路402在信号Fp为“H”时取入时钟信号CKout，并将其结果作为信号dFcnt进行输出。计数器403在每单位时间Δt对信号dFcnt的上升沿进行计数。计算电路404对计数器403的第i个计数值与第i+1个计数值的差值进行计算。该计算值|N(i+1)-N(i)|相当于频率变化率。
环路带宽控制部30基于探测部40的探测结果改变PLL10的环路带宽。具体而言，在时钟信号CKout的峰值电平比规定值大时、抖动比规定值小时、噪声电平比规定值大时、或者频率变化率比规定值小时，环路带宽控制部30增大PLL10的环路带宽从而降低时钟信号CKout的峰值。另一方面，在时钟信号CKout的峰值电平比规定值小时、抖动比规定值大时、噪声电平比规定值大时、或者频率变化率比规定值大时，环路带宽控制部30减小PLL10的环路带宽从而提高时钟信号CKout的抖动以及噪声特性。此外，环路带宽控制部30的控制对象如上所述。
环路带宽控制部30可以基于由探测部40进行的时钟信号CKout的峰值电平、抖动及噪声电平以及时钟信号CKout有无扩频调制以及扩频的调制频率以及调制幅度的2个以上的探测结果，来改变PLL10的环路带宽。图13表示基于时钟信号CKout的峰值电平以及抖动的探测结果改变PLL10的环路带宽的流程。首先，使频率扩展控制无效(S1)同时使环路带宽控制有效(S2)，探测时钟信号CKout的抖动(S3)。于是，若探测到的抖动比规定值(例如，50ps)大(S4的否支路)，则改变PLL10的环路带宽之后(S5)，再次探测时钟信号CKout的抖动(S3)。另一方面，若探测到的抖动为规定值以下(S4的是支路)，则使环路带宽控制无效(S6)。
接下来，使扩频控制有效(S7)同时使环路带宽控制有效(S8)，探测时钟信号CKout的峰值电平(S9)。于是，若探测到的峰值电平比规定值(例如，-10dBm)大(S10的否支路)，则改变PLL10的环路带宽之后(S11)，再次探测时钟信号CKout的峰值电平(S9)。另一方面，若探测到的峰值电平为规定值以下(S10的是支路)，则使环路带宽控制无效(S12)。
接下来，再次使扩频控制无效(S13)，探测时钟信号CKout的抖动(S14)。于是，若探测到的抖动为规定值(例如，50ps)以下(S15的是支路)，则使频谱扩散控制有效(S16)。由此，能够以峰值电平以及抖动都为规定值以下的扩频的时钟信号CKout使系统进行操作。另一方面，若探测到的抖动比规定值大(S15的否支路)，则使PLL10的环路带宽控制有效(S17)，返回步骤S5，重复上述处理。该重复达到规定次数之后停止PLL10的环路带宽控制。
此外，在步骤S15中，若探测到的时钟信号的抖动比规定值大，也可以不进行PLL10的环路带宽控制，而停止时钟信号CKout的输出。另外，也可以探测到的抖动值与希望的抖动值之间的差值以及探测到的峰值电平与希望的峰值电平之间的差值都为最小时，或者其中一个为最小时，停止环路带宽控制。再有，可以在改变PLL10的环路带宽过程中使系统进行操作，以及在系统操作过程中改变PLL10的环路带宽。
另外，也可以在步骤S5中仅控制VCO13从而改变环路带宽，在步骤S17中仅控制PD11从而改变环路带宽。由此，能够容易地确保PLL10中的PD11、LPF12、VCO13以及分频器14所需要的增益、传输函数、以及分频比。
以上，根据本实施方式，基于PLL10的输出特性或者扩频调制的特性，能够生成低抖动、低噪声、低峰值的扩频时钟信号CKout。此外，也可以将探测部40从扩频时钟产生装置分离而设置在外部周边装置内。再有，也可以代替时钟信号CKout，将从分频器14输出的时钟信号CKdiv输入至探测部40。
(第3实施方式)
图14表示第3实施方式中的扩频时钟产生装置的结构。本实施方式中的装置构成为：在第2实施方式的装置中追加了比较器5。下面，仅对与第2实施方式的不同点进行说明。
扩频控制部20调制从LPF20输入至VCO13的控制电压Vcnt、分频器14的分频比、或者分频器15的分频比。比较器50对控制电压Vcnt与基准电压Vref进行比较。具体而言，基准电压Vref为控制电压Vcnt的中心电压的电压。
探测部40基于比较器50的比较结果探测对PLL10的扩频的控制内容。例如可知：在比较器50的输出电平周期性地变化的情况下，对从PLL10输出的时钟信号CKout进行了扩频调制，不是这种情况时，没有进行扩频调制。另外，能够根据比较器50的输出电平变动的周期知道扩频的调制频率。再有，能够根据比较器50的输出电平的最大值、即控制电压Vcnt与基准电压Vref之间的最大差值知道扩频的调制幅度。
环路带宽控制部30基于探测部40的探测结果改变PLL10的环路带宽。具体而言，对时钟信号CKout进行扩频调制，在扩频的调制频率较高、或者扩频的调制幅度较大时，环路带宽控制部30增大PLL10的环路带宽从而降低时钟信号CKout的峰值。另一方面，对时钟信号CKout尚未进行扩频调制，在扩频的调制频率较低、或者扩频的调制幅度较小时，环路带宽控制部30减小PLL10的环路带宽从而提高时钟信号CKout的抖动以及噪声特性。此外，环路带宽控制部30的控制对象如上所述。
以上，根据本实施方式，从VCO13的控制电压掌握扩频的控制内容，基于该控制内容能够生成低抖动、低噪声、低峰值的扩频时钟信号CKout。
(第4实施方式)
图15表示第4实施方式中的扩频产生装置的结构。本实施方式中的装置构成为：在第2实施方式的装置中追加了相位比较器(PD)60。下面，仅对与第2实施方式的不同点进行说明。
相位比较器(PD)60进行从PLL10输出的时钟信号CKout与时钟信号CK0的之间的相位比较。具体而言，时钟信号CK0是具有时钟信号CKout的平均频率的时钟信号。在时钟信号CKout的相位比时钟信号CK0的相位超前时，PD60输出信号UP。例如，从时钟信号CKout的上升沿至时钟信号CK0的上升沿期间，使信号UP为规定的逻辑电平(例如“H”)。另一方面，在时钟信号CK0的相位比时钟信号CKout的相位超前时，PD60输出信号DN。例如，在时钟信号CK0的上升沿至时钟信号CKout的上升沿期间，使信号DN为规定的逻辑电平(例如“L”)。
探测部40基于PD60的比较结果探测对PLL10的扩频的控制内容。例如可知：在信号UP以及DN周期性地交替进行输出的情况下，对从PLL10输出的时钟信号CKout进行扩频调制，在不是该情况时，不进行扩频调制。另外，根据信号UP以及DN的输出的交替周期能够知道扩频的调制频率。再有，根据信号UP或者DN的最大脉冲宽度、即时钟信号CKout与时钟信号CK0之间的最大相位差，能够指导扩频的调制幅度。
环路带宽控制部30基于探测部40的探测结果改变PLL10的环路带宽。此外，对于环路带宽控制部30的控制对象以及控制例如前所述。
以上，根据本实施方式，从PLL10的输出掌握频率扩展的控制内容，根据该控制内容能够生成低抖动、低噪声、低峰值的扩频时钟信号CKout。另外，也可以代替时钟信号CKout将从分频器14输出的时钟信号CKdiv输入至PD60。该情况下，时钟信号CK0需要进行设定，而使其频率为时钟信号CKdiv的平均频率。
(第5实施方式)
图16表示第5实施方式中的扩频时钟产生装置的结构。本实施方式中的装置构成为：在第2实施方式的装置中追加存储器70。存储器70记录探测部40的探测结果、或者对PLL10的各要素的控制值。下面，仅对与第2实施方式的不同点进行说明。
(记录探测结果的例子)
环路带宽控制部30将探测部40的探测结果记录在存储器70中。并且，从存储器70读出探测部40的探测结果，并基于该探测结果改变PLL10的环路带宽。例如，在本装置的输出前、或接收由本装置提供的时钟信号从而进行操作的系统的操作前的初期操作时，对PLL10的环路带宽进行各种改变，使此时的环路带宽与如下信息的至少一种构成查找表记录在存储器70中，上述信息包括：由探测部40探测出的时钟信号CKout的峰值电平、抖动、噪声电平及频率变化率以及时钟信号CKout有无扩频调制以及扩频的调制频率以及调制幅度。于是，在本装置的输出后、或上述系统的操作开始时，从存储器70读出如下的环路带宽，并将PLL10的环路带宽设定为该读出的值，该环路带宽可以实现所希望的峰值电平、抖动、噪声电平即频率变化率以及时钟信号CKout有无扩频调制以及扩频的调制频率以及调制幅度的至少一个。
(记录控制值的例子)
环路带宽控制部30将对PD11、LPF12、VCO13以及分频器14之中成为控制对象的控制值记录在存储器70中，以从存储器70读出的控制值控制该控制对象。例如，在本装置的输出前或初期操作时，对环路带宽进行各种改变，从而使PLL10所输出的时钟信号CKout的峰值电平、抖动、噪声电平及频率变化率以及时钟信号CKout有无扩频调制以及扩频的调制频率以及调制幅度的至少一个成为希望值，并将该特性成为希望值时的控制对象的控制值记录在存储器70中。并且，在本装置的输出后或系统操作开始时，从存储器70读出控制值，并以该读出的控制值控制PD11、LPF12、VCO13以及分频器14的至少一个。
以上，根据本实施方式，在扩频时钟产生装置的操作开始后，能够省略由探测部40进行的探测操作而将PLL10的环路带宽设定为希望值。也就是说，能够以更短时间将PLL10的环路带宽设定为希望值。此外，也可以将存储器70从扩频时钟产生装置分离而设置在外部周边装置内。
(产业上的利用可能性)
本发明中的扩频时钟产生装置由于可以生成在抖动以及噪声特性方面优异的扩频时钟信号，因此在谋求降低EMI的系统中是有用的。