一种双模分频器及其设计方法、多模分频器 |
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| 申请号 | CN202311776590.2 | 申请日 | 2023-12-21 | 公开(公告)号 | CN117856784A | 公开(公告)日 | 2024-04-09 |
| 申请人 | 珠海微度芯创科技有限责任公司; | 发明人 | 周春元; 罗俊; 刘文冬; 高伟; 张慧; | ||||
| 摘要 | 本 发明 公开了一种双模 分频器 及其设计方法、多模分频器，双模分频器包括：依次连接的 信号 调节 电路 以及双模分频电路；信号调节电路，用于接收 时钟信号 ，调节时钟信号占空比为50％，并输出倍频系数对应的倍频信号；双模分频电路，用于对倍频信号进行分频处理，得到分频模式对应的分频信号；其中，本发明可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长，例如0.25，以解决受限于0.5的分频步长，导致噪声贡献大，影响分数 锁 相环整体噪声性能的技术问题，满足双模分频器在高性能分数 锁相环 的应用需求。 | ||||||
| 权利要求 | 1.一种双模分频器，其特征在于，所述双模分频器包括：依次连接的信号调节电路以及双模分频电路； |
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| 说明书全文 | 一种双模分频器及其设计方法、多模分频器技术领域背景技术[0003] 当前存在同时利用了输入时钟的上升沿和下降沿进行工作的1/1.5双模分频电路，能将环路分频步长降低至0.5，但该分频步长依然较大，受限于该分频步长，使得当前双模分频电路也会存在较大的噪声贡献，进而影响分数锁相环整体噪声性能，限制了双模分频器在高性能分数锁相环的应用。 发明内容[0004] 本发明实施例提供一种双模分频器及其设计方法、多模分频器，至少能解决现有方案存在的受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题，可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长。 [0006] 所述信号调节电路，用于接收时钟信号，调节所述时钟信号占空比为50％，并输出倍频系数对应的倍频信号； [0007] 所述双模分频电路，用于对所述倍频信号进行分频处理，得到分频模式对应的分频信号； [0008] 其中，所述信号调节电路的倍频系数以及所述双模分频电路的分频模式，由所述双模分频器的目标分频步长确定，所述倍频系数大于或者等于4。 [0009] 在一些实施例中，在所述目标分频步长为1/2^n的情况下，所述倍频系数为2^n，所述分频模式包括1/2^n分频模式和1/(2^n+1)分频模式，所述分频信号包括频率比为2^n/(2^n+1)的两个分频信号。 [0010] 在一些实施例中，所述信号调节电路包括依次连接的多个调节单元，每个所述调节单元均包括依次连接的占空比调节电路和2倍频电路，其中， [0011] 所述调节单元的数量为n； [0012] 所述占空比调节电路，用于接收时钟信号或者倍频信号，并将所述时钟信号或者所述倍频信号的占空比调整为50％进行输出； [0013] 所述2倍频电路，用于对50％占空比的信号进行2倍频处理后，进行输出。 [0014] 在一些实施例中，所述目标分频步长为1/4，所述双模分频电路为4/5双模分频电路，所述调节单元包括第一调节单元和第二调节单元，所述第一调节单元的2倍频电路与所述第二调节单元的占空比调节电路连接，所述第二调节单元的2倍频电路与所述4/5双模分频电路连接，所述4/5双模分频电路用于输出频率比为1/1.25的两个分频信号。 [0015] 在一些实施例中，在所述第一调节单元接收到的时钟信号的信号频率为f的情况下，所述第一调节单元输出的倍频信号的信号频率为2f，所述第二调节单元输出的倍频信号的信号频率为4f，频率比为1/1.25的两个所述分频信号的信号频率分别为f和4f/5。 [0017] 在一些实施例中，所述信号调节电路包括依次连接的占空比调节电路和2^n倍频电路，其中， [0018] 所述占空比调节电路，用于接收时钟信号，并将所述时钟信号的占空比调整为50％进行输出； [0019] 所述2^n倍频电路，用于对50％占空比的所述时钟信号进行2^n倍频处理后，进行输出。 [0020] 第二方面，本发明实施例提供了一种双模分频器的设计方法，所述方法包括： [0021] 获取目标分频步长； [0022] 根据所述目标分频步长确定信号调节电路的倍频系数，以及确定双模分频电路的分频模式，其中，所述倍频系数大于或者等于4； [0023] 依次连接所述信号调节电路以及所述双模分频电路； [0024] 通过所述信号调节电路接收时钟信号，调节所述时钟信号占空比为50％，并输出所述倍频系数对应的倍频信号； [0025] 通过所述双模分频电路对所述倍频信号进行分频处理，得到所述分频模式对应的分频信号。 [0026] 在一些实施例中，所述根据所述目标分频步长确定信号调节电路的倍频系数，以及确定双模分频电路的分频模式包括： [0027] 在所述目标分频步长为1/2^n的情况下，确定所述倍频系数为2^n，所述分频模式包括1/2^n分频模式和1/(2^n+1)分频模式，以使所述分频信号包括频率比为2^n/(2^n+1)的两个分频信号。 [0028] 第三方面，本发明实施例提供了一种多模分频器，包括如第一方法实施例中任意一项所述的双模分频器和多个双模分频电路，所述双模分频器和多个所述双模分频电路依次连接。 [0029] 本发明至少具有以下有益效果：本发明提出了一种双模分频器及其设计方法、多模分频器，包括依次连接的信号调节电路以及双模分频电路；所述信号调节电路，用于接收时钟信号，调节所述时钟信号占空比为50％，并输出倍频系数对应的倍频信号；所述双模分频电路，用于对所述倍频信号进行分频处理，得到分频模式对应的分频信号；其中，由于本发明中的所述信号调节电路的倍频系数以及所述双模分频电路的分频模式，是由所述双模分频器的目标分频步长确定的，故在所述倍频系数等于4的情况下，双模分频电路可以采用4/5双模分频电路的分频模式，进而可以实现目标分频步长为0.25的分频信号输出，同理，当所述倍频系数大于4，双模分频电路也可以采用对应的分频模式，进而使双模分频器可以实现更小的目标分频步长，即本发明可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长，例如0.25，以解决受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题，满足双模分频器在高性能分数锁相环的应用需求。 附图说明 [0030] 图1为本发明一实施例提出的双模分频器的示意图； [0031] 图2为本发明一实施例提出的双模分频器的另一示意图； [0032] 图3为本发明一实施例提出的目标分频步长为1/4时，双模分频器的示意图； [0033] 图4为本发明一实施例提出的目标分频步长为1/4时，双模分频器的时序图； [0034] 图5为本发明一实施例提出的2倍频电路的示意图； [0035] 图6为本发明一实施例提出的2倍频电路的时序图； [0036] 图7为本发明一实施例提出的4/5双模分频电路的示意图； [0037] 图8为本发明一实施例提出的4/5双模分频电路处于1/5分频模式下的时序图； [0038] 图9为本发明一实施例提出的2^n倍频器的示意图； [0039] 图10为本发明一实施例提出的双模分频器的设计方法的流程图。 具体实施方式[0040] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。 [0041] 在一些实施例中，虽然在系统示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于系统中的模块划分。说明书和权利要求书及上述附图中的术语第一、第二等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。 [0042] 此外，除非另有明确的规定和限定，术语“连接/相连”应做广义理解，例如，可以是固定连接或活动连接，也可以是可拆卸连接或不可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连。 [0043] 在本发明实施例的描述中，参考术语“一个实施例/实施方式”、“另一实施例/实施方式”或“某些实施例/实施方式”、“在上述实施例/实施方式”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明公开的至少两个实施例或实施方式中。在本发明公开中，对上述术语的示意性表述不一定指的是相同的示实施例或实施方式。需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于流程图中的顺序执行所示出或描述的步骤。 [0044] 在当前的分数锁相环中，Δ‑Σ调制器的量化噪声对锁相环输出噪声的贡献大小与锁相环环路的多模分频器的分频步长密切相关。分频步长越小，其噪声贡献就越小。对于传统的分数锁相环路，环路多模分频器的分频步长为1，为了减小传统锁相环路中Δ‑Σ调制器的量化噪声的贡献，当前存在同时利用了输入时钟的上升沿和下降沿进行工作的1/1.5双模分频电路，能将环路分频步长降低至0.5，然而当前1/1.5双模分频电路，严格要求输入时钟的占空比为50％，当输入时钟的占空比不为50％时，会使得1.5分频模式存在分频误差，导致所在的锁相环路工作异常。 [0045] 为至少能解决现有方案存在的受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题，本发明实施例提供一种双模分频器及其设计方法、多模分频器，可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长。 [0046] 下面结合附图对本发明方案进一步进行说明。 [0047] 第一方面，参考图1，图1为本发明一实施例提出的双模分频器的示意图；本发明实施例提供了一种双模分频器，双模分频器包括：依次连接的信号调节电路以及双模分频电路；信号调节电路，用于接收时钟信号，调节时钟信号占空比为50％，并输出倍频系数对应的倍频信号；双模分频电路，用于对倍频信号进行分频处理，得到分频模式对应的分频信号；其中，信号调节电路的倍频系数以及双模分频电路的分频模式，由双模分频器的目标分频步长确定，倍频系数大于或者等于4。 [0048] 在一些实施例中，参考图1，在目标分频步长为1/2^n的情况下，倍频系数为2^n，分频模式包括1/2^n分频模式和1/(2^n+1)分频模式，具体的，在时钟信号的信号频率为f的情况下，信号调节电路能输出信号频率为2^n*f的倍频信号，双模分频电路能分别输出信号频率为f以及2^n*f/(2^n+1)的分频信号，实现1/(1+1/2^n)的双模分频。 [0049] 其中，由于本发明中的信号调节电路的倍频系数以及双模分频电路的分频模式，是由双模分频器的目标分频步长确定的，故在倍频系数等于4的情况下，双模分频电路可以采用4/5双模分频电路的分频模式，进而可以实现目标分频步长为0.25的分频信号输出，同理，当倍频系数大于4，双模分频电路也可以采用对应的分频模式，进而使双模分频器可以实现更小的目标分频步长，即本发明可以通过确定对应的倍频系数和分频模式，以使得双模分频器能将分频步长降至低于0.5的目标分频步长，例如0.25，为现有技术方案(截止到目前为止最小的分频比步长为0.5)的一半，从而使得Δ‑Σ调制器量化噪声对输出噪声的贡献和传统的结构相比降低至12dB，相比于0.5分频步长的现有技术方案减小了6dB，以解决受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题，满足双模分频器在高性能分数锁相环的应用需求。 [0050] 参考图2，图2为本发明一实施例提出的双模分频器的另一示意图；在一些实施例中，信号调节电路包括依次连接的多个调节单元，每个调节单元均包括依次连接的占空比调节电路和2倍频电路，其中，调节单元的数量为n；占空比调节电路，用于接收时钟信号或者倍频信号，并将时钟信号或者倍频信号的占空比调整为50％进行输出；2倍频电路，用于对50％占空比的信号进行2倍频处理后，进行输出，具体的，图2中占空比调节电路1和2倍频电路1则可以代表调节单元1，占空比调节电路n和2倍频电路n则可以代表调节单元n，以使目标分频步长为1/2^n。 [0051] 此外，值得说明的是，现有1/1.5的双模分频电路可以将分频步长从1降至为0.5，但是要求其输入时钟的占空比为50％，而本发明提出的双模分频器，通过加入前置的占空比调节电路，可以实现对输入时钟的占空比的调节，将输入时钟的占空比调整至50％，因此对输入时钟的占空比没有严格要求，进而能有效解决当输入时钟的占空比不为50％时，存在的1.5分频模式存在分频误差，导致所在的锁相环路工作异常的技术问题，进而实现对输入时钟占空比不敏感的双模分频器，并使得该双模分频器能有效降低分频步长降，减少导致噪声贡，满足双模分频器在高性能分数锁相环的应用需求。 [0052] 在一些实施例中，现有的低分频步长双模分频电路及其对应的多模分频电路较为复杂，本发明通过引入多组占空比调节电路和2倍频电路的组合，配合与组合数量对应的双模分频电路，可以简单有效的实现目标分频补充的双模分频功能，进而能有效简化低分频步长双模分频器以及其对应的多模分频器的电路实现，例如，在引入多两组组占空比调节电路和2倍频电路的组合的情况下，双模分频电路可以为4/5双模分频电路，目标分频步长则为1/4。 [0053] 在一些实施例中，通过本发明中n组占空比电路调节+2倍频电路组合，再加一个双模2^n/2^n+1分频器就可以实现1/(1+1/2^n)双模分频器，可以实现1/2^n的分频步长，如1组的话可以通过1组占空比调节电路+2倍频器，再加一个2/3双模分频器，从而实现1/1.5分频；如2组的话可以通过2组占空比调节电路+2倍频器，再加一个4/5双模分频器，从而实现1/1.25分频，即实现1/(1+1/2^n)的双模分频,如1/1.5，1/1.25，1/1.125等等。 [0054] 在一些实施例中，由于异或倍频器采用了输入信号的上升沿和下降沿来实现倍频效果，因此为了倍频器输出频率准确，本发明在每个倍频电路之前设置占空比调节电路，以对输入信号进行占空比调节，调整为50％后，可以使得倍频电路更精确实现倍频效果。 [0055] 参考图3，图3为本发明一实施例提出的目标分频步长为1/4时，双模分频器的示意图；在一些实施例中，目标分频步长为1/4，双模分频电路为4/5双模分频电路，调节单元包括第一调节单元和第二调节单元，第一调节单元的2倍频电路与第二调节单元的占空比调节电路连接，第二调节单元的2倍频电路与4/5双模分频电路连接，4/5双模分频电路用于输出频率比为1/1.25的两个分频信号。 [0056] 在一些实施例中，图3中占空比调节电路1和2倍频电路1对应第一调节单元，占空比调节电路2和2倍频电路2对应第二调节单元，在占空比调节电路1接受到的时钟信号的信号频率为f的情况下，第一调节单元和第二调节单元之间输入时钟信号A、第一占空比调节信号B、第一倍频信号C、第二占空比调节信号D、第二倍频信号E和分频信号F的信号频率分别为f、f、2f、2f、4f以及(f,4f/5)。 [0057] 在一些实施例中，4/5双模分频电路用于在1/4分频模式下，得到信号频率分别为f的第一分频信号。 [0058] 在一些实施例中，4/5双模分频电路用于在1/5分频模式下，得到信号频率分别为4f/5的第二分频信号。 [0059] 在一些实施例中，占空比调节电路包括模拟调节环路或者数字调节电路，即占空比调节电路将输入时钟的占空比调整为50％，可以采用模拟调节环路也可以采用全数字方式来实现，其具体实现方法可以根据实际应用情况有本领域相关技术人员确定。 [0060] 参考图4，图4为本发明一实施例提出的目标分频步长为1/4时，双模分频器的时序图；在一些实施例中，在第一调节单元接收到的时钟信号的信号频率为f的情况下，第一调节单元输出的倍频信号的信号频率为2f，第二调节单元输出的倍频信号的信号频率为4f，频率比为1/1.25的两个分频信号的信号频率分别为f和4f/5，输入时钟信号A、第一占空比调节信号B、第一倍频信号C、第二占空比调节信号D、第二倍频信号E和分频信号F的时序如图3所示，输入时钟信号A在占空比调节电路1的调节下，变为占空比为50％的第一占空比调节信号B，然后经过2倍频电路1输出第一倍频信号C，然后再次经过占空比调节电路2和2倍频电路2，输出第二倍频信号E，最终经过4/5双模分频电路得到频率比为1/1.25的两个分频信号F。 [0061] 参考图5，图5为本发明一实施例提出的2倍频电路的示意图；在一些实施例中，2倍频电路包括相互连接的延时单元和异或处理单元，具体的，图5中，CKI为占空比50％的输入信号，CKO为2倍频后的输出信号，2倍频电路包括依次连接的延时单元、异或处理单元和驱动器，异或处理单元的两个输入端分别与延时单元的输入和输出端连接，以通过延时异或的方法实现2倍频电路，即输入信号先通过若干级延时单元，然后和自己进行异或操作得到双倍频输入信号的输出信号。 [0062] 参考图6，图6为本发明一实施例提出的2倍频电路的时序图；可以看出输出信号CKO的频率是占空比50％的输入信号CKI的两倍。 [0063] 参考图7，图7为本发明一实施例提出的4/5双模分频电路的示意图；在一些实施例中，4/5双模分频电路包括相互连接的三个触发器和若干逻辑门；参考图8，图8为本发明一实施例提出的4/5双模分频电路处于1/5分频模式下的时序图；在一些实施例中，4/5双模分频器包括相互连接的三个触发器、若干逻辑门以及驱动器，具体的，图7中包括相互连接的第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第一逻辑门L1、第二逻辑门L2以及驱动器D1，4/5双模分频器用于实现1/4和1/5两种分频模式的功能，当MOD为逻辑1时，此双模分频器工作在1/5分频模式下，而当MOD为逻辑0时，该双模分频器工作在1/4分频模式，其中，1/5分频模式的时序图如图8所示，其中IN代表输入的倍频信号，OUT代表输出的分频信号，Q1、Q2和Q3分别代表第一触发器DFF1、第二触发器DFF2和第三触发器DFF3的输出信号，其中，每个触发器均由两个工作在反向时钟的锁存器构成。 [0064] 参考图9，图9为本发明一实施例提出的2^n倍频器的示意图；在一些实施例中，信号调节电路包括依次连接的占空比调节电路和2^n倍频电路，其中，占空比调节电路，用于接收时钟信号，并将时钟信号的占空比调整为50％进行输出；2^n倍频电路，用于对50％占空比的时钟信号进行2^n倍频处理后，进行输出。 [0065] 在一些实施例中，对应图9，也可以通过一组占空比调节电路+2^n倍频器，再加一个双模2^n/2^n+1分频器就可以实现1/(1+1/2^n)双模分器，可以实现1/2^n的分频步长；如1组占空比调节电路+2倍频器，再加一个2/3双模分频器，从而实现1/1.5分频；如1组占空比调节电路+4倍频器，再加一个4/5双模分频器，从而实现1/1.25分频。 [0066] 在一些实施例中，相对于采用通过一组占空比调节电路+2^n倍频器进行实现的方案，本发明中信号调节电路包括依次连接的多个调节单元，每个调节单元均包括依次连接的占空比调节电路和2倍频电路的方案设计更为简单灵活，由于采用的结构简单且容易实现的2倍频电路，可以通过对调节单元个数的控制，来灵活调节信号调节电路的倍频系数，便于用户实现并修改双模分频器的电路设计；相对的，采用通过一组占空比调节电路+2^n倍频器进行实现的方案则可以进一步简化信号调节电路的设计，减少多个2倍频电路可能带来的空间和成本消耗。 [0067] 第二方面，参考图10，图10为本发明一实施例提出的双模分频器的设计方法的流程图；本发明实施例提供了一种双模分频器的设计方法，方法包括以下步骤： [0068] 步骤S1010,获取目标分频步长； [0069] 步骤S1020,根据目标分频步长确定信号调节电路的倍频系数，以及确定双模分频电路的分频模式，其中，倍频系数大于或者等于4； [0070] 步骤S1030,依次连接信号调节电路以及双模分频电路； [0071] 步骤S1040,通过信号调节电路接收时钟信号，调节时钟信号占空比为50％，并输出倍频系数对应的倍频信号； [0072] 步骤S1050,通过双模分频电路对倍频信号进行分频处理，得到分频模式对应的分频信号。 [0073] 通过以上步骤S1010至步骤S1050，本发明可以在获取到用户的目标分频步长需求时，对信号调节电路的倍频系数，以及双模分频电路的分频模式进行确定，例如，在一些实施例中，根据目标分频步长确定信号调节电路的倍频系数，以及确定双模分频电路的分频模式包括：在目标分频步长为1/2^n的情况下，确定倍频系数为2^n，分频模式包括1/2^n分频模式和1/(2^n+1)分频模式，以使分频信号包括频率比为2^n/(2^n+1)的两个分频信号，进而可以设计出本发明第一方面中的双模分频器，并可以通过本发明的双模分频器接收时钟信号，调节时钟信号占空比为50％，并输出倍频系数对应的倍频信号，并对倍频信号进行分频处理，得到分频模式对应的分频信号，以满足用户的目标分频步长需求，降低双模分频器的分频步长，解决受限于0.5的分频步长，导致噪声贡献大，影响分数锁相环整体噪声性能的技术问题。 [0074] 第三方面，本发明实施例提供了一种多模分频器，包括如第一方法实施例中任意一项的双模分频器和多个双模分频电路，双模分频器和多个双模分频电路依次连接。 [0075] 在一些实施例中，可以想到的是，与现有的双模分频器相比，本发明的双模分频器可以由占空比调节电路，2倍频电路以及传统双模分频电路组成，该双模分频器不要求输入占空比为50％，且由于本申请在传统的双模分频电路的基础上设置了前置占空比调节电路和二倍频电路模块，可以实现目标分频步长对应的分频功能，故也可以基于本申请中的双模分频器实现目标分频步长的多模分频器，例如，在多模分频器的目标分频步长为1/4的情况下，多模分频器可以由(1/1.25+1/1.5+2/3+2/3+2/3...)的双模分频器构成，通过设计4/5和2/3两种双模分频器，即可实现1/4分频步长的多模分频器，此外，还可以通过(1/1.125+ 1/1.25+1/1.5+2/3+2/3+2/3...)的双模分频器构成，实现1/8分频步长的多模分频器，以及以此类推，实现其他的1/2^n分频步长的多模分频器。 [0076] 在本发明双模分频器中的4/5双模分频电路后依次连接多个4/5双模分频电路，即可实现目标分频步长为1/4对应的多模分频器。 [0077] 以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明技术构思的前提下还可作出种种等同变形或替换，这些等同的变形或替换均包含在本发明权利要求所限定的范围内。 |
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