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具有重布层的晶片级混合接合RF 开关
申请号	CN202311425567.9	申请日	2023-10-31	公开(公告)号	CN117995798A	公开(公告)日	2024-05-07
申请人	QORVO美国公司;			发明人	迈克尔·卡罗尔; E·K·博尔顿; M·S·阿索伊; 罗希; D·C·克尔; 邱继贤;
摘要	本公开涉及具有重布层的晶片级混合接合RF 开关。公开一种IC装置的实施例。在一些实施例中，一种集成电路 (IC)装置包含：第一有源半导体层，其包含第一有源半导体装置区；第二有源半导体层，其包含有源半导体区，所述第二有源半导体层连接到所述第一有源半导体层并且定位在所述第一有源半导体层上；第一重布层，其定位在所述第二有源半导体层上，所述第一重布层电连接到所述第一有源半导体层和所述第二有源半导体层；钝化层，其定位在所述第一重布层上；第二重布层，其定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。
权利要求	1.一种集成电路IC装置，包括：第一有源半导体层，包含第一有源半导体装置区；第一后段BEOL，定位在所述第一有源半导体层上；第一导电结构，集成于所述第一BEOL中并且连接到第一有源半导体部件中的至少一者；第二有源半导体层，包含第二有源半导体部件；第二BEOL，定位在所述第二有源半导体层上，其中第二导电结构集成于所述第二BEOL中并且连接到所述第二有源半导体部件中的至少一者，其中所述第二导电结构电连接到所述第一导电结构；第一重布层，定位在所述第二有源半导体层上，所述第一重布层电连接到所述第二导电结构；以及钝化层，定位在所述第一重布层上；第二重布层，定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。 2.根据权利要求1所述的IC装置，另外包括混合接合层，其中第三导电结构集成到所述混合接合层中，其中：所述第一BEOL定位在所述混合接合层下方；所述第二BEOL定位在所述混合接合层上；所述第三导电结构将所述第一导电结构电连接到所述第二导电结构。 3.根据权利要求2所述的IC装置，另外包括第一埋置氧化物层、富陷阱层和处理层，所述第一有源半导体层定位在所述第一埋置氧化物层上，所述富陷阱层定位在所述第一埋置box层上，并且所述第一处理层定位在第一陷阱层上。 4.根据权利要求3所述的IC装置，其中第二处理层未提供于所述IC装置中。 5.根据权利要求3所述的IC装置，另外包括第二埋置氧化物层和氮化硅层或二氧化硅层，其中：所述钝化层是第一钝化层；所述第二有源半导体层定位在所述第二埋置氧化物层上；所述氮化硅层或所述二氧化硅层定位在所述第二埋置氧化物层上。 6.根据权利要求5所述的IC装置，另外包括第二钝化层和第三钝化层，其中：所述第二钝化层定位在所述氮化硅层或所述二氧化硅层上；所述第三钝化层定位在所述第二钝化层上；所述第一钝化层定位在所述第三钝化层上。 7.根据权利要求6所述的IC装置，另外包括导电通孔，所述导电通孔延伸穿过所述第一钝化层、所述第二钝化层和所述第三钝化层，使得所述导电通孔将所述第二重布层连接到所述第一重布层。 8.根据权利要求1所述的IC装置，另外包括：焊料凸块，定位在所述第二重布层上。 9.根据权利要求8所述的IC装置，其中所述焊料凸块至少部分地对准在所述第一有源半导体层和所述第二有源半导体层上方。 10.根据权利要求1所述的IC装置，另外包括一个或多个第一栅电极，所述一个或多个第一栅电极定位在所述第一有源半导体装置区上以使得所述一个或多个第一栅电极和所述第一有源半导体装置区形成一个或多个第一场效应晶体管FET。 11.根据权利要求10所述的IC装置，另外包括一个或多个第二栅电极，所述一个或多个第二栅电极定位在第二有源半导体装置区上以使得所述一个或多个第二栅电极以及所述第二有源半导体装置区形成一个或多个第二FET。 12.根据权利要求11所述的IC装置，其中所述一个或多个第一FET以及所述一个或多个第二FET由所述第一导电结构和所述第二导电结构连接以提供串联耦合的FET堆叠。 13.根据权利要求1所述的IC装置，另外包括将所述第一重布层连接到所述第二导电结构的导电通孔。 14.根据权利要求1所述的IC装置，其中所述第一重布层包括铝。 15.根据权利要求14所述的IC装置，其中所述第二重布层包括铜。 16.一种集成电路IC装置，包括：第一有源半导体层，包含第一有源半导体装置区；第二有源半导体层，包含有源半导体区，所述第二有源半导体层连接到所述第一有源半导体层并且定位在所述第一有源半导体层上；第一重布层，定位在所述第二有源半导体层上，所述第一重布层电连接到所述第一有源半导体层和所述第二有源半导体层；钝化层，定位在所述第一重布层上；第二重布层，定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。 17.根据权利要求16所述的IC装置，另外包括第一后段BEOL、第二BEOL和混合接合层，其中：所述第一BEOL定位在所述混合接合层下方；所述第一BEOL定位在所述第一有源半导体层上；所述混合接合层定位在所述第一BEOL与所述第二BEOL之间；所述第二BEOL定位在所述混合接合层与所述第二有源半导体层之间。 18.根据权利要求16所述的IC装置，其中所述第一重布层包括铝。 19.根据权利要求18所述的IC装置，其中所述第二重布层包括铜。 20.一种制造集成电路IC的方法，包括：提供IC装置，所述IC装置包括：第一有源半导体层，包含第一有源半导体装置区；第一后段BEOL，定位在所述第一有源半导体层上；第一导电结构，集成于所述第一BEOL中并且连接到所述第一有源半导体区中的至少一者；第二有源半导体层，包含第二有源半导体区；以及第二BEOL，定位在所述第二有源半导体层上，其中第二导电结构集成于所述第二BEOL中并连接到所述第二有源半导体区中的至少一者，其中所述第二导电结构电连接到所述第一导电结构；形成第一重布层，所述第一重布层定位在所述第二有源半导体层上，所述第一重布层电连接到所述第二导电结构；形成钝化层，所述钝化层定位在所述第一重布层上；形成第二重布层，所述第二重布层定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。
说明书全文	具有重布层的晶片级混合接合RF 开关 [0001] 相关申请 [0002] 本申请要求2023年3月14日提交的第63/451,954号临时专利申请和2022年11月3日提交的第63/422,031号临时专利申请的权益，前述临时专利申请的公开内容以全文引用的方式并入本文中。技术领域 [0003] 本公开大体上涉及集成电路(IC)装置和其制造方法。背景技术 [0004] 将不同的集成电路(IC)结构堆叠在彼此之上允许将更多半导体部件提供于特定覆盖区内。然而，随着管芯大小变得越来越紧凑，更多部件挤聚于更小装置中所引起的寄生效应会影响IC电路的性能。例如，焊料凸块现在直接在有源半导体区域上方移动，并且由焊料凸块产生的寄生电容会影响IC电路的性能。因此，需要隔离技术来减少在同一区域上提供更多部件的寄生效应。发明内容 [0005] 在一些实施例中，一种集成电路(IC)装置包含：第一有源半导体层，其包含第一有源半导体装置区；第一后段(back end of line，BEOL)，其定位在所述第一有源半导体层上；第一导电结构，其集成于所述第一BEOL中并且连接到所述第一有源半导体部件中的至少一者；第二有源半导体层，其包含第二有源半导体部件；第二BEOL，其定位在所述第二有源半导体层上，其中第二导电结构集成于所述第二BEOL中并且连接到所述第二有源半导体部件中的至少一者，其中所述第二导电结构电连接到所述第一导电结构；第一重布层，其定位在所述第二有源半导体层上，所述第一重布层电连接到所述第二导电结构；钝化层，其定位在所述第一重布层上；第二重布层，其定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。在一些实施例中，所述IC装置另外包含混合接合层，且第三导电结构集成到所述混合接合层中，其中：所述第一BEOL定位在所述混合接合层下方；所述第二BEOL定位在所述混合接合层上；所述第三导电结构将所述第一导电结构电连接到所述第二导电结构。 [0006] 在一些实施例中，所述IC装置另外包含第一埋置氧化物层、富陷阱层和处理层，所述第一有源半导体层定位在所述第一埋置氧化物层上，第一陷阱层定位在所述第一埋置box层上，并且所述第一处理层定位在所述第一陷阱层上。在一些实施例中，第二处理层未提供于第二IC装置中。在一些实施例中，所述IC装置另外包含第二埋置氧化物层和氮化硅层，其中：所述钝化层是第一钝化层；所述第二有源半导体层定位在所述第二埋置氧化物层上；所述氮化硅层定位在所述第二埋置氧化物层上。在一些实施例中，所述IC装置另外包含第二钝化层和第三钝化层，其中：所述第二钝化层定位在所述氮化硅层上；所述第三钝化层定位在所述第二钝化层上；所述第一钝化层定位在所述第三钝化层上。在一些实施例中，所述IC装置另外包含导电通孔，所述导电通孔延伸穿过所述第一钝化层、所述第二钝化层和所述第三钝化层，使得所述导电通孔将所述第二重布层连接到所述第一重布层。在一些实施例中，所述IC装置另外包含：定位在所述第二重布层上的焊料凸块。在一些实施例中，所述焊料凸块至少部分地对准在所述第一有源半导体层和所述第二有源半导体层上方。在一些实施例中，所述IC装置另外包含一个或多个第一栅电极，所述一个或多个第一栅电极定位在所述第一有源半导体装置区上以使得所述一个或多个第一栅电极和所述第一有源半导体装置区形成一个或多个第一场效应晶体管(FET)。在一些实施例中，所述IC装置另外包含一个或多个第二栅电极，所述一个或多个第二栅电极定位在所述第二有源半导体装置区上以使得所述一个或多个第二栅电极和所述第二有源半导体装置区形成一个或多个第二FET。在一些实施例中，所述一个或多个第一FET和所述一个或多个第二FET由所述第一导电结构和所述第二导电结构连接以提供串联耦合的FET堆叠。在一些实施例中，所述IC装置另外包含将所述第一重布层连接到所述第二导电结构的导电通孔。在一些实施例中，所述第一重布层包含铝。在一些实施例中，所述第二重布层包含铜。 [0007] 在一些实施例中，一种集成电路(IC)装置包含：第一有源半导体层，其包含第一有源半导体装置区；第二有源半导体层，其包含有源半导体区，所述第二有源半导体层连接到所述第一有源半导体层并且定位在所述第一有源半导体层上；第一重布层，其定位在所述第二有源半导体层上，所述第一重布层电连接到所述第一有源半导体层和所述第二有源半导体层；钝化层，其定位在所述第一重布层上；第二重布层，其定位在所述钝化层上，其中所述第二重布层电连接到所述第一重布层。在一些实施例中，所述IC装置另外包含第一后段(BEOL)、第二BEOL和混合接合层，其中：所述第一BEOL定位在所述混合接合层下方；所述第一BEOL定位在所述第一有源半导体层上；所述混合接合层定位在所述第一BEOL与所述第二BEOL之间；所述第二BEOL定位在所述混合接合层与所述第二有源半导体层之间。在一些实施例中，所述第一重布层包含铝。在一些实施例中，所述第二重布层包含铜。 [0008] 在一些实施例中，一种制造集成电路(IC)的方法包含：提供IC装置，所述IC装置包含：包含第一有源半导体装置区的第一有源半导体层、定位在所述第一有源半导体层上的第一后段(BEOL)、集成到所述第一BEOL中并连接到所述第一有源半导体部件中的至少一者的第一导电结构、包含第二有源半导体部件的第二有源半导体层，以及定位在所述第二有源半导体层上的第二BEOL，其中第二导电结构集成到所述第二BEOL中并且连接到所述第二有源半导体部件中的至少一者，其中所述第二导电结构电连接到所述第一导电结构；形成定位在所述第二有源半导体层上的第一重布层，所述第一重布层电连接到所述第二导电结构；形成定位在所述第一重布层上的钝化层；形成定位在所述钝化层上的第二重布层，其中所述第二重布层电连接到所述第一重布层。 [0009] 在另一方面，可以单独地或一起地组合前述方面中的任一方面，和/或如本文所描述的各种单独方面和特征，以获得额外优点。除非本文相反指示，否则本文所公开的各种特征和元件中的任一个可以与一个或多个其它公开的特征和元件组合。 [0010] 本领域技术人员在阅读以下对于优选实施例的具体说明以及相关的附图后，将会认识到本公开的范围并且了解其另外的方面。附图说明 [0011] 并入本说明书中并形成本说明书的一部分的附图说明了本公开的几个方面，并且连同说明书一起用于解释本公开的原理。 [0012] 图1A是根据一些实施例的集成电路(IC)装置。 [0013] 图1B是根据一些实施例的图1A中的IC装置的另一视图。 [0014] 图2A是根据一些实施例的IC电路。 [0015] 图2B是根据一些实施例的图2A中所示的IC电路的一般化布局。 [0016] 图3是根据一些实施例的IC装置。 [0017] 图4是根据一些实施例的IC装置。 [0018] 图5是根据一些实施例的IC装置。 [0019] 图6A‑6D示出根据一些实施例的制造过程的不同实施例。具体实施方式 [0020] 下文阐述的实施例表示使本领域技术人员能够实践实施例并且说明实践实施例的最佳模式所必需的信息。在根据附图阅读以下描述时，本领域技术人员将理解本公开的概念，并将认识到这些概念在此未特别述及的应用。应理解，这些概念和应用落入本公开和所附权利要求的范围内。 [0021] 应理解，尽管术语第一、第二等在本文中可以用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所用，术语“和/或”包含相关联所列项目中的一个或多个项目的任何和所有组合。 [0022] 应当理解，当例如层、区或衬底的元件被称为“在另一元件上”或“延伸到”另一元件上时，其可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。同样，应理解，当例如层、区或衬底的元件被称为“在另一元件上方”或“在另一元件上方延伸”时，其可以直接在另一元件上方或直接在另一元件上方延伸，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上方”或“直接在另一元件上方”延伸时，不存在中间元件。还将理解，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。 [0023] 例如“以下”或“以上”或“上”或“下”或“水平”或“竖直”的相对术语在本文中可以用于描述一个元件、层或区与如图所示的另一元件、层或区的关系。应理解，这些术语和上面讨论的那些旨在包括除附图中描绘的定向之外的装置的不同定向。 [0024] 本文所用的术语仅用于描述特定实施例的目的，并且不旨在限制本公开。如本文所用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述”也旨在包含复数形式。还应理解，当在本文中使用时，项“包括(comprises/comprising)”和/或包含(includes/including)指定存在所述特征、整数、步骤、操作、元件和/或部件，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们的群组。 [0025] 除非另外定义，否则本文使用的所有术语(包含技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同含义。将进一步理解的是，除非本文明确地定义，否则本文使用的术语应被解释为具有与其在本说明书的上下文和相关技术中的含义一致的含义，并且将不以理想化或过于正式的意义来解释。 [0026] 本文中参考本公开的实施例的示意性图示来描述实施例。这样，层和元件的实际尺寸可以不同，并且预期会由于例如制造技术和/或公差而与图示的形状不同。例如，说明或描述为正方形或矩形的区可以具有圆形或弯曲特征，并且示出为直线的区可以具有一些不规则性。因此，图中所说明的区是示意性的，并且其形状不旨在说明装置的区的精确形状，并且不旨在限制本公开的范围。另外，为了说明目的，结构或区的大小可以相对于其它结构或区放大，并且因此提供结构或区以说明本发明的一般结构，且可以按比例绘制或可以不按比例绘制。附图之间的共同元件在本文中可以用共同的元件标号示出，并且随后不再描述。 [0027] 公开了一种集成电路(IC)装置的实施例。在一些实施例中，所述IC装置包含两个IC结构，其中一个IC结构翻转并覆盖在另一IC结构上。每个IC结构包含后段(BEOL)，其中混合接合层将一个BEOL中的导电结构与另一IC结构的BEOL中的导电结构连接。每个IC结构包含有源半导体层，其中所述IC结构两者的有源导电层具有有源半导体区。重布层提供于IC结构上并连接到顶部IC结构的BEOL的导电结构。然后，在重布层上提供钝化层。另一重布层提供于钝化层上，并且连接到钝化层下方的重布层。钝化层会降低形成于顶部重布层上的焊料凸块与顶部激活层之间的寄生电容。这允许电路适当地运行，同时维持更紧凑的结构。 [0028] 图1A是根据一些实施例的集成电路(IC)装置100。 [0029] 图1A是IC装置100的横截面图。应注意，横截面图未按比例示出，而实际上所示比例是为了有助于示出IC装置100的不同部件。在此实施例中，参考z轴堆叠各层。场效应晶体管(FET)的栅极相对于y轴(未明确示出，但垂直于页面定向)延伸。FET的宽度相对于x轴示出。IC装置100包含彼此上下堆叠的IC结构102和IC结构104。更具体地，IC结构104翻转覆盖在IC结构102上。相对于图1A中所示的Z轴从下到上，IC结构102包含：前段(front end of line，FEOL)，其包含处理半导体层106；富陷阱层108，其定位在所述处理半导体层106上；埋置氧化物(BOX)层110，其定位在富陷阱层108上；以及有源半导体层112，其定位在BOX层110上。有源半导体层112包含形成例如FET、二极管等有源半导体装置的部分的有源半导体区(例如，源极/漏极区)。有源半导体区是有源半导体层112的掺杂区。FEOL另外包含形成于有源半导体层112上的栅极114(为了简洁和清楚起见，未全部标记)。连接件116由导电材料(例如，金属)形成，以将有源半导体层112的部件连接到后段(BEOL)118。 [0030] IC结构102具有定位在FEOL上的BEOL 118。BEOL 118包含各种导电层(即，图1A中的金属层M1、金属层M2、金属层M3)和连接由各种导电层形成的导电部件的各种互连层(即，图1A中的V1、V2)。在其它实施例中，BEOL 118可具有比图1A中所示的那些更多或更少的导电层以及更多或更少的互连层。导电层形成可操作以互连有源半导体层112中的部件的导电垫和导电迹线。互连层中的导电通孔连接不同导电层中的导电部件。此外，例如电阻器、电感器和/或电容器等无源部件结合导电层和/或互连层形成。BEOL 118中的导电层和导电通孔形成导电结构，所述导电结构连接到FEOL中的包含有源层112的半导体区。此外，例如电阻器、电感器和/或电容器等无源部件结合导电层和/或互连层形成。绝缘材料提供于每个导电层(例如，SiO、SiO2)中以隔离BEOL 118并提供结构完整性。 [0031] IC结构104已翻转到IC结构102上并堆叠在上面。相对于图1A中所示的Z轴从上到下，IC结构104包含BOX层120和位于BOX层120上的有源半导体层122的前段(FEOL)。有源半导体层122包含形成例如FET、二极管等有源半导体装置的部分的有源半导体区(例如，源极/漏极区)。有源半导体区是有源半导体层122的掺杂区。应注意，在BOX层120或有源半导体层122上不包含富陷阱层和处理层。这是因为这些层先前被移除并且不是IC装置100的部分。这减小了IC装置相对于z轴的厚度。 [0032] FEOL另外包含形成于有源半导体层122下方的栅极124(为了简洁和清楚起见，未全部标记)。连接件126(例如，VG和VD互连层)由导电材料(例如，金属)形成，以将有源半导体层122的部件连接到后段(BEOL)128。 [0033] IC结构104具有定位在FEOL上的BEOL 128。BEOL 128包含各种导电层(即，图1A中的金属层M1、金属层M2、金属层M3)和连接由各种导电层形成的导电部件的各种互连层(即，图1A中的V1、V2)。在其它实施例中，BEOL 128可具有比图1A中所示的那些更多或更少的导电层以及更多或更少的互连层。导电层形成可操作以互连有源半导体层122中的部件的导电垫和导电迹线。互连层中的导电通孔连接不同导电层中的导电部件。BEOL 128中的导电层和导电通孔形成导电结构，所述导电结构连接到FEOL中的包含有源层122的半导体区。此外，例如电阻器、电感器和/或电容器等无源部件结合导电层和/或互连层形成。绝缘材料提供于每个导电层(例如，SiO、SiO2)中以隔离BEOL 128并提供结构完整性。 [0034] 在图1A中，IC装置100具有堆叠在BEOL 118与BEOL 128之间的混合接合层130。混合接合层130由绝缘材料形成，并且包含集成到混合接合层130中的导电结构129。更具体地，BEOL 118相对于z轴直接定位在混合接合层130下方。BEOL 128定位在混合接合层130上且在上方。导电结构129将BEOL 118中的导电结构连接到BEOL 128的导电结构。在此实施例中，导电结构129是金属柱，其连接到BEOL 118的M3层中的导电垫和BEOL 128的M3层中的导电垫。 [0035] IC装置100包含定位在IC结构104的FEOL上且在上方的外部连接结构131。外部连接结构131被配置成允许外部电连接进出IC装置100。外部连接结构131还提供IC结构102和IC结构104的充分隔离。相对于z轴从下到上，氮化硅(SiN)层132定位在BOX层120上。重布层(RDL)133定位在SiN层132上。重布层133定位在SiN层132上。另外，钝化层134定位在SiN层132和重布层133上。在一些实施例中，重布层133由铝(Al)形成。在其它实施例中，SiN层132是二氧化硅层而不是SiN层132。钝化层136定位在钝化层134上。钝化层138定位在钝化层 136上。重布层140定位在钝化层138上。重布层140由铜(Cu)形成。导电通孔142从重布层140延伸到重布层133，并且由此将重布层140电连接到重布层133。重布层133电连接到BEOL 128中的导电结构(参见图1B)。钝化层144定位在钝化层138上。焊料凸块146定位在重布层 140上。焊料凸块146利用UBM附接到重布层140。 [0036] 提供钝化层138以减少焊料凸块146与有源半导体层122之间的寄生电容。从有源半导体层122移除富陷阱层和处理层会极大地减小IC装置100的厚度。然而，随着IC装置变得更紧凑，焊料凸块146部分地或完全与有源半导体层122中的有源半导体部件对准。钝化层138提供焊料凸块146与有源半导体层122之间的隔离，以便提供足够低的寄生电容，以便满足对应的性能规格。 [0037] 图1B是根据一些实施例的IC装置100的另一视图。 [0038] 更具体地，图1B示出RDL 133与IC结构104的BEOL 128中的导电结构之间的电连接。如图1B中所示，导电通孔150延伸穿过SiN层132、BOX层120、有源半导体层122和FEOL的其余部分以连接到导电层M1中的导电垫。以此方式，来自焊料凸块146(参见图1A)的电信号可路由到BEOL 118、128的导电结构和有源半导体层112、122中的有源半导体装置中。 [0039] 图2A是根据一些实施例的IC电路200。 [0040] 根据一些实施例，IC电路200由图1A和图1B中所示的IC装置100形成。IC电路200是IC开关。在图2A中，IC电路200包含FET M1、FET M2和FET M3。在此实施例中，IC电路200与三个FET M1、M2、M3形成开关分支。在其它实施例中，IC电路200包含少于3个FET。在其它实施例中，IC电路200包含多于3个FET。在一些实施例中，IC电路200包含1到50个FET。FET M1、M2、M3串联连接在射频(RF)输入端子202与RF输出端子204之间。由此，FET M1的漏极连接到RF输入端子202，并且FET M1的源极连接到(或集成到)FET M2的漏极。金属迹线sd0将FET M1的漏极连接到RF输入端子202，并且金属迹线sd1将FET M1的源极连接到FET M2的漏极。 [0041] 在图2A中，导电迹线sd0将FET M1的漏极连接到RF输入端子202。导电迹线sd1将FET M1的源极连接到FET M2的漏极。导电迹线sd2将FET M2的源极连接到FET M3的漏极。导电迹线sd3将FET M3的漏极连接到RF输出端子204。 [0042] 电阻器Rsd1从迹线sd0连接到迹线sd1。因此，电阻器Rsd1从FET M1的漏极连接到FET M2的漏极。电阻器Rsd2从迹线sd2连接到迹线sd1。因此，电阻器Rsd2从FET M2的漏极连接到FET M3的漏极。电阻器Rsd3从迹线sd2连接到迹线sd3。因此，电阻器Rsd3从FET M3的漏极连接到FET M3的源极。在一些实施例中，电阻器Rsd1、Rsd2、Rsd3中的每一者各自具有10千欧姆的电阻。 [0043] 电阻器Rg1连接在栅极电压端子206与FET M1的栅极之间。电阻器Rg2连接在栅极电压端子206与FET M2的栅极之间。电阻器Rg3连接在栅极电压端子206与FET M3的栅极之间。在一些实施例中，电阻器Rg1、Rg2、Rg3中的每一者各自具有10千欧姆的电阻。在栅极电压端子206处接收电压Vg。电压Vg处于低电压状态(例如，接地)以断开FET M1、M2、M3。电压Vg处于高压状态(例如，VDD)以闭合FET M1、M2、M3。 [0044] 电阻器Rb1连接在体电压端子208与FET M1的体之间。电阻器Rb2连接在体电压端子208与FET M2的体之间。电阻器Rb3连接在体电压端子206与FET M3的体之间。在一些实施例中，电阻器Rb1、Rb2、Rb3中的每一者各自具有10千欧姆的电阻。在体电压端子208处接收电压Vb。 [0045] 图2B是根据一些实施例的图2A中所示的IC电路200的一般化布局。 [0046] 图2A与图2B之间相同的部件被赋予相同的元件编号。在一些实施例中，FET M1提供于图1的有源半导体区112中。FET M1相对于x轴具有宽度W。在一些实施例中，提供一个或多个栅极以便具有相对于y轴延伸的长轴。栅极处于设置在有源半导体区112和有源半导体区122中的源极/漏极区之间。在一些实施例中，FET M1的宽度W的一半设置在有源半导体区112中，并且FET M1的宽度W的一半设置在有源半导体区122中。在一些实施例中，导电迹线sd0连接所有源极/漏极区，使得它们用作单个FET M1的源极/漏极区。在一些实施例中，在BEOL 118中提供导电迹线sd0。在一些实施例中，电阻器Rds1、电阻器Rg1和电阻器Rb1各自设置在BEOL 118中。 [0047] FET M2相对于x轴具有宽度W。在一些实施例中，提供一个或多个栅极以便具有相对于y轴延伸的长轴。栅极处于设置在有源半导体区112和有源半导体区122中的源极/漏极区之间。在一些实施例中，FET M2的宽度W的一半设置在有源半导体区112中，并且FET M2的宽度W的一半设置在有源半导体区122中。在一些实施例中，导电迹线sd1连接所有源极/漏极区，使得它们用作单个FET M2的源极/漏极区。在一些实施例中，导电迹线sd1设置在BEOL 118和BEOL 128中。在一些实施例中，导电迹线sd2设置在BEOL 118和BEOL 128中。在一些实施例中，电阻器Rds2、电阻器Rg2和电阻器Rb2各自设置在BEOL 118中。 [0048] FET M3相对于x轴具有宽度W。在一些实施例中，提供一个或多个栅极以便具有相对于y轴延伸的长轴。栅极处于设置在有源半导体区122中的源极/漏极区之间。栅极处于设置在有源半导体区112和有源半导体区122中的源极/漏极区之间。在一些实施例中，FET M3的宽度W的一半设置在有源半导体区112中，并且FET M3的宽度W的一半设置在有源半导体区122中。在一些实施例中，在BEOL 128中提供导电迹线sd3。在一些实施例中，电阻器Rds3、电阻器Rg3和电阻器Rb3各自设置在BEOL 118中。 [0049] 因此，图1A和图1B中的IC装置100允许IC电路200散布在彼此上下堆叠的两个IC结构102、104中。这减小了电路的覆盖区，同时未显著增加高度。随着电路变得更紧凑以使得焊料凸块设置在有源半导体区上，钝化层138减小寄生电容并允许IC电路200适当地运行。 [0050] 图3是根据一些实施例的IC装置300。 [0051] 在一些实施例中，IC装置300包含IC电路200A、200B、200C。IC电路200A、200B、200C中的每一者提供为上文相对于图2A‑2B所描述的IC电路200。因此，IC电路200A、200B、200C中的每一者是不同的开关分支。焊球RF1连接到IC电路200A的端子202(参见图2A)，并且IC电路200A的端子204(参见图2A)连接到接地GND。焊球RF2连接到IC电路200B的端子202(参见图2A)，并且IC电路200B的端子204(参见图2A)连接到接地GND。焊球RF3连接到IC电路200C的端子202(参见图2A)，并且IC电路200C的端子204(参见图2A)连接到接地GND。提供焊球RF1、RF2、RF3以便覆盖具有IC电路200A、200B、200C的区域的20％。 [0052] 图4是根据一些实施例的IC装置400。 [0053] 在一些实施例中，IC装置400包含上文相对于图3所描述的IC电路200A、200B、200C。提供焊球RF1、RF2、RF3以便覆盖具有IC电路200A、200B、200C的区域的50％。图4中的IC电路400具有比图3中的IC装置300更小的覆盖区。 [0054] 图5是根据一些实施例的IC装置500。 [0055] 在一些实施例中，IC装置500包含上文相对于图3所描述的IC电路200A、200B、200C。提供焊球RF1、RF2、RF3，以便覆盖具有上文相对于图3所描述的IC电路200A、200B、 200C的区域的100％。图5中的IC电路500具有比图4中的IC电路400和图3中的IC电路300小的覆盖区。 [0056] 如图3、图4和图5所示，随着IC装置300、400、500的管芯大小变得更小，焊料凸块RF1、RF2、RF3的更大部分放置在由IC电路200A、200B、200C形成的开关分支上。外部连接结构131(参见图1A)的配置(具有两个重布层133、140(参见图1A)和处于两个重布层133、140(参见图1A)之间的钝化层138(参见图1A))会减小焊球RF1、RF2、RF3与由IC电路200A、200B、200C形成的开关分支之间的电容耦合。电容耦合的减小增强了由IC电路200A、200B、200C形成的开关分支的性能。因此，使用外部连接结构131(参见图1A)能通过增加由IC电路200A、 200B、200C形成的开关分支与焊料凸块RF1、RF2、RF3的底部之间的隔离和距离来减少性能下降。 [0057] 图6A‑6D示出根据一些实施例的制造过程的不同实施例。 [0058] 在图6A中，提供IC装置100。IC装置100包含有源半导体层112，所述有源半导体层包含有源半导体装置区，BEOL 118定位在有源半导体层112上。IC装置100还包含导电结构，所述导电结构集成到BEOL 118中并且连接到有源半导体层112的至少一个有源半导体装置区。IC装置100包含有源半导体层122，所述有源半导体层包含有源半导体装置区。IC装置100另外包含定位在有源半导体层122上的BEOL 128。IC装置100还包含导电结构，所述导电结构集成到BEOL 128中并且连接到有源半导体层122中的至少一个有源半导体装置区。在此示例中，混合接合层130将BEOL 118中的导电结构与BEOL 128中的导电结构连接。在图 6A，重布层133定位在第二有源半导体层上，第一重布层电连接到BEOL 128的第二导电结构。流程接着前进到图6B。 [0059] 在图6B，形成定位在重布层133上的钝化层138。钝化层138确保有源半导体层122与将在有源半导体层122上形成的焊料凸块146(参见图1)之间存在足够的隔离。因此，钝化层138降低寄生电容。如所示，通路602被蚀刻到钝化层142中以暴露重布层133的一部分。流程接着前进到图6C。 [0060] 在图6C，重布层140形成并定位在钝化层138上。重布层140电连接到重布层133。在此实施例中，通路602填充有导电材料以形成导电通孔142，所述导电通孔将重布层140与重布层138电连接。流程接着前进到图6D。 [0061] 在图6D，焊料凸块146形成并定位在重布层140上。以此方式，外部信号被接收到重布层138、重布层140和焊料凸块146中并且传输通过所述重布层和焊料凸块。 [0062] 可以设想，可以组合前述方面中的任一方面，和/或如本文所描述的各种单独方面和特征以获得额外优点。除非本文相反指示，否则本文所公开的各种实施例中的任一实施例可以与一个或多个其它公开的实施例组合。 [0063] 本领域技术人员将认识到对本公开的优选实施例的改进和修改。所有这种改进和修改都被认为是在本文所公开的概念和下文的权利要求的距离内。

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