伪装电路、集成电路芯片和伪装电路的设计方法 |
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| 申请号 | CN202311869977.2 | 申请日 | 2023-12-29 | 公开(公告)号 | CN117951759A | 公开(公告)日 | 2024-04-30 |
| 申请人 | 浙江大学杭州国际科创中心; | 发明人 | 沈浩頲; 周建文; | ||||
| 摘要 | 本 申请 涉及一种伪装 电路 、集成电路芯片和伪装电路的设计方法，其中，该伪装电路包括：目标上拉网络和目标下拉网络；该目标上拉网络和该目标下拉网络，通过将标准上拉网络中的置换上 拉晶 体管的 位置 ，与标准下拉网络中的置换下拉晶体管的位置互换形成；其中，该置换上拉晶体管的输入 信号 与该置换下拉晶体管的 输入信号 相同；且该置换上拉晶体管不与电源 电压 直连，或者该置换下拉晶体管不与接地电压直连。通过本申请，解决了集成电路伪装成本高的问题。 | ||||||
| 权利要求 | 1.一种伪装电路，其特征在于，所述电路包括：目标上拉网络和目标下拉网络； |
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| 说明书全文 | 伪装电路、集成电路芯片和伪装电路的设计方法技术领域[0001] 本申请涉及集成电路技术领域，特别是涉及伪装电路、集成电路芯片和伪装电路的设计方法。 背景技术[0002] 逆向工程是一种产品设计技术再现过程。在集成电路领域，容易受到逆向工程、未授权的克隆以及由于木马插入导致的知识产权盗窃的影响。例如，逆向工程攻击者可以利用成像技术，对集成电路的物理布局进行逆向工程，获得电路的完整门级网表。因此需要对集成电路进行伪装设计。在相关技术中，通常采用虚拟触点设计伪装单元，即通过对逆向工程中无法区分的真实触点和虚拟触点的不同配置，创建能够实现不同布尔函数功能的伪装单元，以此来实现电路结构伪装。然而，上述方法需要大量晶体管、占用芯片内部较大面积才能组成有效的伪装电路，对伪装单元的制造工艺较为复杂，制造成本过高。 [0003] 目前针对相关技术中集成电路伪装成本高的问题，尚未提出有效的解决方案。发明内容 [0004] 本申请实施例提供了一种伪装电路、集成电路芯片和伪装电路的设计方法，以至少解决相关技术中集成电路伪装成本高的问题。 [0005] 第一方面，本申请实施例提供了一种伪装电路，所述电路包括：目标上拉网络和目标下拉网络； [0008] 在其中一些实施例中，所述标准上拉网络还包括保持上拉晶体管，且所述标准下拉网络还包括保持下拉晶体管；所述保持上拉晶体管的输入信号与所述保持下拉晶体管的输入信号相同。 [0009] 在其中一些实施例中，所述保持上拉晶体管与所述电源电压直连，或者所述保持下拉晶体管与所述接地电压直连。 [0010] 在其中一些实施例中，所述标准上拉网络和所述标准下拉网络构成二输入标准逻辑门电路；其中，所述标准上拉网络包括两个上拉晶体管，且所述标准下拉网络包括两个下拉晶体管。 [0011] 在其中一些实施例中，所述置换上拉晶体管，为所述上拉晶体管中不与所述电源电压直连的晶体管，且所述置换下拉晶体管，为所述下拉晶体管中与所述置换上拉晶体管的输入信号相同的晶体管；或者； [0012] 所述置换下拉晶体管，为所述下拉晶体管中不与所述接地电压直连的晶体管，且所述置换上拉晶体管，为所述上拉晶体管中与所述置换上拉晶体管的输入信号相同的晶体管。 [0013] 在其中一些实施例中，所述标准上拉网络和所述标准下拉网络构成三输入标准逻辑门电路；其中，所述标准上拉网络包括三个上拉晶体管，且所述标准下拉网络包括三个下拉晶体管； [0014] 所述置换上拉晶体管，为所述上拉晶体管中的一个或两个晶体管，且所述置换下拉晶体管，为所述下拉晶体管中的一个或两个晶体管。 [0015] 在其中一些实施例中，所述目标上拉网络包括所述置换下拉晶体管，所述置换下拉晶体管为NMOS管； [0016] 所述目标下拉网络包括置换上拉晶体管，所述置换上拉晶体管为PMOS管。 [0017] 第二方面，本申请实施例提供了一种集成电路芯片，该集成电路芯片包括如上述第一方面所述的伪装电路。 [0018] 第三方面，本申请实施例提供了一种伪装电路的设计方法，所述方法包括： [0019] 确定标准上拉网络中的至少一个置换上拉晶体管，以及标准下拉网络中的至少一个置换下拉晶体管； [0020] 其中，所述置换上拉晶体管的输入信号与所述置换下拉晶体管的输入信号相同；且所述置换上拉晶体管不与电源电压直连，或者所述置换下拉晶体管不与接地电压直连； [0021] 将所述置换上拉晶体管的位置与所述置换下拉晶体管的位置互换，形成目标上拉网络和目标下拉网络；所述伪装电路，包括所述目标上拉网络和所述目标下拉网络。 [0022] 在其中一些实施例中，上述确定标准上拉网络中的至少一个置换上拉晶体管，以及标准下拉网络中的至少一个置换下拉晶体管，包括： [0023] 获取预设的电路逻辑需求； [0024] 基于所述电路逻辑需求，确定所述置换上拉晶体管和所述置换下拉晶体管。 [0025] 相比于相关技术，本申请实施例提供的伪装电路、集成电路芯片和伪装电路的设计方法，其中，伪装电路包括：目标上拉网络和目标下拉网络；该目标上拉网络和该目标下拉网络，通过将标准上拉网络中的置换上拉晶体管的位置，与标准下拉网络中的置换下拉晶体管的位置互换形成；其中，该置换上拉晶体管的输入信号与该置换下拉晶体管的输入信号相同；且该置换上拉晶体管不与电源电压直连，或者该置换下拉晶体管不与接地电压直连，解决了集成电路伪装成本高的问题。 附图说明[0027] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中： [0028] 图1是根据本申请实施例的一种伪装电路的结构框图； [0029] 图2A是根据本申请实施例的一种二输入或非门电路的示意图； [0030] 图2B是根据本申请实施例的一种二输入伪装电路的示意图； [0031] 图3A是根据本申请实施例的一种二输入与非门电路的示意图； [0032] 图3B是根据本申请实施例的另一种二输入伪装电路的示意图； [0033] 图4A是根据本申请实施例的一种三输入或非门电路的示意图； [0034] 图4B是根据本申请实施例的一种三输入伪装电路的示意图一； [0035] 图4C是根据本申请实施例的一种三输入伪装电路的示意图二； [0036] 图4D是根据本申请实施例的一种三输入伪装电路的示意图三； [0037] 图5A是根据本申请实施例的一种三输入与非门电路的示意图； [0038] 图5B是根据本申请实施例的另一种三输入伪装电路的示意图一； [0039] 图5C是根据本申请实施例的另一种三输入伪装电路的示意图二； [0040] 图5D是根据本申请实施例的另一种三输入伪装电路的示意图三； [0041] 图6是根据本申请实施例的一种伪装电路的设计方法的流程图。 具体实施方式[0042] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。 [0043] 在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。 [0044] 除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指大于或者等于两个。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。 [0045] 本实施例提供了一种伪装电路，图1是根据本申请实施例的一种伪装电路的结构框图，如图1所示，该伪装电路10包括目标上拉网络12和目标下拉网络16。该目标上拉网络12和该目标下拉网络16，通过将标准上拉网络中的置换上拉晶体管18的位置，与标准下拉网络中的置换下拉晶体管14的位置互换形成；即，将上述确定的两类晶体管位置对应互换置换，形成的目标上拉网络12中包括该置换下拉晶体管14，此时该置换下拉晶体管14与目标上拉网络12中的其他上拉晶体管一起实现上拉电压的功能；且形成的目标下拉网络16中包括该置换上拉晶体管18，此时该置换上拉晶体管18与目标下拉网络16中的其他下拉晶体管一起实现下拉电压的功能。 [0046] 上述标准上拉网络包含的晶体管类型均为PMOS管，标准下拉网络包含的晶体管类型均为NMOS管。该标准上拉网络和该标准下拉网络构成标准逻辑门电路，即常规的CMOS逻辑门电路。需要说明的是，CMOS逻辑门电路是两个网络的组合，即上拉网络和下拉网络。上拉网络的功能是在电源电压VDD与输出电压之间提供连接以将输出电压拉至逻辑“1”，而下拉网络的功能是在接地电压VSS和输出电压之间提供连接以将输出电压拉至逻辑“0”。常规CMOS逻辑门电路中下拉网络由NMOS管组成，而上拉网络由PMOS管组成；也即，上述置换上拉晶体管为PMOS管，置换下拉晶体管为NMOS管。 [0047] 为了确保集成电路的安全性，在本实施例中，将上述标准上拉网络和标准下拉网络中的对应晶体管位置进行互换，以形成伪装电路。同时，为了确保输出电压稳定并保证伪装电路延迟开销在可接受范围内，所需进行位置互换的晶体管，应当是两个网络中不与电源电压或接地电压连接的晶体管。由于扫描电子显微镜(Scanning Electron Microscope，SEM)成像技术对不同掺杂区域的成像对比区分度不高，使得晶体管位置互换后形成的伪装电路外观，与常规CMOS逻辑门电路相似，而伪装电路的实际功能与对应的常规逻辑门不同。因此，当攻击者利用成像技术对集成电路的物理布局进行逆向工程时，无法根据成像结果直接确定逻辑门的实际功能，进而无法确定该集成电路设计的真实功能；同时，由于攻击者无法确定哪些逻辑门是伪装门，使得每一个逻辑门都需要被怀疑，而集成电路中包含上亿个门电路，破解难度显著增加，使得本实施例中应用的伪装电路对基于布尔可满足性(SAT)的攻击能够有很好的抵御能力。 [0048] 通过上述实施例，通过将标准逻辑门电路中，标准上拉网络和标准下拉网络的晶体管位置进行互换，形成了逻辑功能与标准逻辑门电路不同，但成像技术下外观相同的伪装电路，在逆向工程成像中伪装单元与标准逻辑门电路无法区分，从而能够有效抵御基于SAT的攻击，且本申请中设计的伪装电路制造工艺简单，无需增加额外的触点或其他元器件，性能开销低；在仿真结果中，伪装电路延时开销不超过对应标准逻辑门电路的5倍，功耗开销不超过对应标准逻辑门的2倍，因此有效解决了集成电路伪装成本高的问题。 [0049] 在其中一些实施例中，上述标准上拉网络还包括保持上拉晶体管，且该标准下拉网络还包括保持下拉晶体管；该保持上拉晶体管的输入信号与该保持下拉晶体管的输入信号相同。上述保持上拉晶体管与该电源电压直连，或者该保持下拉晶体管与该接地电压直连。 [0050] 其中，该保持上拉晶体管和该保持下拉晶体管是指，标准上拉网络和标准下拉网络构成的标准逻辑门电路中，无需改变位置的晶体管。以该标准逻辑门电路是二输入或非门电路为例，请参阅图2A，该标准上拉网络中，第一PMOS管P1与电源电压直接连接，则可以将该第一PMOS管P1作为保持上拉晶体管，与该第一PMOS管P1的输入信号相同的第一NMOS管N1作为保持下拉晶体管。即，针对该标准逻辑门电路，只需将上述确定了的置换上拉晶体管和置换下拉晶体管的位置进行互换，而其余的保持上拉晶体管和保持下拉晶体管的位置保持不变，从而形成相应的伪装电路。通过上述实施例，将部分与电源电压或接地电压直连的晶体管的位置保持不变，只改变相应标准逻辑门电路中的部分晶体管位置，能够有效提高对集成电路设计的破解难度，同时还确保了伪装电路的稳定性。 [0051] 在其中一些实施例中，上述标准上拉网络和上述初始下网网络构成二输入标准逻辑门电路；其中，该标准上拉网络包括两个上拉晶体管，且该标准下拉网络包括两个下拉晶体管。 [0052] 上述置换上拉晶体管，为该上拉晶体管中不与该电源电压直连的晶体管，且该置换下拉晶体管，为该下拉晶体管中与该置换上拉晶体管的输入信号相同的晶体管。或者，该置换下拉晶体管，为该下拉晶体管中不与该接地电压直连的晶体管，且该置换上拉晶体管，为该上拉晶体管中与该置换上拉晶体管的输入信号相同的晶体管。 [0053] 具体而言，以上述二输入标准逻辑门电路是二输入或非门电路为例，请参阅图2A，该二输入或非门电路中的标准上拉网络，包括第一PMOS管P1和第二PMOS管P2。其中，第一PMOS管P1的漏极连接电源电压VDD，第一PMOS管P1的栅极连接输入信号A；第一PMOS管P1的源极连接第二PMOS管P2的漏极，即第一PMOS管P1与第二PMOS管P2之间串联；第二PMOS管P2的栅极连接输入信号B，第二PMOS管P2的源极连接输出信号Y。 [0054] 上述二输入或非门电路中的标准下拉网络，包括第一NMOS管N1和第二NMOS管N2。其中，第一NMOS管N1和第二NMOS管N2并联，且第一NMOS管N1的漏极和第二NMOS管N2的漏极连接输出信号Y；第一NMOS管N1的源极和第二NMOS管N2的源极分别连接接地电压VSS；第一NMOS管N1的栅极连接输入信号A，且第二NMOS管N2的栅极连接输入信号B。 [0055] 图2A中还提供了该二输入或非门电路的电路逻辑符号，即Y＝NOR(A，B)。在本实施例中，为实现电路伪装，将上述标准上拉网络中不与电源电压直连的第二PMOS管P2作为上述置换上拉晶体管，并将与该第二PMOS管P2的输入信号相同，即同样连接输入信号B的第二NMOS管作为上述置换下拉晶体管。 [0056] 在伪装电路设计时，将确定的第二PMOS管P2的位置和第二NMOS管N2的位置互换；具体地，请参阅图2B，其中，虚线框内的晶体管即为位置互换后的晶体管。可见，该伪装电路通过将标准的二输入或非门的上拉网络中不与电源电压直接相连的PMOS管与其对应的NMOS管互换得到。其中，该伪装电路中的目标上拉网络包括串联连接的第一PMOS管P1和第二NMOS管N2；该目标下拉网络包括并联连接的第一NMOS管N2和第二PMOS管P2。相应地，图2B中还提供了该伪装电路的电路逻辑符号，即Y＝AND(A’，B)，其中A’代表A非。因此，图2B中的伪装电路的电路逻辑功能与图2A中的常规二输入逻辑门电路的电路逻辑功能不同，且该伪装电路的外观与该常规二输入逻辑门电路的外观相同。可以理解的是，在本实施例的集成电路设计中，需要应用至少一个电路逻辑功能为Y＝AND(A’，B)的伪装电路，来实现整体的集成电路功能。而在攻击者利用成像技术对该集成电路进行逆向工程时，无法确定外观为常规二输入与非门的逻辑门，其实际逻辑功能是标准与非逻辑还是伪装逻辑Y＝AND(A’，B)，从而无法实现该集成电路芯片的功能。 [0057] 类似地，当上述标准二输入逻辑门是二输入与非门电路时，请参阅图3A，该电路的标准上拉网络中，第一PMOS管P1和第二PMOS管P2这两个PMOS管相互并联；该电路的标准下拉网络中，第一NMOS管N1和第二NMOS管N2这两个NMOS管相互串联。同时，图3A中还提供了该二输入与非门电路的电路逻辑符号，即Y＝NAND(A，B)。其中，图3A的第二NMOS管N2的源极与接地电压直接连接，且第一PMOS管P1和第二PMOS管均与电源电压直接连接；则在本实施例中，可以将标准下拉网络中不与接地电压直连的第一NMOS管N1作为上述置换下拉晶体管，同时将标准上拉网络中，与该第一NMOS管N1的输入信号相同，即同样连接输入信号A的第一PMOS管P1作为上述置换下拉晶体管。 [0058] 将二输入与非门中，其余的保持下拉晶体管与保持上拉晶体管的位置保持不变，且置换下拉晶体管与置换上拉晶体管的位置进行互换后，形成的伪装电路如图3B所示。虚线框内的晶体管即为位置互换后的晶体管。其中，该伪装电路中的目标上拉网络包括并联连接的第一NMOS管N1和第二PMOS管P2，目标下拉网络包括串联连接的第一PMOS管P1和第二NMOS管N2。相应地，根据图3B中提供的电路逻辑符号，该伪装电路实现的逻辑功能为Y＝OR(A，B’)，B’代表B非。类似地，针对应用了至少一个电路逻辑功能为Y＝OR(A，B’)伪装电路的集成电路设计，在基于成像技术对其进行逆向工程攻击时，攻击者无法确定该逻辑门是常规二输入与非门还是逻辑功能为Y＝OR(A，B’)的伪装门。 [0059] 通过上述实施例，将集成电路中，需要实现逻辑功能为AND(A’，B)或OR(A，B’)的部分电路进行伪装，使其外观上与常规的二输入逻辑门电路相同，从而实现了针对具有两个输入的逻辑门电路的有效伪装。 [0060] 在其中一些实施例中，上述标准上拉网络和上述标准下拉网络构成三输入标准逻辑门电路；其中，该标准下拉网络包括三个上拉晶体管，且该标准下拉网络包括三个下拉晶体管。上述置换下拉晶体管，为该上拉晶体管中的一个或两个晶体管，且该置换下拉晶体管，为该下拉晶体管中的一个或两个晶体管。 [0061] 具体而言，以上述三输入标准逻辑门电路是三输入或非门电路为例，请参阅图4A，常规三输入或非门电路的标准上拉网络是由第一PMOS管P1、第二PMOS管P2和第三PMOS管P3这三个PMOS晶体管串联组成，且第一PMOS管P1连接电源电压VDD。其标准下拉网络是由第一NMOS管N1、第二NMOS管N2和第三NMOS管N3这三个NMOS管并联组成，且该三个NMOS管均直接连接接地电压VSS。其中，第一PMOS管P1和第一NMOS管N1连接相同的输入信号A；第二PMOS管P2和第二NMOS管N2连接相同的输入信号B；第三PMOS管P3和第三NMOS管N3连接相同的输入信号C。图4A还提供了该三输入或非门电路的电路逻辑符号，即Y＝NOR(A，B，C)。 [0062] 基于上述分析，上述三输入或非门电路的标准上拉网络中，不与电源电压直接连接的有第二PMOS管P2和第三PMOS管P3两个晶体管，因此针对该三输入或非门电路的相应伪装短路可以有三种。 [0063] 在一个实施例中，上述三输入或非门电路的其中一种伪装电路如图4B所示，将三输入或非门电路中不与电源电压直接连接的第二PMOS管P2和第三PMOS管P3，作为上述置换上拉晶体管；并将标准下拉网络中，与第二PMOS管P2、第三PMOS管P3的输入信号相同的第二NMOS管N2和第三NMOS管N3，作为上述置换下拉晶体管，从而形成相应的三输入伪装电路。其中，该伪装电路中的目标上拉网络包括串联连接的第一PMOS管P1、第二NMOS管N2和第三NMOS管N3；该目标下拉网络包括并联连接的的第一NMOS管N1、第二PMOS管P2和第三PMOS管P3。并且，图4B中该伪装电路的电路逻辑符号用于表示Y＝AND(A’，B，C)的电路逻辑功能。 [0064] 或者，在另一实施例中，请参阅图4B和图4C，还可以将标准上拉网络中，第二PMOS管P2和第三PMOS管P3中的其中一个晶体管作为置换上拉晶体管；并将标准下拉网络中，与确定的置换上拉晶体管的输入信号相同的下拉晶体管确定为上述置换下拉晶体管。上述两种伪装电路的电路逻辑功能，依次为AND(A’，B，C’)和AND(A’，B’，C)；其中B’代表B非，C’代表C非。 [0065] 类似地，当上述标准三输入逻辑门是三输入或非门电路时，请参阅图5A，该电路的标准上拉网络中，三个PMOS晶体管相互并联，且均与电源电压直接连接；该电路的标准下拉网络中，三个NMOS晶体管相互串联，且第三NMOS管N3与接地电压直接连接。其中，该三输入或非门电路的电路逻辑功能可以表示为Y＝NAND(A，B，C)。基于上述分析，可以有三种电路逻辑功能的伪装电路，伪装为上述三输入或非门电路。请参阅图5B至图5D，三种三输入伪装电路的电路逻辑功能分别为：OR(A，B，C’)、OR(A，B’，C’)与OR(A’，B，C’)。 [0066] 通过上述实施例，当标准逻辑门电路为三输入逻辑门电路，或者是三个输入信号以上的逻辑门电路时，可以设计多种不同逻辑功能的伪装电路来伪装成同一标准逻辑门电路，从而进一步提高了对集成电路设计的逆向工程攻击难度，有效保证了集成电路的安全性。 [0067] 需要补充说明的是，在另一实施例中，上述标准上拉网络和标准下拉网络还可以构成四输入逻辑门电路，或者其他多输入的逻辑门电路。也即，在本申请实施例中，还可以基于集成电路设计的实际需要，将部分逻辑功能的门电路伪装为对应输入数量的标准逻辑门电路，形成多种多输入的伪装电路；该伪装电路与对应的标准逻辑门电路，逻辑功能不同但外观相似。上述输入信号有四个以上的多输入伪装电路，其实现原理与上述任一实施例相类似，在此不再赘述。 [0068] 本实施例还提供了一种集成电路芯片；该集成电路芯片包括上述任一实施例所述的伪装电路。可以理解的是，在该集成电路芯片中，可以包含至少一个伪装电路，而其余门电路仍然采用常规的逻辑门电路设计。或者，该集成电路芯片还可以基于实际设计需求，采用多种不同类型的伪装电路。通过上述实施例，将上述伪装电路集成于集成电路芯片上，从而实现了伪装成本低且破解难度高的集成电路芯片设计。 [0069] 本实施例还提供了一种伪装电路的设计方法。图6是根据本申请实施例的一种伪装电路的设计方法的流程图，如图6所示，该流程包括如下步骤： [0070] 步骤S610，确定标准上拉网络中的至少一个置换上拉晶体管，以及标准下拉网络中的至少一个置换下拉晶体管；其中，该置换上拉晶体管的输入信号与该置换下拉晶体管的输入信号相同；且该置换上拉晶体管不与电源电压直连，或者该置换下拉晶体管不与接地电压直连。 [0071] 需要说明的是，在由上述标准上拉网络和上述标准下拉网络构成的标准逻辑门电路中，至少有一个晶体管不直接与电源电压或接地电压连接。因此，可以先确定标准上拉网络和标准下拉网络中，不与电源电压或接地电压连接的晶体管。然后，基于该确定的晶体管，确定标准上拉网络中的置换上拉晶体管，或者标准下拉网络中的置换下拉晶体管。若先确定的是置换上拉晶体管，则从标准下拉网络中确定与该置换上拉晶体管的输入信号相同的置换下拉晶体管；若先确定的是置换下拉晶体管，则从标准上拉网络中确定与该置换下拉晶体管的输入信号相同的置换上拉晶体管。 [0072] 步骤S620，将该置换上拉晶体管的位置与该置换下拉晶体管的位置互换，形成目标上拉网络和目标下拉网络；上述伪装电路，包括该目标上拉网络和该目标下拉网络。 [0073] 在上述伪装电路的设计方法中，通过将标准逻辑门电路中，标准上拉网络和标准下拉网络的晶体管位置进行互换的方式，形成了逻辑功能与标准逻辑门电路不同，但成像技术下外观相同的伪装电路，从而能够有效抵御基于SAT的攻击，且本申请中设计的伪装电路制造工艺简单，无需增加额外的触点或其他元器件，性能开销低，实现了低成本的伪装电路设计方法。 [0074] 在其中一些实施例中，上述确定标准上拉网络中的至少一个置换上拉晶体管，以及标准下拉网络中的至少一个置换下拉晶体管，包括如下步骤：获取预设的电路逻辑需求；基于该电路逻辑需求，确定该置换上拉晶体管和该置换下拉晶体管。其中，该电路逻辑需求是指当前集成电路设计中，门电路所需实现的电路逻辑功能。示例性地，请参与图4A至图 4D，若当前的电路逻辑需求为需实现AND(A’，B，C)的逻辑功能，则可以在该门电路设计中，采用图4B的伪装电路来伪装成相应的三输入标准逻辑门电路，即将图4A中的第二PMOS管P2和第三PMOS管P3，作为上述置换上拉晶体管，并将第二NMOS管N2和第三NMOS管N3，作为上述置换下拉晶体管，从而形成相应的三输入伪装电路。通过上述实施例，有效提高了伪装电路设计的灵活性，扩展了集成电路伪装的应用范围。 [0075] 需要说明的是，在上述流程中或者附图的流程图中示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。 [0077] 可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。 [0078] 可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤： [0079] S1，确定标准上拉网络中的至少一个置换上拉晶体管，以及该标准下拉网络中的至少一个置换下拉晶体管；其中，该置换上拉晶体管的输入信号与该置换下拉晶体管的输入信号相同；且该置换上拉晶体管不与电源电压直连，或者该置换下拉晶体管不与接地电压直连。 [0080] S2，将该置换上拉晶体管的位置与该置换下拉晶体管的位置互换，形成目标上拉网络和目标下拉网络；该伪装电路，包括该目标上拉网络和该目标下拉网络。 [0081] 需要说明的是，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。 [0082] 另外，结合上述实施例中的伪装电路的设计方法，本申请实施例可提供一种存储介质来实现。该存储介质上存储有计算机程序；该计算机程序被处理器执行时实现上述实施例中的任意一种伪装电路的设计方法。 [0083] 本领域的技术人员应该明白，以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。 |
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