模数转换装置、数字芯片组及数据采集装置 |
|||||||
| 申请号 | CN202410132604.5 | 申请日 | 2024-01-30 | 公开(公告)号 | CN117938165A | 公开(公告)日 | 2024-04-26 |
| 申请人 | 深圳市万里眼技术有限公司; | 发明人 | 魏强; 宗仙丽; 姚朋朋; | ||||
| 摘要 | 本 申请 提供一种 模数转换 装置、数字 芯片组 及 数据采集 装置，该数据采集装置中的模数转换单元和数字芯片中均设置有伪随机序列生成模 块 ，模数转换单元中生成的伪随机序列由复位 信号 触发，数字芯片中生成的伪随机序列与模数转换单元的复位信号之间存在确定性时延关系，从而两者生成的伪随机序列之间存在确定性时延，可以基于伪随机序列实现数字芯片(接收端)与模式转换单元(发送端)的时延校准，从而实现多路数据的同步采集，无需通过同步头实现数据同步，降低了数据开销，提高了传输带宽的利用率，提高了传输效率。在时延校准后，通过多个同步的数字芯片组协同进行数据采集，提高了数据采集的 采样 率。 | ||||||
| 权利要求 | 1.一种模数转换装置，其特征在于，包括至少一个模数转换模块，不同的所述模数转换模块用于对不同输入通道的模拟信号进行模数转换，并将转换后的数字信号发送至连接的多个数字芯片组；所述数字芯片组包括多个数字芯片； |
||||||
| 说明书全文 | 模数转换装置、数字芯片组及数据采集装置技术领域[0001] 本申请涉及数据采集技术领域，具体涉及一种模数转换装置、数字芯片组及数据采集装置。 背景技术[0002] 随着通信技术的不断发展，对数据采集装置带宽以及采样率的要求也越来越高。通常通过多个ADC(Analog‑to‑Digital Converter，模数转换器)同步采集、拼接的方式提 升系统的采样率。 [0003] 在多ADC同步采集的场景下，为了实现多芯片间数据同步，通常通过同步头(Synchronization Header，SHR)完成，同步头通常占据一部分带宽，导致传输效率较低，采 样率提升受限。以采用JESD204C协议中的64b/66b编码方案为例，会导致每64bit的有效数 据前添加了2bit的同步头，从而导致传输带宽存在约3％的损失。 [0004] 因此，亟需提供一种传输效率高的同步采集方案，以支持更高的采样率。发明内容 [0005] 本申请提供一种模数转换装置、数字芯片组及数据采集装置，实现了基于伪随机序列的数据同步，无需在数据中添加数据头，提高了传输带宽的利用率，进而提高了传输效 率，支持更高的采样率，如几十GSa/s～几百GSa/s的采样率。 [0006] 第一方面，本申请提供一种模数转换装置，包括至少一个模数转换模块，不同的所述模数转换模块用于对不同输入通道的模拟信号进行模数转换，并将转换后的数字信号发 送至连接的多个数字芯片组；所述数字芯片组包括多个数字芯片； [0008] 所述第一序列生成模块用于在复位信号的触发下，生成伪随机序列； [0010] 所述模数转换子单元包括多个模数转换器，所述模数转换子单元用于对所述采样保持模块输出的信号进行模数转换，得到多路数字信号； [0011] 所述模式选择模块用于控制所述模数转换单元的工作模式； [0012] 当所述模数转换单元的工作模式为伪随机序列发送模式时，通过所述数据发送接口将所述第一序列生成模块生成的伪随机序列发送至连接的数字芯片，以基于所述伪随机 序列实现不同通道的时延校准，以实现多模数转换单元输出的多路数字信号的同步采集； [0013] 当所述模数转换单元的工作模式为数据采集模式时，通过所述数据发送接口将所述模数转换子单元输出的多路数字信号发送至连接的数字芯片。 [0015] 所述选择开关用于选择所述模数转换子单元或所述可编程单元的信号输出； [0016] 所述异或逻辑元件用于对所述选择开关输出的信号以及所述第一序列生成的伪随机序列进行异或运算； [0017] 所述可编程单元输出的信号为可编程的；当所述模数转换单元的工作模式为伪随机序列发送模式时，所述可编程单元输出的信号为逻辑0信号，所述选择开关输出的信号为 所述可编程单元输出的逻辑0信号，所述逻辑0信号与生成的所述伪随机序列通过所述异或 逻辑元件后输出所述伪随机序列，并通过所述数据发送接口发送至连接的数字芯片；当所 述模数转换单元的工作模式为数据采集模式时，所述选择开关选择所述模数转换子单元输 出的多路数字信号输出，所述多路数字信号通过所述数据发送接口发送至连接的数字芯 片，实现数据采集。 [0018] 在一种可能的实施方式中，所述模数转换单元的工作模式还包括可编程模式，在所述可编程模式下，所述可编程单元输出标签序列，所述标签序列包括所述模数转换子单 元中各所述模数转换器的标签，且输出所述多路数字信号或伪随机序列中帧头的模数转换 器的标签为1，其余标签为0，以使所述数字芯片基于所述标签序列，确定帧头的位置，以实 现串并转换后信号的帧头对齐。 [0019] 在一种可能的实施方式中，所述模数转换单元还包括相位检测模块，用于： [0020] 对所述采样时钟信号进行分频，得到0°分频时钟信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟信号； [0021] 基于0°分频时钟信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟信号，对所述复位信号进行相位检测； [0022] 基于相位检测的结果，从0°分频时钟信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟信号中确定所述复位信号的同步时钟信号，以基于所述复位信号的同步时 钟信号，实现多模数转换单元或多模数转换模块的同步复位。 [0023] 第二方面，本申请提供一种数字芯片组，用于接收模数转换模块输出的对应通道的数字信号，所述数字芯片组包括多个数字芯片，所述数字芯片包括数据接收接口、第二序 列生成模块和时延校准模块；所述模数转换模块为本申请第一方面提供的模数转换模块； [0024] 所述数据接收接口用于接收连接的模数转换单元发送的多路数字信号或伪随机序列； [0025] 所述第二序列生成模块用于在同步信号的触发下，生成伪随机序列； [0026] 所述时延校准模块用于基于各所述数字芯片中的所述第二序列生成模块生成的伪随机序列以及所述数据接收接口接收的伪随机序列，对数字芯片进行时延校准，以使各 数字芯片接收的多路数字信号同步。 [0027] 在一种可能的实施方式中，所述数字芯片还包括周期性标签生成模块，用于： [0028] 基于所述第二序列生成模块生成的伪随机序列，生成周期性标签； [0029] 所述时延校准模块，具体用于： [0030] 基于所述周期性标签，对各所述数字芯片进行时延校准。 [0031] 在一种可能的实施方式中，触发所述第二序列生成模块的同步信号为触发第一序列生成模块的复位信号。 [0032] 在一种可能的实施方式中，所述数字芯片与所述模数转换单元之间通过多条SerDes通道连接；所述数字芯片还包括多个移位调整模块，所述多个移位调整模块用于对 各所述SerDes通道进行时延校准。 [0033] 在一种可能的实施方式中，触发所述第二序列生成模块的同步信号为第一移位调整模块输出的信号，第二移位调整模块用于基于所述第二序列生成模块输出的伪随机序 列，对对应的SerDes通道进行时延校准； [0034] 所述第一移位调整模块为所述多个移位调整模块中任意一个移位调整模块；所述第二移位调整模块为所述多个移位调整模块中除去所述第一移位模块后剩余的移位调整 模块。 [0035] 第三方面，本申请提供一种数据采集装置，包括本申请第一方面提供的模数转换装置，以及与该模数转换装置中各所述模数转换模块连接的数字芯片组，该数字芯片组为 本申请第二方面提供的数字芯片组。 [0036] 本实施例提供的模数转换装置、数字芯片组及数据采集装置，针对多ADC同步采集场景，该模数转换装置包括至少一个模数转换模块，该模数转换模块包括多个模数转换单 元，一个模数转换单元中包括多个模数转换器，从而实现多通道数据的并行转换和采集，同 时，通过伪随机序列进行不同模数转换单元或者不同模数转换模块输出的数字信号的同 步，无需在传输数字信号时设置同步头，提高了传输带宽的利用率，提高了数字信号的传输 效率，使得模数转换装置得以支持更高的采样率。 附图说明 [0038] 图1为本申请实施例提供的一种模数转换装置的结构示意图； [0039] 图2为本申请图1所示实施例中模数转换单元的结构示意图； [0040] 图3为本申请实施例提供的帧头对齐过程的示意图； [0041] 图4为本申请实施例提供的另一种模数转换装置的结构示意图； [0042] 图5为本申请图4所示实施例中采用信号分频结果的示意图； [0043] 图6为本申请实施例提供的一种数字芯片组的结构示意图； [0044] 图7为本申请实施例提供的一种数字芯片的结构示意图； [0045] 图8为本申请图7所示实施例中周期性标签生成过程的示意图； [0046] 图9为本申请实施例提供的另一种数字芯片的结构示意图； [0047] 图10为本申请实施例提供的一种数据采集装置的结构示意图； [0048] 图11为本申请实施例提供的一种时延校准方法的流程示意图。 [0049] 附图标号： [0050] 10‑数据采集装置； [0051] 100‑模数转换模块；110‑模数转换单元；111‑第一序列生成模块；112‑采样保持模块；113‑模数转换子单元；114‑模式选择模块；115‑数据发送接口；116‑相位检测模块； [0052] 200‑数字芯片组；210‑数字芯片；211‑数据接收接口；212‑第二序列生成模块；213‑时延校准模块；214‑周期性标签生成模块；215‑移位调整模块。 [0053] 通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为 本领域技术人员说明本申请的概念。 具体实施方式[0054] 这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例 中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附 权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。显然，所描述的实 施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技 术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范 围。 [0056] 为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述 的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本 领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其它实施例，均属于本申 请保护的范围。 [0057] 图1为本申请实施例提供的一种模数转换装置的结构示意图，参见图1所示，本申请实施例的模数转换装置包括至少一个模数转换模块100，图1中以k个模数转换模块100为 例，不同的模数转换模块100用于对不同输入通道(如输入通道1至输入通道k)的模拟信号 进行模数转换，并将转换后的数字信号发送至连接的k个数字芯片组200，从而实现多通道 信号的并行采集。 [0058] 模数转换模块100包括多个模数转换单元110，不同的模数转换模块100中包括的模数转换单元110的数量可以不同或相同。图1中以模数转换模块100均包括n个模数转换单 元110为例。 [0059] 继续参见图1，模数转换单元110包括第一序列生成模块111、采样保持模块112、模数转换子单元113、模式选择模块114和数据发送接口115。 [0060] 第一序列生成模块111用于在复位信号的触发下，生成伪随机序列；采样保持模块112用于基于采样时钟信号，对输入的模拟信号进行采样和保持；模数转换子单元113包括 多个模数转换器ADC，模数转换子单元113用于对采样保持模块112输出的信号进行模数转 换，得到多路数字信号；模式选择模块114用于控制模数转换单元110的工作模式；当模数转 换单元110的工作模式为伪随机序列发送模式时，通过数据发送接口115将第一序列生成模 块111生成的伪随机序列发送至连接的数字芯片210，以基于伪随机序列实现不同通道的时 延校准，从而实现多模数转换单元110输出的多路数字信号的同步采集；当模数转换单元 110的工作模式为数据采集模式时，通过数据发送接口115将模数转换子单元113输出的多 路数字信号发送至连接的数字芯片210。 [0061] 一个数字芯片组200包括多个数字芯片210，一个模数转换单元110与一个数字芯片210连接，用于将输出的多路数字信号发送至连接的数字芯片210。 [0062] 在一些实施例中，数据发送接口115为高速数据接口，单个接口的速率可达32Gbps，如Lane接口。 [0063] 伪随机序列是一种周期性的、具有随机特性的序列，是可以预先确定以及重复生成的序列。 [0064] 同一模数转换模块100中不同的模数转换单元110的第一序列生成模块111，可以由同一同步模块提供复位信号，以实现对应通道的多路数字信号的同步采集。 [0065] 同一模数转换装置中不同的模数转换单元110的第一序列生成模块111，可以由同一同步模块提供复位信号，以实现多通道的多路数字信号的同步采集。 [0066] 可以通过模式选择模块114中提供的多种工作模式，进行模数转换单元110工作模式的设置。 [0067] 模式选择模块114可以采用任意一种结构实现，模数转换单元110工作模式的控制，以选择将模数转换子单元113输出的多路数字信号或第一序列生成模块111输出的伪随 机序列通过数据发送接口115输出至数字芯片210。 [0069] 模数转换单元110中模数转换器ADC的数量可以为任意的，如64个、128个等。各ADC用于对输入的信号进行模数转换，得到一位数字信号。 [0070] 数据发送接口115可以通过多条SerDes通道将多路数字信号(数据采集模式下)或伪随机序列(伪随机序列发送模式下)发送至数字芯片210。 [0071] 数字芯片组200用于存储模数转换模块100输出的对应通道的数字信号，数字芯片组200包括多个数字芯片210，分别与模数转换模块100的各模数转换单元110连接。为了实 现数字信号的同步采集，在数据采集之前，数字芯片组200还需要基于伪随机序列，对采集 数据所使用的不同通道进行时延校准。 [0072] 模数转换装置或模数转换模块100中还可以包括一时钟模块和同步模块，该时钟模块用于基于参考时钟生成一时钟信号即采样时钟信号，从而触发同步模块生成触发各第 一序列生成模块的复位信号。 [0073] 本实施例提供的模数转换装置，针对多ADC同步采集场景，该模数转换装置包括至少一个模数转换模块，该模数转换模块包括多个模数转换单元，一个模数转换单元中包括 多个模数转换器，从而实现多通道数据的并行转换和采集，同时，通过伪随机序列进行不同 模数转换单元或者不同模数转换模块输出的数字信号的同步，无需在传输数字信号时设置 同步头，提高了传输带宽的利用率，提高了数字信号的传输效率，使得模数转换装置得以支 持更高的采样率。 [0074] 图2为本申请图1所示实施例中模数转换单元的结构示意图，结合图1和图2所示，模数转换单元110中的模式选择模块114包括选择开关、可编程单元和异或逻辑元件，各组 件之间的连接关系如图2所示。 [0075] 选择开关用于选择模数转换子单元113或可编程单元的信号输出；异或逻辑元件用于对选择开关输出的信号以及第一序列生成模块111生成的伪随机序列进行异或运算； 可编程单元输出的信号为可编程的；用户可以通过控制可编程单元输出的信号，即对可编 程单元输出的信号的编程，控制模数转换单元110的工作模式。 [0076] 模数转换单元110的工作模式包括伪随机序列发送模式和数据采集模式。伪随机序列发送模式下，模数转换单元110将生成的伪随机序列发送至连接的数字芯片210，以进 行时延校准，实现多路数据同步采集。在时延校准之后，可以控制模数转换单元110进入数 据采集模式，实现模拟数据的数字转换和采集，即进行对应通道的多路数据采集。 [0077] 异或逻辑元件用于对输入的数据进行异或运算，异或逻辑元件输入的数据为选择开关输出的信号和第一序列生成模块111生成的伪随机序列。 [0078] 可编程单元输出的信号包括逻辑0信号和其他数字信号，如逻辑1信号、0和1组成的多比特数字信号，逻辑0信号中各位上的数字信号均为0，逻辑1信号中各位上的数字信号 均为1。 [0079] 当模数转换单元110的工作模式为伪随机序列发送模式时，可编程单元输出的信号为逻辑0信号，选择开关输出的信号为可编程单元输出的逻辑0信号，逻辑0信号与第一序 列生成模块111生成的伪随机序列通过异或逻辑元件后输出的信号为伪随机序列自身，并 通过数据发送接口115发送至连接的数字芯片210。 [0080] 当模数转换单元110的工作模式为数据采集模式时，选择开关选择模数转换子单元113输出的多路数字信号输出，该多路数字信号与第一序列生成模块111的输出经异或逻 辑元件进行异或运算后，通过数据发送接口115发送至数字芯片210。在数字芯片210中也设 置有第一序列生成模块和异或逻辑元件，从而将接收的信号与第一序列生成模块输出的伪 随机序列进行异或运算，还原得到模数转换子单元113输出的多路数字信号，实现数据采 集。 [0081] 当模数转换单元110的工作模式为数据采集模式时，第一序列生成模块111的输出可以为空，则相当于逻辑0信号与该多路数字信号进行异或，从而异或逻辑元件输出的信号 为该多路数字信号，该多路数字信号通过数据发送接口115发送至连接的数字芯片，实现数 据采集。 [0082] 在本实施例中，通过可编程单元、异或逻辑单元和选择开关三个简单元件实现了模数转换单元110的工作模式的控制，逻辑电路复杂程度低、易于实现。 [0083] 模数转换单元110在传输多路数字信号或伪随机序列时，将并行的多路数字信号转化为高速串行数据，经过高速走线的传输，在数字芯片210接收端，将高速串行数据转换 为并行数据。在接收端即数字芯片210进行串并转换时，可能存在帧头位置随机的问题，为 了解决该问题本申请实施例还提供了一种帧头对齐的方案，即控制模数转换单元110工作 在可编程模式下，通过可编程模式下输出的标签序列进行帧头对齐。 [0084] 可选的，模数转换单元110的工作模式还包括可编程模式，在可编程模式下，可编程单元输出标签序列，该标签序列包括模数转换子单元113中各模数转换器ADC的标签，且 输出多路数字信号或伪随机序列中帧头的模数转换器ADC的标签为1，其余标签为0，以使数 字芯片210基于该标签序列，确定帧头的位置，从而实现串并转换后信号的帧头对齐。 [0085] 示例性的，图3为本申请实施例提供的帧头对齐过程的示意图，如图3所示，模数转换单元110输出的串行数据(多路数字信号对应的串行数据或伪随机序列)如图3所示，串行 数据中各比特位上的标号为该比特位的序号，图3中以串行数据中包括两帧数据(即第1帧 和第2帧)为例；接收端即数字芯片210将串行数据转换为并行数据，由于存在帧头位置随机 的问题，导致帧头(标号为1的比特位)的位置并未在并行数据的首位，此时，可以控制模数 转换单元110工作于可编程模式下，并将可编程单元输出的标签序列发送至数字芯片210， 数字芯片210基于标签序列中值为0的标签的位置，确定并行数据中帧头的位置，从而基于 帧头的位置，实现并行数据的帧头对齐，对齐后的并行数据如图3所示。 [0086] 数字芯片210中可以设置有移位调整模块，通过该移位调整模块基于标签序列中值为0的标签的位置，对并行数据中帧头以及位于帧头之后的数据进行整体移动，从而使得 移动后的帧头位于并行数据的首位。 [0087] 以模数转换单元110输出的串行数据为伪随机序列为例，在通过上述步骤实现帧头对齐后，可以基于帧头对齐后的伪随机序列以及数字芯片210内部生成的伪随机序列，确 定传输延迟，并对传输延迟进行时延校准，从而基于多个模数转换单元110及其连接的数字 芯片210实现多路数据同步采集。 [0088] 一个数字芯片组200中多个数字芯片210可以位于同一块电路板上，也可以分布在多个电路板上。 [0089] 图4为本申请实施例提供的另一种模数转换单元的结构示意图，结合图2和图4可知，在本实施例中，模数转换单元110还包括相位检测模块116。 [0090] 该相位检测模块116用于对采样保持模块112输入的采样时钟信号(由时钟模块提供)进行分频，得到0°分频时钟信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟 信号；基于0°分频时钟信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟信号，对 触发第一序列生成模块111的复位信号进行相位检测；基于相位检测的结果，从0°分频时钟 信号、90°分频时钟信号、180°分频时钟信号和270°分频时钟信号中确定该复位信号的同步 时钟信号，以基于该复位信号的同步时钟信号，实现多模数转换单元110或多模数转换模块 100的同步复位。 [0091] 相位检测模块116以输入模数转换单元110的采样时钟信号和复位信号为输入，通过对采用时钟信号的分频，得到四路低速时钟信号，相位分别标记为0°、90°、180°和270°， 相位检测模块116检测的相位检测结果用于表征复位信号的相位，即0°、90°、180°和270°其 中一个相位。 [0092] 相位检测结果可以存储在4bit的寄存器中，从而通过该寄存器各bit的值，确定该复位信号的相位，进而从0°、90°、180°和270°四路低速时钟信号中，确定复位信号的同步时 钟信号，从而有效避免亚稳态的产生，确保了多个模数转换单元110协同工作时的确定性时 序关系。 [0093] 图5为本申请图4所示实施例中采用信号分频结果的示意图，如图5所示，复位信号为一上升沿信号，采样时钟通过分频后得到四路低速时钟信号，其相对相位分别为0°、90°、 180°和270°，图5中采用0°、90°、180°和270°分别表示0°分频时钟信号、90°分频时钟信号、 180°分频时钟信号和270°分频时钟信号。通过该四路低速时钟信号的逻辑组合关系，每1/2 个采样时钟，会对复位信号的相位进行检测。 [0094] 可以采用一个四位的寄存器(即复位信号相位检测寄存器)存储复位信号的相位检测结果，该寄存器的第0至第3比特位分别与0°分频时钟信号、90°分频时钟信号、180°分 频时钟信号和270°分频时钟信号对应。复位信号的相位检测结果可以采用寄存器中值为1 的比特位表示，可以选择与寄存器中值为1的比特位不相邻的比特位，如距离最远的比特 位，对应的分频时钟信号为该复位信号的同步时钟信号。 [0095] 图5中以复位信号在0°～90°抵达为例，该寄存器的第0比特由0变为1，则可以选择复位信号的同步时钟信号为270°分频时钟信号。 [0096] 若复位信号在180°～270°抵达，该寄存器的第2比特由0变为1，则可以选择复位信号的同步时钟信号为0°分频时钟信号。 [0097] 通过对采用时钟的分频，有效避免了复位信号与采样时钟的边沿时间过近，出现亚稳态，而造成模数转换单元110复位信号时序的不确定性，确保了多模数转换单元110协 同工作时的确定性时序关系。 [0098] 模数转换装置可以与数据存储装置连接，数据存储装置中包括多个数字芯片组200，数据存储装置中数字芯片组200的数量与模数转换装置中模数转换模块100的数量一 致，以存储各模数转换模块100通过对应通道发送的数字信号。 [0099] 图6为本申请实施例提供的一种数字芯片组的结构示意图，如图6所示，该数字芯片组200包括多个数字芯片210，其中，数字芯片210包括数据接收接口211、第二序列生成模 块212和时延校准模块213。 [0100] 一个数字芯片组200对应一个模数转换模块100，用于存储该模数转换模块100输出的对应通道的多路数字信号。数字芯片组200内包括多个数字芯片210，分别与对应的模 数转换模块100中的多个模数转换单元110连接或对应。图6中以数字芯片组200包括n个数 字芯片210为例。 [0101] 数据接收接口211用于接收连接的模数转换单元110发送的多路数字信号或伪随机序列；第二序列生成模块212用于在同步信号的触发下，生成伪随机序列，可以记为第二 伪随机序列；时延校准模块用于基于该数字芯片组200中各数字芯片210中的第二序列生成 模块212生成的伪随机序列即第二伪随机序列以及数据接收接口211接收的模数转换单元 110发送的伪随机序列(记为第一伪随机序列)，对数字芯片210进行时延校准；从而实现传 输多路数字信号信道的时延校准，以使各数字芯片210接收的多路数字信号同步。 [0102] 在一些实施例中，数字芯片210还可以包括缓存单元，用于在时延校准后，缓存接收的模数转换单元110发送的多路数字信号。 [0103] 数字芯片210中的数据接收接口211与对应的模数转换单元110的数据发送接口115连接，以接收数据发送接口115输出的多路数字信号。数字芯片210中的数据接收接口 211与对应的模数转换单元110的数据发送接口115之间通过多条SerDes通道连接。 [0104] 在另一些实施例中，数字芯片210中的数据接收接口211将多路数字信号即并行数据转化为串行数据，通过高速走线，在数字芯片210接收端，通过数据接收接口211将该串行 数据转化为并行数据。 [0105] 由于并行数据所经过的多路信道之间存在时间误差，为了实现该时间误差的校正，在数字芯片210中各信道上还可以设置移位调整模块，通过该移位调整模块实现不同信 道的时延校准。 [0106] 在一些实施例中，可以预先基于信道的长度设置移位调整模块的参数，从而通过移位调整模块调整通过对应信道传输的信号的相位。 [0107] 可选的，触发第二序列生成模块212的同步信号为触发第一序列生成模块111的复位信号。 [0108] 具体的，可以通过同一信号出发第一序列生成模块111和第二序列生成模块212同时生成伪随机序列。第一序列生成模块111和第二序列生成模块212的结构相同，所生成的 伪随机序列也相同。从而时延校准模块213可以基于第一序列生成模块111和第二序列生成 模块212生成的伪随机序列得到数字信号传输时的确定性时延，通过该确定性时延的补偿， 实现绝对时延校准。 [0109] 在另一些实施例，触发第二序列生成模块212的同步信号可以不采用触发第一序列生成模块111的复位信号，从而时延校准模块213可以基于第一序列生成模块111和第二 序列生成模块212生成的伪随机序列得到数字信号传输时的确定性时延，通过该确定性时 延的补偿，实现相对时延校准。 [0110] 图7为本申请实施例提供的一种数字芯片的结构示意图，结合图6和图7可知，在本实施例中，数字芯片还包括周期性标签生成模块214。该周期性标签生成模块214用于基于 第二序列生成模块212生成的伪随机序列，生成周期性标签；时延校准模块213具体用于基 于周期性标签，对数字芯片210进行时延校准。 [0112] 时延校准模块213可以基于数字芯片210内生成的伪随机序列的周期性标签，以及基于接受的模数转换单元110发送的伪随机序列的周期性标签，测量两者之间通道的确定 性时延。还可以基于不同数字芯片210内生成的伪随机序列的周期性标签，实现不同数字芯 片210的时延校准。 [0113] 示例性的，图8为本申请图7所示实施例中周期性标签生成过程的示意图，如图8所示，同步信号为一上升沿信号，可以通过同步信号产生模块为各数字芯片组200或者同一数 字芯片组200内不同数字芯片210提供同步信号。伪随机序列包括n个不同的数字，伪随机序 列1～n分别为n个不同数字芯片210内生成的伪随机序列，其对应的标签如图7中的标签1～ 标签n所示，基于同步信号，对标签进行锁存，得到伪随机序列1～n分别对应的周期性标签； 时延校准模块213基于周期性标签，确定数字芯片210之间的时延并进行补偿，从而实现不 同数字芯片210的时延校准，从而使得不同数字芯片210采集的数据同步，实现多数字芯片 协同采集。 [0114] 时延校准模块213还可以基于该周期性标签实现数字芯片210与模数转换单元110之间的时延校准。 [0115] 执行时延补偿的装置可以为任意一种装置，如移位调整模块。 [0116] 可选的，图9为本申请实施例提供的另一种数字芯片的结构示意图，如图9所示，数字芯片210中还设置有多个移位调整模块215。 [0117] 数字芯片210与模数转换单元110之间通过多条SerDes通道连接，多个移位调整模块215用于对各SerDes通道进行时延校准。 [0118] 由于走线长度的差异，不同SerDes通道的时延也不尽相同，从而使得数据抵达数字芯片210时，由于SerDes通道的不同导致存在时延偏差。为了校正该时延偏差，可以通过 数据接收接口211后紧接的多个移位调整模块215对数据接收接口211的各SerDes通道进行 时延校准。 [0119] 在一些实施例中，触发第二序列生成模块212的同步信号可以为第一移位调整模块输出的信号，第二移位调整模块用于基于第二序列生成模块输出的伪随机序列，对对应 的SerDes通道进行时延校准；第一移位调整模块为数字芯片210中多个移位调整模块215中 任意一个移位调整模块，图9中以第一移位调整模块为第一个移位调整模块215为例；第二 移位调整模块为数字芯片210中多个移位调整模块215中除去第一移位模块后剩余的移位 调整模块215。 [0120] 在时延校准阶段，可以控制模数转换单元110工作于伪随机序列发送模式，将第一序列生成模块111生成的伪随机序列(为了区分记为第一伪随机序列)发送至数字芯片210， 该第一伪随机序列通过第一移位调整模块后发送至时延校准模块213，与此同时，第一移位 调整模块在接收到第一伪随机序列后触发第二序列生成模块212生成伪随机序列(为了区 分记为第二伪随机序列)。时延校准模块213可以基于不同数字芯片210内生成的第二伪随 机序列，实现不同数字芯片210间的时延校准，还可以基于不同数字芯片210内生成的第二 伪随机序列以及该第一伪随机序列，实现不同数字芯片210以及模数转换单元110间的时延 校准，从而实现数据同步采集。 [0121] 图10为本申请实施例提供的一种数据采集装置的结构示意图，如图10所示，该数据采集装置10包括：模数转换装置和与该模数转换装置中各模数转换模块100连接的数字 芯片组200。 [0122] 在一些实施例中，数据采集装置10可以为示波器采集系统中负责数据采集的装置。 [0123] 本申请实施例还提供一种时延校准方法，应用于数据采集装置10，该方法包括： [0124] 控制模数转换单元110进入伪随机序列发送模式，在复位信号的触发下控制第一序列生成模块111生成伪随机序列；在同步信号的触发下，控制第二序列生成模块212生成 伪随机序列；基于第一序列生成模块111和第二序列生成模块212生成的伪随机序列，进行 时延校准。 [0125] 具体的，可以以第一移位调整模块输出的信号或该复位信号为同步信号，触发第二序列生成模块212生成伪随机序列。 [0126] 图11为本申请实施例提供的一种时延校准方法的流程示意图，该方法应用于数据采集装置10，如图11所示，该方法包括： [0127] 步骤S111，发送复位信号至各模数转换单元110。 [0128] 具体的，发送复位信号至各模数转换单元110，以确保不同模数转换单元110之间的工作时序。 [0129] 步骤S112，控制模数转换单元110进入伪随机序列发送模式，以基于第一序列生成模块111生成伪随机序列。 [0130] 步骤S113，触发数字芯片210的第二序列生成模块212生成伪随机序列。 [0131] 可以基于该复位信号，触发第二序列生成模块212生成伪随机序列，即与第一序列生成模块111同步生成伪随机序列，也可以基于某个模数转换单元110发送的信号触发。 [0132] 步骤S114，基于移位调整模块215，实现数字芯片210内多条传输通道的相对对齐。 [0133] 在数字芯片210内部，通过多个移位调整模块215实现一片数字芯片内多个数据传输信道的相对对齐。 [0134] 步骤S115，控制模数转换单元110进入可编程模式，以输出标签序列。 [0135] 步骤S116，基于模数转换单元110输出的标签序列，实现数字芯片210内多条传输通道的帧头对齐。 [0136] 步骤S117，基于伪随机序列，生成各数字芯片210的周期性标签。 [0137] 步骤S118，基于数字芯片210的同步信号以及该周期性标签，进行数字芯片210间的时延校准，实现多模数转换单元110、多数字芯片采集协同。 [0138] 该同步信号可以为前述复位信号。 [0139] 在时延校准后，控制模数转换单元110进入数据采集模式，进行数据的正常采集。 [0140] 在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以是固定连接，也可以是通过中间媒介间接相 连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人 员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。 [0141] 在本申请的描述中，需要理解的是，所使用的术语“中心”、“长度”、“宽度”、“厚度”、“顶端”、“底端”、“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“内”、“外”“轴向”、“周向”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述 本发明和简化描述，而不是指示或暗示所指的位置或原件必须具有特定的方位、以特定的 构造和操作，因此不能理解为对本发明的限制。 [0142] 在本申请实施例或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。在本申请实施例的描述中，“多个” 的含义是两个或两个以上，除非是另有精确具体地规定。 [0143] 本申请实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次 序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请实施例，例如 能够以除了在这里图示或描述的那些以外的顺序实施。 [0144] 此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些 步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它 步骤或单元。 [0145] 本文中的术语“多个”是指两个或两个以上。本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时 存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种 “或”的关系；在公式中，字符“/”，表示前后关联对象是一种“相除”的关系。 [0146] 可以理解的是，在本申请的实施例中涉及的各种数字编号仅为描述方便进行的区分，并不用来限制本申请的实施例的范围。 [0147] 可以理解的是，在本申请的实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请的实施例的 实施过程构成任何限定。 |
||||||
QQ群二维码
意见反馈
意见反馈