一种用于消除ISI效应的标准单元电路及方法 |
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| 申请号 | CN202410158269.6 | 申请日 | 2024-02-04 | 公开(公告)号 | CN117938139A | 公开(公告)日 | 2024-04-26 |
| 申请人 | 博越微电子(江苏)有限公司; | 发明人 | 林云; 刘德启; | ||||
| 摘要 | 本 发明 提供一种用于消除ISI效应的标准单元 电路 及方法，涉及ISI效应消除技术领域，包括主驱动模 块 、副驱动模块和滤波模块。本发明通过增加一路副驱动模块，根据输入 信号 产生第二 输出信号 来对第一输出信号进行修正，再将第一输出信号和第二输出信号 叠加 后作为总输出信号进行输出，能够降低 输出 电压 的幅度，减少上升时间和下降时间，从而起到降低ISI效应的效果，避开了增加电路功耗的缺点，且结构简单，使电路更加符合集成化，节能化的趋势。 | ||||||
| 权利要求 | 1.一种用于消除ISI效应的标准单元电路，其特征在于，包括主驱动模块、副驱动模块和滤波模块，其中： |
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| 说明书全文 | 一种用于消除ISI效应的标准单元电路及方法技术领域[0001] 本发明涉及ISI效应消除技术领域，具体为一种用于消除ISI效应的标准单元电路及方法。 背景技术[0003] 为了消除ISI效应，目前常用的方法是增加电压或者增加晶体管的尺寸，但这样芯片的设计面积会变得很大，消除的ISI效应也有限，同时晶体管尺寸增加会使得功耗也得到提升，还会加大前一级的负载，可能会使得ISI效应反而变得更强，也不符合芯片集成化、节能化的发展趋势。 [0004] 在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。 发明内容[0005] 本发明的目的在于提供一种用于消除ISI效应的标准单元电路及方法，以解决上述背景技术中提出的问题。 [0006] 为实现上述目的，本发明提供如下技术方案：一种用于消除ISI效应的标准单元电路，包括主驱动模块、副驱动模块和滤波模块，其中： 所述主驱动模块包括第一逻辑单元，用于根据输入信号产生第一输出信号； 所述副驱动模块包括第二逻辑单元和第三逻辑单元，用于根据输入信号产生第二输出信号，并将第二输出信号发送到主驱动模块的输出端与第一输出信号进行叠加； 所述滤波模块用于对第一输出信号和第二输出信号的叠加信号进行滤波，生成总输出信号。 [0007] 优选的，所述第一输出信号与第二输出信号的相位相反。 [0008] 优选的，所述第二逻辑单元的输入端与第一逻辑单元的输入端电性连接，用于接收相同的输入信号，所述第二逻辑单元的输出端与第三逻辑单元的输入端电性连接，所述第三逻辑单元的输出端与第一逻辑单元的输出端电性连接。 [0009] 优选的，所述第一逻辑单元、第二逻辑单元和第三逻辑单元均包括一组PMOS管和一组NMOS管。 [0010] 优选的，所述PMOS管和NMOS管采用共栅极接法，所述PMOS管的源极接有工作电压，漏极与NMOS管的源极电性连接，所述NMOS管的漏极接地。 [0011] 优选的，所述第一逻辑单元、第二逻辑单元和第三逻辑单元的输入端均为PMOS管和NMOS管的栅极，输出端均在PMOS管的漏极和NMOS管的源极之间。 [0012] 一种用于消除ISI效应的方法，所述消除ISI效应的方法适用于上述的任一项标准单元电路，具体步骤如下：将输入信号分为两路完全相同的信号，并分别发送到主驱动模块和副驱动模块； 主驱动模块根据输入信号生成第一输出信号，副驱动模块根据输入信号生成第二输出信号； 第一输出信号与第二输出信号叠加，生成总输出信号后进行输出。 [0013] 与现有技术相比，本发明的有益效果是：本发明通过增加一路副驱动模块，根据输入信号产生第二输出信号来对第一输出信号进行修正，再将第一输出信号和第二输出信号叠加后作为总输出信号进行输出，能够降低输出电压的幅度，减少上升时间和下降时间，从而起到降低ISI效应的效果，避开了增加电路功耗的缺点，且结构简单，使电路更加符合集成化，节能化的趋势。附图说明 [0014] 图1为本发明整体电路结构示意图；图2为现有技术的电路结构示意图； 图3为本发明的流程示意图。 具体实施方式[0015] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，对本发明进一步详细说明。 [0016] 需要说明的是，除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”“下”“左”“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。 [0017] 实施例：请参阅图1－图3，本发明提供一种技术方案： 一种用于消除ISI效应的标准单元电路，包括主驱动模块、副驱动模块和滤波模块，其中： 所述主驱动模块包括第一逻辑单元，用于根据输入信号产生第一输出信号，副驱动模块包括第二逻辑单元和第三逻辑单元，用于根据输入信号产生第二输出信号，并将第二输出信号发送到主驱动模块的输出端与第一输出信号进行叠加，滤波模块用于对第一输出信号和第二输出信号的叠加信号进行滤波，生成总输出信号。 [0018] 所述第一逻辑单元、第二逻辑单元和第三逻辑单元均包括一组PMOS管和一组NMOS管，所述PMOS管和NMOS管采用共栅极接法，所述PMOS管的源极接有工作电压，漏极与NMOS管的源极电性连接，所述NMOS管的漏极接地，第一逻辑单元、第二逻辑单元和第三逻辑单元的输入端均为PMOS管和NMOS管的栅极，输出端均在PMOS管的漏极和NMOS管的源极之间，所述第二逻辑单元的输入端与第一逻辑单元的输入端电性连接，用于接收相同的输入信号，所述第二逻辑单元的输出端与第三逻辑单元的输入端电性连接，所述第三逻辑单元的输出端与第一逻辑单元的输出端电性连接。 [0019] 由NMOS管和PMOS管的性质可知，当栅极为低电平时，PMOS管导通，NMOS管截止，输出为高电平，当栅极为高电平时，PMOS管截止,NMOS管导通，输出为低电平，由此可以看出，第一逻辑单元、第二逻辑单元和第三逻辑单元的输入输出相位相反，对只包含一个第一逻辑单元的主驱动模块来说，生成的第一输出信号与输入信号的相位相反，而由于副驱动模块中包含了第二逻辑单元和第三逻辑单元，因此生成的第二输出信号与输入信号的相位相同，与第一输出信号的相位相反。同时，由现有技术可知，修改MOS管尺寸可以起到改变其输出大小的效果，所以在本实施例中，可以通过对第一逻辑单元的NMOS管、POMS管的比例关系进行修改来对第一输出信号的大小进行控制，对第二逻辑单元和第三逻辑单元的NMOS管、POMS管的比例关系进行修改来对第二输出信号的大小进行控制，从而对叠加后的输出电压的大小进行控制。 [0020] 一种用于消除ISI效应的方法，所述消除ISI效应的方法适用于上述的任一项标准单元电路，具体步骤如下：将输入信号分为两路完全相同的信号，并分别发送到主驱动模块和副驱动模块； 主驱动模块根据输入信号生成第一输出信号，副驱动模块根据输入信号生成第二输出信号； 第一输出信号与第二输出信号叠加，生成总输出信号后进行输出。 [0021] 由于第二输出信号与第一输出信号的相位相反，且第二输出信号的大小远远小于第一输出信号的大小，因此当第一输出信号为高电平时，经过叠加后的总输出信号同样为高电平，但电压值小于第一输出信号的电压值，同理，当第一输出信号为低电平时，经过叠加后的总输出信号同样为低电平，但电压值大于第一输出信号的电压值，可以看出副驱动模块起到类似于FFE的效果，产生的第二输出信号对第一输出信号进行修正，减少了总输出信号的电压幅度，也就降低了上升时间和下降时间，从而起到减少ISI效应的作用。 [0023] 上述实施例，可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够、电子硬件，或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方法来执行，取决于技术方案的特定应用和设计约束条件。 [0024] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，既可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。 |
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