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自适应时钟占空比控制器

申请号 CN202280058078.1 申请日 2022-09-12 公开(公告)号 CN117897911A 公开(公告)日 2024-04-16
申请人 高通股份有限公司; 发明人 K·A·鲍曼; D·英格灵; D·R·帕尔;
摘要 本公开的各方面涉及一种在系统中进行占空比失真补偿的方法,该系统包括时钟发生器,该时钟发生器被配置为生成时钟 信号 。该方法包括:测量该 时钟信号 的一个或多个参数;基于所测量的一个或多个参数来确定占空比调节;以及基于所确定的占空比调节来调节该时钟信号的占空比。
权利要求

1.一种系统,所述系统包括:
占空比调节器,所述占空比调节器具有信号输入端、控制输入端和输出端,其中所述占空比调节器被配置为在所述信号输入端处接收时钟信号,在所述控制输入端处接收控制信号,基于所述控制信号来调节所述时钟信号的占空比以生成占空比调节后的时钟信号,并且在所述占空比调节器的所述输出端处输出所述占空比调节后的时钟信号;和定时测量电路,所述定时测量电路具有输入端,所述输入端耦合到所述占空比调节器的所述输出端,其中所述定时测量电路被配置为在所述定时测量电路的所述输入端处接收所述占空比调节后的时钟信号,测量所述占空比调节后的时钟信号的一个或多个参数,并且基于所测量的一个或多个参数生成测量信号。
2.根据权利要求1所述的系统,所述系统还包括信号路径,所述信号路径耦合在所述占空比调节器的所述输出端和所述定时测量电路的所述输入端之间。
3.根据权利要求2所述的系统,其中所述信号路径包括串联耦合的延迟缓冲器
4.根据权利要求2所述的系统,所述系统还包括一个或多个触发器,所述一个或多个触发器耦合到所述信号路径。
5.根据权利要求1所述的系统,其中所述定时测量电路包括:
时间数字转换器(TDC),所述时间数字转换器(TDC)被配置为测量所述占空比调节后的时钟信号的第一沿与所述占空比调节后的时钟信号的第二沿之间的时间延迟;和测量控制电路,所述测量控制电路耦合到所述TDC,其中所述测量控制电路被配置为基于所测量的时间延迟生成所述测量信号。
6.根据权利要求5所述的系统,其中所述占空比调节后的时钟信号的所述第一沿是上升沿,并且所述占空比调节后的时钟信号的所述第二沿是下降沿。
7.根据权利要求5所述的系统,其中所述占空比调节后的时钟信号的所述第一沿是下降沿,并且所述占空比调节后的时钟信号的所述第二沿是上升沿。
8.根据权利要求1所述的系统,其中所述定时测量电路还包括:
启动电路,所述启动电路被配置为在所述占空比调节后的时钟信号的第一沿上启动定时信号的边沿;
捕获电路,所述捕获电路被配置为在所述占空比调节后的时钟信号的第二沿上输出捕获信号的边沿;
时间数字转换器(TDC),所述时间数字转换器(TDC)具有信号输入端和捕获输入端,其中所述TDC的所述信号输入端被配置为接收所述定时信号,所述TDC的所述捕获输入端被配置为接收所述捕获信号,并且所述TDC被配置为测量在接收到所述定时信号的所述边沿的时间与接收到所述捕获信号的所述边沿的时间之间的时间延迟;和
测量控制电路,所述测量控制电路耦合到所述TDC,其中所述测量控制电路被配置为基于所测量的时间延迟生成所述测量信号。
9.根据权利要求8所述的系统,其中所述TDC包括:
触发器,所述触发器具有信号输入端、时钟输入端和输出端,其中所述触发器的所述信号输入端耦合到所述TDC的所述信号输入端,所述触发器的所述时钟输入端耦合到所述TDC的所述捕获输入端,并且所述触发器的所述输出端耦合到所述TDC的输出端。
10.根据权利要求8所述的系统,其中所述TDC包括:
延迟线,所述延迟线耦合到所述TDC的所述信号输入端,所述延迟线包括串联耦合的延迟缓冲器;和
触发器,所述触发器中的每一者均具有相应信号输入端、相应时钟输入端和相应输出端,其中所述触发器中的每一者的所述信号输入端耦合到所述延迟线中的所述延迟缓冲器中的相应一者的输出端,并且所述触发器中的每一者的所述时钟输入端耦合到所述TDC的所述捕获输入端。
11.根据权利要求1所述的系统,其中所述占空比调节器被配置为:
生成所述时钟信号的多个延迟后版本;以及
组合所述时钟信号的所述多个延迟后版本的高相位或组合所述时钟信号的所述多个延迟后版本的低相位。
12.根据权利要求11所述的系统,其中所述时钟信号的所述多个延迟后版本在时间上重叠。
13.根据权利要求11所述的系统,其中所述占空比调节器被配置为设置所述时钟信号的基于所述控制信号生成的所述多个延迟后版本的数量。
14.根据权利要求1所述的系统,所述系统还包括占空比控制电路,所述占空比控制电路耦合到所述占空比调节和所述定时测量电路,其中所述占空比控制电路被配置为从所述定时测量电路接收所述测量信号并且基于所述测量信号生成所述控制信号。
15.根据权利要求14所述的系统,其中所述一个或多个参数包括所述占空比调节后的时钟信号的高相位、所述占空比调节后的时钟信号的低相位和所述占空比调节后的时钟信号的周期中的一者或多者。
16.根据权利要求15所述的系统,其中:
所述测量信号指示所述占空比调节后的时钟信号的所述高相位;并且
所述占空比控制电路被配置为:
将所述占空比调节后的时钟信号的所述高相位与目标高相位进行比较;以及基于所述比较生成所述控制信号。
17.根据权利要求15所述的系统,其中:
所述测量信号指示所述占空比调节后的时钟信号的所述低相位;并且
所述占空比控制电路被配置为:
将所述占空比调节后的时钟信号的所述低相位与目标低相位进行比较;以及基于所述比较生成所述控制信号。
18.根据权利要求15所述的系统,其中:
所述测量信号指示所述占空比调节后的时钟信号的所述高相位和所述占空比调节后的时钟信号的所述低相位;并且
所述占空比控制电路被配置为:
将所述占空比调节后的时钟信号的所述高相位与所述占空比调节后的时钟信号的所述低相位进行比较;以及
基于所述比较生成所述控制信号。
19.一种在系统中进行占空比失真补偿的方法,所述系统包括时钟发生器,所述时钟发生器被配置为生成时钟信号,所述方法包括:
测量所述时钟信号的一个或多个参数;
基于所测量的一个或多个参数来确定占空比调节;以及
基于所确定的占空比调节来调节所述时钟信号的占空比。
20.根据权利要求19所述的方法,其中:
所述系统包括电路和信号路径,所述信号路径耦合在所述时钟发生器和所述电路之间;
测量所述时钟信号的所述一个或多个参数包括在所述信号路径和所述电路之间的第一节点处测量所述时钟信号的所述一个或多个参数;以及
调节所述时钟信号的所述占空比包括在所述时钟发生器和所述信号路径之间的第二节点处调节所述时钟信号的所述占空比。
21.根据权利要求20所述的方法,其中所述信号路径包括串联耦合的延迟缓冲器。
22.根据权利要求20所述的方法,其中所述电路包括一个或多个触发器。
23.根据权利要求19所述的方法,其中所述一个或多个参数包括所述时钟信号的高相位、所述时钟信号的低相位和所述时钟信号的周期中的一者或多者。
24.根据权利要求23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述高相位,并且确定所述占空比调节包括:
将所述时钟信号的所述高相位与目标高相位进行比较;以及
基于所述比较确定所述占空比调节。
25.根据权利要求23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述低相位,并且确定所述占空比调节包括:
将所述时钟信号的所述低相位与目标低相位进行比较;以及
基于所述比较确定所述占空比调节。
26.根据权利要求23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述高相位和所述时钟信号的所述低相位,并且确定所述占空比调节包括:
将所述时钟信号的所述高相位与所述时钟信号的所述低相位进行比较;以及基于所述比较确定所述占空比调节。
27.根据权利要求19所述的方法,其中调节所述时钟信号的所述占空比包括扩展所述时钟信号的高相位。
28.根据权利要求27所述的方法,其中扩展所述时钟信号的所述高相位包括:
生成所述时钟信号的多个延迟后版本;以及
组合所述时钟信号的所述多个延迟后版本的高相位。
29.根据权利要求19所述的方法,其中调节所述时钟信号的所述占空比包括扩展所述时钟信号的低相位。
30.根据权利要求29所述的方法,其中扩展所述时钟信号的所述低相位包括:
生成所述时钟信号的多个延迟后版本;以及
组合所述时钟信号的所述多个延迟后版本的低相位。

说明书全文

自适应时钟占空比控制器

[0001] 相关申请的交叉引用
[0002] 本申请要求于2022年9月25日在美国专利局提交的非临时专利申请第17/485,361号的优先权和权益,该非临时专利申请的内容如同整体在下文全面阐述那样且出于所有适用目的并入本文。
[0003] 背景

技术领域

[0004] 本公开的各方面大体上涉及时钟分配,尤其涉及时钟分配网络中的占空比失真。

背景技术

[0005] 系统可以包括时钟发生器(例如,相环),该时钟发生器被配置为生成用于该系统中的一个或多个电路(例如,触发器)的计时操作的时钟信号。该系统还可以包括时钟分配网络(也被称为时钟树),该时钟分配网络用于将该时钟信号从该时钟发生器分配到该一个或多个电路。时钟分配面临的挑战在于:该时钟分配网络的一个或多个信号路径中的非对称老化可导致时钟信号中的占空比失真,这可导致该一个或多个电路中的定时问题(例如,定时违规)。发明内容
[0006] 以下内容呈现了对一个或多个具体实施的简要概括,以便提供对这样的具体实施的基本的理解。该发明内容不是对全部预期具体实施的详尽概述,并且不旨在于标识全部具体实施的关键或重要元素,也不旨在于描绘任何或全部具体实施的范围。其唯一的目的是以简化的形式介绍一个或多个具体实施的一些概念,作为随后介绍的更详细的描述的序言。
[0007] 第一方面涉及一种系统。该系统包括占空比调节器,该占空比调节器具有信号输入端、控制输入端和输出端,其中该占空比调节器被配置为在该信号输入端处接收时钟信号,在该控制输入端处接收控制信号,基于该控制信号来调节该时钟信号的占空比以生成占空比调节后的时钟信号,并且在该占空比调节器的该输出端处输出该占空比调节后的时钟信号。该系统还包括定时测量电路,该定时测量电路具有输入端,该输入端耦合到该占空比调节器的该输出端,其中该定时测量电路被配置为在该定时测量电路的该输入端处接收该占空比调节后的时钟信号,测量该占空比调节后的时钟信号的一个或多个参数,并且基于所测量的一个或多个参数生成测量信号。
[0008] 第二方面涉及一种在系统中进行占空比失真补偿的方法,该系统包括时钟发生器,该时钟发生器被配置为生成时钟信号。该方法包括:测量该时钟信号的一个或多个参数;基于所测量的一个或多个参数来确定占空比调节;以及基于所确定的占空比调节来调节该时钟信号的占空比。附图说明
[0009] 图1示出了根据本公开的某些方面的包括时钟分配网络的系统的示例。
[0010] 图2A示出了根据本公开的某些方面的包括延迟缓冲器的信号路径的示例。
[0011] 图2B示出了根据本公开的某些方面的其中信号路径的输入端在空闲模式中保持为低电平的示例。
[0012] 图2C例示了根据本公开的某些方面的由于不对称老化所致的信号路径中的占空比失真的示例。
[0013] 图3示出了根据本公开的某些方面的自适应时钟占空比控制器的示例。
[0014] 图4示出了根据本公开的某些方面的包括环形振荡器的定时测量电路的示例。
[0015] 图5示出了根据本公开的某些方面的包括时间数字转换器的定时测量电路的示例。
[0016] 图6是示出了根据本公开的某些方面的时钟信号的示例的时序图。
[0017] 图7示出了根据本公开的某些方面的启动电路和捕获电路的示例性具体实施。
[0018] 图8A是示出了根据本公开的某些方面的高相位测量的示例的时序图。
[0019] 图8B是示出了根据本公开的某些方面的低相位测量的示例的时序图。
[0020] 图8C是示出了根据本公开的某些方面的时钟周期测量的示例的时序图。
[0021] 图8D是示出了根据本公开的某些方面的时钟周期测量的另一示例的时序图。
[0022] 图9示出了根据本公开的某些方面的时间数字转换器的示例性具体实施。
[0023] 图10示出了根据本公开的某些方面的时间数字转换器的另一示例性具体实施。
[0024] 图11示出了根据本公开的某些方面的延迟电路的示例性具体实施。
[0025] 图12示出了根据本公开的某些方面的占空比调节器的示例性具体实施。
[0026] 图13示出了根据本公开的某些方面的高相位扩展器的示例性具体实施。
[0027] 图14A是示出了根据本公开的某些方面的高相位扩展的示例的时序图。
[0028] 图14B是示出了根据本公开的某些方面的高相位扩展导致短时脉冲干扰的示例的时序图。
[0029] 图15A示出了根据本公开的某些方面的高相位扩展器的另一示例性具体实施。
[0030] 图15B是示出了根据本公开的某些方面的在高相位扩展器中产生的时钟信号的多个延迟后版本的示例的时序图。
[0031] 图16示出了根据本公开的某些方面的高相位扩展器的又一示例性具体实施。
[0032] 图17示出了根据某些方面的占空比调节器的另一示例性具体实施。
[0033] 图18示出了根据本公开的某些方面的低相位扩展器的示例性具体实施。
[0034] 图19是例示了根据本公开的某些方面的进行占空比补偿的方法的流程图

具体实施方式

[0035] 以下结合附图阐述的详细描述旨在作为各种配置的描述,而无意表示可实践本文中所描述的概念的仅有配置。为了提供对各种概念的全面理解,具体实施方式包括特定细节。然而,对于本领域的技术人员来说显而易见的是,可以在没有这些具体细节的情况下实践这些概念。在一些实例中,为了避免对这些概念造成模糊,公知的结构和部件是以框图形式示出的。
[0036] 图1示出了根据某些方面的包括时钟发生器115、时钟分配网络120和多个电路150‑1至150‑3的系统110的示例。时钟发生器115被配置为生成用于电路150‑1至150‑3的定时操作的时钟信号。时钟发生器115可用锁相环(PLL)或另一类型的时钟发生器115来实现。
时钟分配网络120(也被称为时钟树)被配置为将来自时钟发生器115的时钟信号分配给电路150‑1至150‑3。如本文中所使用,“时钟信号”可以是在高电平与低电平之间振荡的周期性信号。时钟信号可用于例如对同步数字电路或其他类型的电路的操作进行计时。时钟信号具有占空比,该占空比可表达为其中该时钟信号为高电平(即,1)的时钟周期(即,时钟循环周期)的百分比或分数。可以对时钟信号进行控以节省功率(例如,当电路150‑1至150‑
3不活动时)。时钟门控是一种用于在一个或多个电路不活动时减少动态功耗的已知技术。
[0037] 在图1中所示出的示例中,电路150‑1至150‑3中的每一者可以包括由该时钟信号计时的相应触发器155‑1至155‑3。应当理解,电路150‑1至150‑3不限于触发器,并且可以包括除触发器155‑1至155‑3之外的或者代替这些触发器的其他器件。
[0038] 在该示例中,时钟发生器115耦合到时钟分配网络120的输入端122,并且电路150‑1至150‑3中的每一者耦合到时钟分配网络120的相应输出端124‑1至124‑3。时钟分配网络
120经由输入端122(也被称为根节点)从时钟发生器115接收该时钟信号,并且经由输出端
124‑1至124‑3(也被称为叶节点)将该时钟信号分配到电路150‑1至150‑3。
[0039] 在图1中所示出的示例中,时钟分配网络120包括信号路径125以及延迟缓冲器132、134和136。信号路径125包括串联耦合的延迟缓冲器130‑1至130‑n。应当理解,时钟分配网络120可以包括额外延迟缓冲器和/或图1中未示出的其他部件。例如,时钟分配网络
120可以包括自适应时钟分配(未示出)以减轻供电电压下降的影响。时钟分配网络120还可以包括一个或多个时钟门控电路(也被称为时钟门控单元)以在电路150‑1至150‑3空闲时对该时钟信号进行门控,以在电路150‑1至150‑3空闲时减少动态功耗。如本文中所使用,“信号路径”为信号(例如,时钟信号)通过其传播的路径,并且可以包括一个或多个延迟缓冲器和/或一个或多个其他部件(例如,分路器、放大器开关、电压电平移位器、时钟门控电路等)。
[0040] 时钟分配网络120的挑战在于,时钟分配网络120中的非对称老化可导致在耦合到电路150‑1至150‑3的叶节点(即,输出端124‑1至124‑3)处的该时钟信号的占空比失真。如果未被校正,则该占空比失真可能导致电路150‑1至150‑3中的时序问题(例如,时序违规)。
[0041] 现将参考图2A至图2C论述由于时钟分配网络120的信号路径125中的不对称老化所致的占空比失真的示例。图2A示出了包括串联耦合的延迟缓冲器130‑1至130‑8的信号路径125的示例。应当理解,信号路径125不限于图2A中所示出的延迟缓冲器130‑1至130‑8的数量,并且信号路径125可以包括不同数量的延迟缓冲器。
[0042] 在图2A中所示出的示例中,延迟缓冲器130‑1至130‑8中的每一者是用相应互补反相器来实现,该互补反相器包括第一相应晶体管225‑1至225‑8(例如,n型场效应晶体管(NFET))和第二相应晶体管230‑1至230‑8(例如,p型场效应晶体管(PFET)。然而,应当理解,延迟缓冲器130‑1至130‑8中的每一者均可用另一类型的电路或逻辑门来实现。还应当理解,延迟缓冲器可以包括串联耦合的两个反相器以实现非反相延迟缓冲器。在这种情况下,图2A中的延迟缓冲器130‑1和130‑2可以被认为是第一非反相延迟缓冲器,图2A中的延迟缓冲器130‑3和130‑4可以被认为是第二非反相延迟缓冲器等等。
[0043] 在某些方面中,时钟门控电路(未示出)可耦合于时钟发生器115与信号路径125的输入端之间。在该示例中,该时钟门控电路可被配置为在活动模式中传递该时钟信号并且在空闲模式中对该时钟信号进行门控(即,阻断该时钟信号)以在该空闲模式中节省功率。
[0044] 图2B示出了其中在该空闲模式中对该时钟信号进行门控并且信号路径125的输入端在该空闲模式中保持为低电平(即,逻辑0)的示例。图2B还示出了在该空闲模式中的延迟缓冲器130‑1至130‑8中的每一者的输出端处的逻辑状态。如图2B中所示出,延迟缓冲器130‑1至130‑8的输出端处的逻辑状态在1与0之间交替,因为在该示例中延迟缓冲器130‑1至130‑8是用反相器来实现。
[0045] 在该示例中,晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8在该空闲模式中导通,而晶体管225‑1、230‑2、225‑3、230‑4、225‑5、230‑6、225‑7和230‑8在该空闲模式中关断。在图2B中,用粗线示出了导通的晶体管。在该空闲模式中被导通的晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8在该空闲模式中受到应,其中近似等于电源电压Vdd的DC电压被施加在晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、
230‑7和225‑8中的每一者的栅极到源极之间。在该空闲模式中的电压应力致使晶体管230‑
1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8比在该空闲模式中被关断的晶体管
225‑1、230‑2、225‑3、230‑4、225‑5、230‑6、225‑7和230‑8更加老化,这导致信号路径125中的晶体管的不对称老化。
[0046] 在该示例中,不对称老化升高了晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8的阈值电压,这使得晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8相对于晶体管225‑1、230‑2、225‑3、230‑4、225‑5、230‑6、225‑7和230‑8变慢。晶体管230‑1、225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8的变慢致使在信号路径125的输出端处的下降沿延迟相对于在信号路径125的输出端处的上升沿延迟增加。这是因为该时钟信号的下降沿(即,下降过渡)通过顺序地导通在该空闲模式中受到应力的晶体管230‑1、
225‑2、230‑3、225‑4、230‑5、225‑6、230‑7和225‑8而传播到信号路径125的输出端,而该时钟信号的上升沿(即,上升过渡)通过顺序地导通在该空闲模式中未受到应力的晶体管225‑
1、230‑2、225‑3、230‑4、225‑5、230‑6、225‑7和230‑8而传播到信号路径125的输出端。下降沿延迟相对于上升沿延迟的增加导致信号路径125中的占空比失真。
[0047] 占空比失真的示例在图2C中所示出的时序图中进行例示。在图2C中所示出的示例中,当信号路径125不处于该空闲模式(即,信号路径125是活动的)时,时钟信号250是到信号路径125的输入。在该示例中,在信号路径125的输入端处的时钟信号250具有50%的占空比。图2C还示出了在该时钟信号已传播通过信号路径125之后在信号路径125的输出端处的时钟信号260。信号路径125使时钟信号260的上升沿延迟了延迟Tr,并且使时钟信号260的下降沿延迟了延迟Tf。如图2C中所示出,由于上文所论述的信号路径125中的晶体管的不对称老化,下降沿的延迟Tf比上升沿的延迟Tr更长。下降沿的较长延迟致使在信号路径125的输出端处的时钟信号260的占空比升高(即,导致大于50%的占空比)。因此,在该示例中,由于非对称老化所致的占空比失真升高了该时钟信号的占空比。
[0048] 对于信号路径125的输入端在该空闲模式中保持为高电平的情况,不对称老化同样会发生。在这种情况下,非对称老化致使信号路径125的上升沿延迟相对于信号路径125的下降沿延迟增加,从而导致了降低该时钟信号的占空比的占空比失真。因此,信号路径125中的晶体管的非对称老化随时间导致占空比失真。取决于例如信号路径125的输入端在该空闲模式中保持为低电平还是高电平、信号路径125中的延迟缓冲器的数量和/或其他因素,占空比失真可升高或降低该时钟信号的占空比。
[0049] 图3示出了根据某些方面的被配置为补偿占空比失真的自适应占空比控制器305的示例。自适应占空比控制器305包括定时测量电路310、占空比调节器320和占空比控制电路330。
[0050] 定时测量电路310具有输入端312和输出端314。在图3中的示例中,定时测量电路310的输入端312耦合到时钟分配网络120的叶节点(即,输出端124‑3)。然而,应当理解,在其他示例中,定时测量电路310的输入端312可以耦合到另一节点,如下文进一步论述。定时测量电路310被配置为在输入端312处接收该时钟信号,测量该时钟信号的一个或多个定时参数,并且基于一个或多个所测量的定时参数来输出测量信号。该一个或多个定时参数提供与在定时测量电路310的输入端312处接收到的时钟信号的占空比有关的信息。例如,该一个或多个定时参数可以包括该时钟信号的高相位的测量结果,其中该高相位是该时钟信号在一个时钟周期(即,该时钟信号的一个周期)期间为高电平(即,1)的持续时间。在该示例中,对于给定时钟周期,较大的高相位指示较大的占空比而较小的高相位指示较小的占空比。该一个或多个定时参数可以包括该时钟信号的低相位的测量结果,其中该低相位是该时钟信号在一个时钟周期期间为低电平(即,0)的持续时间。在该示例中,对于给定时钟周期,较大的低相位指示较小的占空比而较小的低相位指示较大的占空比。
[0051] 在图3中的示例中,定时测量电路310耦合到叶节点(即,输出端124‑3)。因此,在该示例中,定时测量电路310在该时钟信号已经历时钟分配网络120中的占空比失真之后接收该时钟信号。因此,来自定时测量电路310的测量信号提供了由于时钟分配网络120中的老化效应所致的在该叶节点处的该时钟信号的占空比失真的信息。定时测量电路310还可以被称为占空比监测器、占空比测量电路、占空比检测器或另一术语。
[0052] 占空比调节器320具有信号输入端322、控制输入端326和输出端324。信号输入端322耦合到时钟发生器115,并且输出端324耦合到时钟分配网络120。在图3中的示例中,占空比调节器320的输出端324耦合到时钟分配网络120的根节点(即,输入端122)。占空比调节器320被配置为在信号输入端322处接收该时钟信号,调节该时钟信号的占空比(即,执行该时钟信号的占空比调节),并且在该占空比调节之后在输出端324处输出时钟信号。因为占空比调节器320调节在输入端322处接收到的时钟信号的占空比以在输出端324处生成占空比调节后的时钟信号,所以在输出端324处的时钟信号也可被称为占空比调节后的时钟信号。占空比调节器320被配置为基于在控制输入端326处接收到的控制信号来调节该时钟信号的占空比,如下文进一步论述。在该示例中,由于占空比调节器320的输出端324耦合到时钟分配网络120的根节点(即,输入端122),因此占空比调节器320在该根节点处提供该时钟信号的占空比调节。然而,应当理解,本公开并不限于此示例。
[0053] 占空比控制电路330具有输入端332和输出端334。输入端332耦合到定时测量电路310的输出端314,并且输出端334耦合到占空比调节器320的控制输入端326。占空比控制电路330被配置为从定时测量电路310接收测量信号,并且基于该测量信号经由控制输入端
326通过占空比调节器320设置该时钟信号的占空比调节。
[0054] 在一个示例中,占空比控制电路330通过基于来自定时测量电路310的该测量信号确定占空比调节并且基于所确定的占空比调节来设置占空比调节器320的占空比调节,从而补偿时钟分配网络120中的占空比失真。例如,来自定时测量电路310的该测量信号可以指示在该叶节点处测量的该时钟信号的高相位。在该示例中,占空比控制电路330可以将所测量的高相位与对应于目标占空比的目标高相位进行比较,以确定占空比调节器320的占空比调节。对于其中该目标占空比是50%的占空比的示例,该目标高相位近似等于时钟周期的一半。如果所测量的高相位大于该目标高相位(其在该叶节点处的该时钟信号的占空比大于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的降低在该叶节点处的该时钟信号的占空比的占空比调节。在这种情况下,占空比的降低减小了在该叶节点处的该时钟信号的占空比与该目标占空比之间的差。另一方面,如果所测量的高相位小于该目标高相位(其在该叶节点处的该时钟信号的占空比小于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的升高在该叶节点处的该时钟信号的占空比的占空比调节。下面进一步论述用于确定占空比调节器320的占空比调节的其他示例。
[0055] 因此,在该示例中,自适应占空比控制器305使用定时测量电路310来监测在该叶节点处的该时钟信号的占空比,并且基于来自定时测量电路310的该测量信号来调节在该根节点处的该时钟信号的占空比,以补偿时钟分发网络120中的占空比失真。在某些方面中,自适应占空比控制器305可以在每次引导系统110时执行占空比调节。
[0056] 在图3中的示例中,自适应占空比控制器305使用定时测量电路310来监测在一个叶节点(即,输出端124‑3)处的该时钟信号的占空比。在该示例中,在耦合到定时测量电路310的叶节点处的占空比失真与在其他叶节点(即,输出端124‑1和124‑2)中的每一者处的占空比失真之间可存在高相关性。然而,应当理解,自适应占空比控制器305不限于该示例。
在另一示例中,自适应占空比控制器305可以包括多个定时测量电路,其中该定时测量电路中端每个定时测量电路耦合到相应叶节点以用于监测在该相应叶节点处的该时钟信号的占空比。
[0057] 应当理解,定时测量电路310不限于耦合到叶节点。例如,在一些应用中,定时测量电路310可以耦合到位于时钟分配网络120之前的节点或位于时钟分配网络120内的节点。除了上述时钟分配网络120中的老化效应之外,还可以为引起该时钟信号的占空比失真的另一效应进行此耦合来提供占空比补偿。在一个示例中,时钟发生器115可将占空比失真引入该时钟信号中。在该示例中,为了提供对时钟发生器115中的占空比失真的补偿,定时测量电路310可以耦合到在时钟分配网络120之前的占空比调节器320的输出端324。在另一示例中,定时测量电路310可以耦合到时钟分配网络120内的节点以提供时钟分配网络120内的占空比补偿。因此,应当理解,定时测量电路310可以耦合到系统(例如,系统110)中的多个节点中的任一节点以针对该系统中引起占空比失真的各种效应提供占空比补偿。
[0058] 实现定时测量电路310的挑战在于实现高分辨率定时测量。高分辨率允许(例如,在时钟分配网络120和/或时钟发生器115中)更精确地补偿占空比失真。随着该时钟信号的频率增加以达到更快的处理速度,实现高分辨率定时测量变得甚至更具挑战性,如下文进一步论述。
[0059] 图4示出了定时测量电路410的当前具体实施的示例。定时测量电路410包括触发器420、环形振荡器430和计数器440。触发器420具有被配置为接收该时钟信号的信号输入端(标记为“D”)、时钟输入端(标记为“CK”)及输出端(标记为“Q”)。环形振荡器430具有启用输入端432和输出端434。计数器440具有目标输入端446、计数输入端442、启用输入端444和输出端448。
[0060] 在该示例中,定时测量电路410测量该时钟信号的高相位(即,该时钟信号在一个时钟周期期间处于高电平的持续时间)。为此,通过将启用信号输入到环形振荡器430的启用输入端432来启用环形振荡器430。这致使环形振荡器430生成以环形振荡器430的频率振荡的环形振荡器(RO)信号。环形振荡器430在环形振荡器430的输出端434处输出该RO信号,该输出端耦合到触发器420的该时钟输入端以及计数器440的计数输入端442。
[0061] 在该示例中,触发器420由该RO信号计时。触发器420被配置为在该RO信号的上升沿上锁存该时钟信号的逻辑状态,并且将该时钟信号的所锁存的逻辑状态输出到计数器440的启用输入端444。在该示例中,当该时钟信号处于高电平时,触发器420锁存1,并且因此在近似等于该时钟信号的高相位的持续时间内将1输出到计数器440的启用输入端444。
[0062] 在该示例中,计数器440在计数输入端442处对该RO信号的振荡次数进行计数,同时触发器420将1输出到计数器440的启用输入端444。由于触发器420在近似等于该时钟信号的高相位的持续时间内向计数器440的启用输入端444输出1,所以计数器440对在该时钟信号的高相位中该RO信号的振荡次数进行计数。因此,计数器440的计数值提供了该时钟信号的高相位(即,该时钟信号在一个时钟周期期间处于高电平的持续时间)的测量结果。
[0063] 计数器440在目标输入端446处接收目标计数值,其中该目标计数值指示对应于目标占空比(例如,50%的占空比)的目标高相位的计数值。然后,计数器440将来自该RO信号的计数值与该目标计数值进行比较以确定该时钟信号的占空比是高于还是低于该目标占空比,并且基于该比较在输出端448处输出信号,该信号指示是升高还是降低该时钟信号的占空比以补偿占空比失真。
[0064] 图4中所示出的基于RO的定时测量电路410的挑战在于,为了实现高分辨率,环形振荡器430的频率需要比该时钟信号的频率高得多。随着该时钟信号的频率增加,用基于RO的定时测量电路410实现高分辨率变得越来越困难。例如,对于具有500ps的相应时钟周期的2GHz的时钟频率,具有100ps的相应时钟周期的10GHz的环形振荡器频率仅提供一个时钟周期的20%的分辨率,这是相当低的。
[0065] 为了解决上述困难,本公开的各方面提供能够使用可调延迟电路和/或时间数字转换器(TDC)以高分辨率测量该时钟信号的一个或多个定时参数的定时测量电路,如下文进一步论述。
[0066] 图5示出了根据某些方面的示例性定时测量电路510。定时测量电路510可用于实现图3中的定时测量电路310(即,定时测量电路310可以是定时测量电路510的实例)。
[0067] 定时测量电路510具有输入端512和输出端514。定时测量电路510被配置为经由输入端512接收该时钟信号(标记为“clk”)。在一个示例中,输入端512可以耦合到时钟分配网络(例如,时钟分配网络120)的叶节点。然而,应当理解,本公开不限于该示例,并且输入端512可以耦合到另一节点(例如,时钟分配网络120之前的节点、时钟分配网络120内的节点等)。定时测量电路510被配置为在输出端514处输出测量信号,如下文进一步论述。对于定时测量电路510用于实现图3中的定时测量电路310的示例,输入端512对应于图3中的输入端312,并且输出端514对应于图3中的输出端314。对于定时测量电路510的输入端512耦合到占空比调节器320的输出端324的示例,在定时测量电路510的输入端512处的时钟信号也可以被称为占空比调节后的时钟信号,因为占空比调节器320调节在占空比调节器320的输入端322处接收到的该时钟信号的占空比。定时测量电路510的输入端512可以经由信号路径125耦合到占空比调节器320的输出端324。
[0068] 在该示例中,定时测量电路510包括测量控制电路520、启动电路530、延迟电路550、时间数字转换器(TDC)560和捕获电路540。如下文进一步论述,测量控制电路520控制定时测量电路510的操作。
[0069] 启动电路530具有启用输入端532、时钟输入端534、控制输入端536和输出端538。启用输入端532耦合到测量控制电路520的第一输出端523,时钟输入端534耦合到定时测量电路510的输入端512以接收该时钟信号,并且控制输入端536耦合到测量控制电路520的第二输出端524。启动电路530被配置为经由启用输入端532从测量控制电路520接收启用信号以发起测量。响应于该启用信号,启动电路530在该时钟信号的边沿上在输出端538处启动(即,输出)定时信号的边沿。用于启动该定时信号的边沿的该时钟信号的边沿可以是上升沿或下降沿。在某些方面中,启动电路530基于经由控制输入端536从测量控制电路520接收到的第一沿选择信号来选择用以启动该定时信号的边沿的该时钟信号的边沿。例如,如果该第一沿选择信号具有第一逻辑值,则启动电路530可以在该时钟信号的上升沿上启动该定时信号的边沿,并且如果该第一沿选择信号具有第二逻辑值,则该启动电路可以在该时钟信号的下降沿启动该定时信号的边沿。该第一逻辑值可以为1而该第二逻辑值可以为0,或反之亦然。该定时信号的边沿可以是上升沿或下降沿。
[0070] 延迟电路550具有信号输入端552、控制输入端554和输出端556。信号输入端552耦合到启动电路530的输出端538。控制输入端554耦合到测量控制电路520的第三输出端525。延迟电路550被配置为经由信号输入端552从启动电路530接收该定时信号的边沿,将该定时信号的边沿延迟一时间延迟,并在输出端556处输出该定时信号的延迟后的边沿。在某些方面中,延迟电路550的时间延迟是可调节的(即,可编程的)。在这些方面中,延迟电路550被配置为基于经由控制输入端554从测量控制电路520接收到的延迟控制信号来设置延迟电路550的时间延迟。
[0071] 捕获电路540具有时钟输入端542、控制输入端544和输出端546。时钟输入端542耦合到定时测量电路510的输入端512以接收该时钟信号,并且控制输入端544耦合到测量控制电路520的第四输出端526。捕获电路540被配置为生成捕获信号并且在输出端546处输出该捕获信号。在某些方面中,捕获电路540被配置为基于经由控制输入端544从测量控制电路520接收到的第二沿选择信号而在该时钟信号的上升沿或下降沿上输出该捕获信号的边沿。例如,如果该第二沿选择信号具有第一逻辑值,则捕获电路540可以在该时钟信号的上升沿上输出该捕获信号的边沿,并且如果该第二沿选择信号具有第二逻辑值,则该捕获电路可以在该时钟信号的下降沿输出该捕获信号的边沿。该第一逻辑值可以为1而该第二逻辑值可以为0,或反之亦然。该捕获信号的边沿可以是上升沿或下降沿。在某些方面中,该捕获信号可以为捕获时钟信号,如下文进一步论述。
[0072] TDC 560具有信号输入端562、捕获输入端564和输出端566。TDC 560的信号输入端562耦合到延迟电路550的输出端556以从延迟电路550接收该定时信号的延迟后的边沿。捕获输入端564耦合到捕获电路540的输出端546以从捕获电路540接收该捕获信号的边沿。
TDC 560的输出端566耦合到测量控制电路520的时间测量输入端522。TDC 560被配置为测量TDC 560在信号输入端562处接收该定时信号的边沿的时间与TDC 560在捕获输入端564处接收该捕获信号的边沿的时间之间的时间延迟(即,逝去时间),并且在输出端566处输出指示所测量的时间延迟的数字时间测量信号。在该示例中,时间延迟测量可以在该定时信号的边沿开始并且在该捕获信号的边沿停止。
[0073] 在某些方面中,测量控制电路520可以通过使用该第一沿选择信号来选择该时钟信号的边沿(用以启动该定时信号的边沿)并且使用该第二沿选择信号来选择该时钟信号的边沿(用以输出该捕获信号的边沿)来测量该时钟信号的各种定时参数。图6中例示了该示例,该图示出了该时钟信号的示例性时序图。应当理解,该时钟信号可具有与图6中所示出的占空比不同的占空比。
[0074] 例如,测量控制电路520可以通过选择该时钟信号的上升沿610以启动该定时信号的边沿并且通过选择该时钟信号的下降沿620以输出该捕获信号的边沿,从而测量该时钟信号的高相位。如上文所论述,高相位是该时钟信号在一个时钟周期期间处于高电平(即,1)的持续时间。在该示例中,高相位在该时钟信号的上升沿610处开始并且在该时钟信号的下降沿620处结束,如图6中所示出。在该示例中,高相位近似等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。这是因为高相位近似等于从在该时钟信号的上升沿
610启动该定时信号的边沿的时间到在该时钟信号的下降沿620输出该捕获信号的边沿的时间的时间延迟,其等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。假定延迟电路550的时间延迟是已知的,则测量控制电路520可使用来自TDC 560的数字时间测量信号所指示的所测量的时间延迟和延迟电路550的已知时间延迟来确定高相位。
[0075] 在另一示例中,测量控制电路520可以通过选择该时钟信号的上升沿620以启动该定时信号的边沿并且通过选择该时钟信号的下降沿630以输出该捕获信号的边沿,从而测量该时钟信号的高相位。低相位是该时钟信号在一个时钟周期期间处于低电平的持续时间。在该示例中,低相位在该时钟信号的下降沿620处开始并且在该时钟信号的上升沿630处结束,如图6中所示出。在该示例中,低相位等于延迟电路550的时间延迟与由TDC560所测量的时间延迟之和。这是因为低相位近似等于从在该时钟信号的下降沿620启动该定时信号的边沿的时间到在该时钟信号的上升沿630输出该捕获信号的边沿的时间的时间延迟,其等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。假定延迟电路550的时间延迟是已知的,则测量控制电路520可使用来自TDC 560的数字时间测量信号所指示的所测量的时间延迟和延迟电路550的已知时间延迟来确定低相位。
[0076] 在另一示例中,测量控制电路520可以通过选择该时钟信号的第一上升沿610以启动该定时信号的边沿并且通过选择该时钟信号的第二上升沿630以输出该捕获信号的边沿,从而测量该时钟信号的周期。在该示例中,该时钟信号的周期近似等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。这是因为该时钟周期近似等于从在该时钟信号的第一上升沿610启动该定时信号的边沿的时间到在该时钟信号的第二上升沿630输出该捕获信号的边沿的时间的时间延迟,其近似等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。假定延迟电路550的时间延迟是已知的,则测量控制电路520可使用来自TDC 560的数字时间测量信号所指示的所测量的时间延迟和延迟电路550的已知时间延迟来确定该时钟信号的周期。
[0077] 测量控制电路520可以通过选择该时钟信号的第一下降沿620以启动该定时信号的边沿并且通过选择该时钟信号的第二下降沿640以输出该捕获信号的边沿,从而测量该时钟信号的周期。在该示例中,该时钟信号的周期近似等于延迟电路550的时间延迟与由TDC 560所测量的时间延迟之和。因此,在该示例中,定时测量电路510支持两种用于测量该时钟周期的方法(即,测量该时钟信号的两个连续上升沿之间的周期或者测量该时钟信号的两个连续下降沿之间的周期)。可使用任一方法来测量该时钟周期,或可使用两种方法来测量该时钟周期。
[0078] 因此,测量控制电路520可以测量包括该时钟信号的高相位、该时钟信号的低相位和该时钟信号的周期在内的该时钟信号的一个或多个定时参数中的任何一个定时参数。测量控制电路520通过选择启动时钟沿(即,用于启动该定时信号的边沿的该时钟信号的边沿)并且相应地选择捕获时钟沿(即,用于输出该捕获信号边沿的该时钟信号的边沿)来选择要测量的定时参数。例如,为了测量高相位,测量控制电路520选择该时钟信号的上升沿作为该启动时钟沿,并且选择该时钟信号的下降沿作为该捕获时钟沿。在某些方面中,该启动时钟沿还可被称为该时钟信号的第一沿,而该捕获时钟沿还可被称为该时钟信号的第二沿。
[0079] 在某些方面中,测量控制电路520被配置为基于该时钟信号的一个或多个所测量的定时参数来生成测量信号,并且在耦合到定时测量电路510的输出端514的第五输出端527处输出该测量信号。在一个示例中,该测量信号可指示该时钟信号的所测量的高相位、该时钟信号的所测量的低相位以及该时钟信号的所测量的周期中的一者或多者。
[0080] 在另一示例中,测量控制电路520可以基于该时钟信号的所测量的高相位、该时钟信号的所测量的低相位以及该时钟信号的所测量的周期中的两者或更多者来确定该时钟信号的占空比。例如,测量控制电路520可以基于该时钟信号的所测量的高相位与该时钟信号的所测量的周期的比率来确定该时钟信号的占空比。在该示例中,0.5的比率对应于50%的占空比。然后,测量控制电路520可以输出指示所确定的占空比的测量信号。
[0081] 在另一示例中,测量控制电路520可以基于该时钟信号的所测量的高相位、该时钟信号的所测量的低相位以及该时钟信号的所测量的周期中的一者或多者来确定该时钟信号的占空比调节。例如,该时钟信号可具有50%的目标占空比。在该示例中,测量控制电路520可以将该时钟信号的所测量的高相位与该时钟信号的所测量的低相位进行比较以确定该占空比调节。例如,如果所测量的高相位大于所测量的低相位(其在该时钟信号的占空比大于该50%的目标占空比时发生),则测量控制电路520可以确定占空比调节,该占空比调节降低该时钟信号的占空比以将该时钟信号的占空比移动为更接近该50%的目标占空比。
另一方面,如果所测量的高相位小于所测量的低相位(其在该时钟信号的占空比小于该目标占空比时发生),则测量控制电路520可以确定占空比调节,该占空比调节升高该时钟信号的占空比以将该时钟信号的占空比移动为更接近该50%的目标占空比。然后,测量控制电路520可以输出指示所确定的占空比调节的测量信号。应当理解,本公开不限于该示例,并且测量控制电路520可以基于该时钟信号的所测量的定时参数中的一者或多者以不同方式确定该占空比调节。
[0082] 应当理解,在一些具体实施中,该测量信号可以包括两个或更多个信号。例如,该测量信号可以包括指示该占空比调节的符号(即,指示是升高还是降低该时钟信号的占空比)的第一信号和指示该占空比要被调节的量的第二信号。在该示例中,该第一信号和该第二信号可在一条线上串行输出或者在两条平行线上输出。
[0083] 占空比控制电路330可以从定时测量电路510接收该测量信号,基于该测量信号确定占空比调节器320的占空比调节,并且基于所确定的占空比调节来设置占空比调节器320的占空比调节(即,基于所确定的占空比调节来生成控制占空比调节器320的占空比调节的控制信号,并且将该控制信号输入到该占空比调节器的控制输入端326)。如下文进一步论述,占空比调节器320可以通过增加该时钟信号的高相位或减少该时钟信号的低相位来升高该时钟信号的占空比,并且占空比调节器320可以通过减少该时钟信号的高相位或增加该时钟信号的低相位来降低该时钟信号的占空比。
[0084] 对于其中该测量信号指示该时钟信号的所测量的高相位的示例,占空比控制电路330可将所测量的高相位与对应于目标占空比(例如,50%的占空比)的目标高相位进行比较。如果所测量的高相位大于该目标高相位(其在该时钟信号的占空比大于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的降低在耦合到定时测量电路
510的输入端512的节点处的该时钟信号的占空比的占空比调节。另一方面,如果所测量的高相位小于该目标高相位(其在该时钟信号的占空比小于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的升高在耦合到定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。
[0085] 对于其中该测量信号指示该时钟信号的所测量的低相位的示例,占空比控制电路330可将所测量的低相位与对应于目标占空比(例如,50%的占空比)的目标低相位进行比较。如果所测量的低相位大于该目标低相位(其在该时钟信号的占空比小于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的升高在耦合到定时测量电路
510的输入端512的节点处的该时钟信号的占空比的占空比调节。另一方面,如果所测量的低相位小于该目标低相位(其在该时钟信号的占空比大于该目标占空比时发生),那么占空比控制电路330可确定占空比调节器320的降低耦合到在定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。
[0086] 对于其中该测量信号基于该时钟信号的所测量的定时参数中的一个或多个定时参数来指示占空比调节的示例,占空比控制电路330基于所指示的占空比调节来设置占空比调节器320的占空比调节。
[0087] 对于其中该测量信号指示该时钟信号的所测量的高相位和该时钟信号的所测量的低相位两者并且该目标占空比为50%的示例,占空比控制电路330可将该时钟信号的所测量的高相位与该时钟信号的所测量的低相位进行比较以确定该占空比调节。例如,如果所测量的高相位大于所测量的低相位(其在该时钟信号的占空比大于该50%的目标占空比时发生),那么占空比控制电路330可确定降低在耦合到定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。另一方面,如果所测量的高相位小于所测量的低相位(其在该时钟信号的占空比小于该目标占空比时发生),那么占空比控制电路330可确定升高在耦合到定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。
[0088] 对于其中该测量信号指示该时钟信号的占空比的示例,占空比控制电路330可以将所指示的占空比与目标占空比进行比较以确定该占空比调节。例如,如果所指示的占空比大于该目标占空比,那么占空比控制电路330可确定降低在耦合到定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。如果所指示的占空比小于该目标占空比,那么占空比控制电路330可确定升高在耦合到定时测量电路510的输入端512的节点处的该时钟信号的占空比的占空比调节。
[0089] 图7示出了根据某些方面的启动电路530和捕获电路540的示例性具体实施。
[0090] 在该示例中,启动电路530包括反相器710、复用器720、第一触发器730、第二触发器740和启动触发器750。复用器720具有第一输入端722、第二输入端724、选择输入端726和输出端728。第一输入端722耦合到启动电路530的时钟输入端534,并且选择输入端726耦合到启动电路530的控制输入端536。反相器710耦合在启动电路530的时钟输入端534与复用器720的第二输入端724之间。因此,复用器720的第一输入端722接收该时钟信号,并且复用器720的第二输入端724接收反相后的时钟信号。复用器720被配置为基于在选择输入端726处的控制信号来选择在第一输入端722处的时钟信号或在第二输入端724处的反相后的时钟信号,并且在输出端728处输出该时钟信号与该反相后的时钟信号中的所选定的一者。在输出端728处的该时钟信号与该反相后的时钟信号中的所选定的一者在下文论述中称为启动时钟信号(标记为“clk_l”)。如下文进一步论述,复用器720允许测量控制电路520选择上升时钟沿或下降时钟沿以启动该定时信号的边沿。
[0091] 第一触发器730具有耦合到启动电路530的启用输入端532的信号输入端732、耦合到启动电路530的时钟输入端534的时钟输入端734和输出端736。第二触发器740具有耦合到第一触发器730的输出端736的信号输入端742、耦合到复用器720的输出端728的时钟输入端744和输出端746。启动触发器750具有耦合到第二触发器740的输出端746的信号输入端752、耦合到复用器720的输出端728的时钟输入端754和耦合到启动电路530的输出端538的输出端756。
[0092] 在该示例中,启动电路530使用来自测量控制电路520的启用信号来提供该定时信号,并且依据复用器720是选择该时钟信号还是该反相后的时钟信号从而在该时钟信号的上升沿或下降沿上启动该定时信号的边沿。在一个示例中,来自测量控制电路520的启用信号被设置为高电平以发起占空比测量。在该示例中,该启用信号的上升沿通过第一触发器730和第二触发器740传播到启动触发器750的信号输入端752,其中第一触发器730由该时钟信号计时而第二触发器740由该启动时钟信号(即,该时钟信号和该反相后的时钟信号中的所选定的一者)计时。
[0093] 启动触发器750被配置为在该启动时钟信号(标记为“clk_l”)的上升沿上启动该启用信号的上升沿。在该示例中,该启用信号的上升沿提供该定时信号(标记为“din”)的上升沿。对于由复用器720选择该时钟信号的情况,启动触发器750在该时钟信号的上升沿上启动该定时信号的边沿(即,在该示例中为该启用信号的上升沿)。对于由复用器720选择该反相后的时钟信号的情况,启动触发器750在该时钟信号的下降沿上启动该定时信号的边沿(即,在该示例中为该启用信号的上升沿)。
[0094] 因此,在该示例中,启动电路530响应于从测量控制电路520接收到该启用信号而启动该定时信号的边沿,并且依据复用器720是选择该时钟信号还是该反相后的时钟信号而在该时钟信号的上升沿或下降沿上启动该定时信号的边沿。
[0095] 在图7中的示例中,该启用信号传播通过第一触发器730和第二触发器740以到达启动触发器750的信号输入端752。在该示例中,第一触发器730和第二触发器740可用于调节该启用信号的上升沿的定时以帮助确保该启用信号的上升沿满足在启动触发器750处的定时(例如,设置时间和/或保持时间)。应当理解,本公开不限于该示例,并且在一些具体实施(例如,该启用信号的定时不成问题的具体实施)中可省略第一触发器730和第二触发器740中的一者或两者。
[0096] 在图7中的示例中,捕获电路540包括第一反相器755、复用器760、触发器770、第二反相器780和时钟门控电路790(也被称为时钟门控单元)。复用器760具有第一输入端762、第二输入端764、选择输入端766和输出端768。第一输入端762耦合到捕获电路540的时钟输入端542,并且选择输入端766耦合到捕获电路540的控制输入端544。第一反相器755耦合在捕获电路540的时钟输入端542与复用器760的第二输入端764之间。因此,复用器760的第一输入端762接收该时钟信号,并且复用器760的第二输入端764接收反相后的时钟信号。复用器760被配置为基于在选择输入端766处的第二沿选择信号来选择在第一输入端762处的时钟信号或在第二输入端764处的反相后的时钟信号,并且在输出端768处输出该时钟信号与该反相后的时钟信号中的所选定的一者。在输出端768处的该时钟信号与该反相后的时钟信号中的所选定的一者在下文论述中称为捕获时钟信号。如下文进一步论述,复用器760允许测量控制电路520选择上升沿或下降时钟沿以输出该捕获时钟信号的边沿。
[0097] 触发器770具有耦合到启动电路530的输出端538的信号输入端772、耦合到复用器760的输出端768的时钟输入端774和输出端776。第二反相器780的输入端耦合到触发器770的输出端776。
[0098] 时钟门控电路790具有耦合到第二反相器780的输出端的启用输入端792、耦合到复用器760的输出端768的信号输入端794和耦合到TDC 560的捕获输入端564的输出端796。时钟门控电路790被配置为基于在启用输入端792处的逻辑值传递来自复用器760的该捕获时钟信号(即,该时钟信号和该反相后的时钟信号中的所选定一者)或者对其进行门控。例如,在另选的具体实施中,时钟门控电路790可在启用输入端792处于高电平时传递该捕获时钟信号并且在启用输入端792处于低电平时对该捕获信号进行门控(即,阻断),或反之亦然。时钟门控电路790之后的捕获时钟信号在图7中被标记为“clk_c”。
[0099] 在该示例中,捕获电路540使用在输出端546处输出的该捕获时钟信号来提供上文所论述的捕获信号。用于输出该捕获时钟信号的边沿的该时钟信号的边沿取决于复用器760是选择该时钟信号还是该反相后的时钟信号。例如,当复用器760选择该时钟信号时,可以在该时钟信号的上升沿输出该捕获时钟信号的边沿,并且当复用器760选择该反相后的时钟信号时,可以在该时钟信号的下降沿输出该捕获时钟信号的边沿。
[0100] 触发器770和第二反相器780用于在该捕获时钟信号的边沿之后对该捕获时钟信号进行门控。这样做使得TDC 560在该捕获时钟信号的边沿之后将时间延迟测量保持在TDC 560的输出端566处。
[0101] 图7中所示出的示例性启动电路530和捕获电路540可用于测量该时钟信号的高相位、该时钟信号的低相位和该时钟信号的周期中的任一者。就这一点而言,图8A是示出了根据某些方面的该时钟信号的高相位测量的示例的时序图。图8A示出了该时钟信号(标记为“clk”)、该启动时钟信号(标记为“clk_l”)、该定时信号(标记为“din”)、在时钟门控电路790的启用输入端792处的信号(标记为“clk_c_en”)、在时钟门控电路790的输出端处的捕获时钟信号(标记为“clk_c”)和TDC 560的输出(标记为“tdc_q”)的示例。
[0102] 在图8A中的示例中,启动电路530中的复用器720选择该时钟信号并且捕获电路540中的复用器760选择该反相后的时钟信号。因此,在该示例中,该启动时钟信号由该时钟信号提供而该捕获时钟信号由该反相后的时钟信号提供。在该示例中,启动触发器750在该启动时钟信号(标记为“clk_l”)的上升沿812上启动该定时信号(标记为“din”)的上升沿
814,该启动时钟信号的上升沿对应于该时钟信号的上升沿810。在该示例中,启动触发器
750为上升沿触发式触发器(也被称为正沿触发式触发器)。该定时信号的上升沿814传播通过延迟电路550并进入TDC 560。
[0103] 捕获电路540在该时钟信号的下降沿818上输出该捕获时钟信号的上升沿816。注意,在该示例中,捕获电路540生成该捕获时钟信号(标记为“clk_c”)。该捕获时钟信号的上升沿816致使TDC 560捕获TDC 560中的该定时信号的时间延迟测量结果并将对应的数字时间测量信号(标记为“tdc_q”)输出到测量控制电路520。在该示例中,TDC 560是上升沿触发的(即,在该捕获时钟信号的上升沿上捕获该时间延迟测量结果)。
[0104] 在该捕获时钟信号的上升沿816之后,在时钟门控电路790的启用输入端792处的信号(标记为“clk_c_en”)的电平变低。这使得时钟门控电路790对该捕获时钟信号进行门控,并且使得TDC 560保持该时间延迟测量结果。TDC 560可保持该时间延迟测量结果,直到测量控制电路520复位启动电路530和捕获电路540为止(例如,通过将0输出到启动电路530的启用输入端532)。
[0105] 图8B是示出了根据某些方面的该时钟信号的低相位测量的示例的时序图。在图8B中的示例中,启动电路530中的复用器720选择该反相后的时钟信号并且捕获电路540中的复用器760选择该时钟信号。因此,在该示例中,该启动时钟信号由该反相后的时钟信号提供而该捕获时钟信号由该时钟信号提供。在该示例中,启动触发器750在该启动时钟信号(标记为“clk_l”)的上升沿822上启动该定时信号(标记为“din”)的上升沿824,该启动时钟信号的上升沿对应于该时钟信号的下降沿820。该定时信号的上升沿824传播通过延迟电路550并进入TDC 560。
[0106] 捕获电路540在该时钟信号的上升沿828上输出该捕获时钟信号的上升沿826。注意,在该示例中,捕获电路540生成该捕获时钟信号(标记为“clk_c”)。该捕获时钟信号的上升沿826致使TDC 560捕获TDC 560中的该定时信号的时间延迟测量结果并将对应的数字时间测量信号(标记为“tdc_q”)输出到测量控制电路520。
[0107] 在该捕获时钟信号的上升沿826之后,在时钟门控电路790的启用输入端792处的信号(标记为“clk_c_en”)的电平变低。这使得时钟门控电路790对该捕获时钟信号进行门控,并且使得TDC 560保持该时间延迟测量结果。TDC 560可保持该时间延迟测量结果,直到测量控制电路520复位启动电路530和捕获电路540为止(例如,通过将0输出到启动电路530的启用输入端532)。
[0108] 图8C是示出了根据某些方面的时钟周期测量的示例的时序图。在图8C中的示例中,启动电路530中的复用器720选择该时钟信号并且捕获电路540中的复用器760选择该时钟信号。因此,在该示例中,该启动时钟信号由该时钟信号提供而该捕获时钟信号由该时钟信号提供。在该示例中,启动触发器750在该启动时钟信号(标记为“clk_l”)的上升沿832上启动该定时信号(标记为“din”)的上升沿834,该启动时钟信号的上升沿对应于该时钟信号的上升沿830。该定时信号的上升沿834传播通过延迟电路550并进入TDC 560。
[0109] 捕获电路540在该时钟信号的上升沿838上输出该捕获时钟信号的上升沿836。注意,在该示例中,捕获电路540生成该捕获时钟信号(标记为“clk_c”)。该捕获时钟信号的上升沿836致使TDC 560捕获TDC 560中的该定时信号的时间延迟测量结果并将对应的数字时间测量信号(标记为“tdc_q”)输出到测量控制电路520。
[0110] 在该捕获时钟信号的上升沿836之后,在时钟门控电路790的启用输入端792处的信号(标记为“clk_c_en”)的电平变低。这使得时钟门控电路790对该捕获时钟信号进行门控,并且使得TDC 560保持该时间延迟测量结果。TDC 560可保持该时间延迟测量结果,直到测量控制电路520复位启动电路530和捕获电路540为止(例如,通过将0输出到启动电路530的启用输入端532)。
[0111] 图8D是示出了根据某些方面的时钟周期测量的另一示例的时序图。在图8D中的示例中,启动电路530中的复用器720选择该反相后的时钟信号并且捕获电路540中的复用器760选择该反相后的时钟信号。因此,在该示例中,该启动时钟信号由该反相后的时钟信号提供而该捕获时钟信号由该反相后的时钟信号提供。在该示例中,启动触发器750在该启动时钟信号(标记为“clk_l”)的上升沿842上启动该定时信号(标记为“din”)的上升沿844,该启动时钟信号的上升沿对应于该时钟信号的下降沿840。该定时信号的上升沿844传播通过延迟电路550并进入TDC 560。
[0112] 捕获电路540在该时钟信号的下降沿848上输出该捕获时钟信号的上升沿846。注意,在该示例中,捕获电路540生成该捕获时钟信号(标记为“clk_c”)。该捕获时钟信号的上升沿846致使TDC 560捕获TDC 560中的该定时信号的时间延迟测量结果并将对应的数字时间测量信号(标记为“tdc_q”)输出到测量控制电路520。
[0113] 在该捕获时钟信号的上升沿846之后,在时钟门控电路790的启用输入端792处的信号(标记为“clk_c_en”)的电平变低。这使得时钟门控电路790对该捕获时钟信号进行门控,并且使得TDC 560保持该时间延迟测量结果。TDC 560可保持该时间延迟测量结果,直到测量控制电路520复位启动电路530和捕获电路540为止(例如,通过将0输出到启动电路530的启用输入端532)。
[0114] 图9示出了根据某些方面的TDC 560的示例性具体实施。在该示例中,TDC 560被配置为在信号输入端562处接收该定时信号,并且测量在TDC 560的信号输入端562处接收该定时信号的边沿的时间与在TDC 560的捕获输入端564处接收该捕获时钟信号的边沿的时间之间的时间延迟。在该示例中,数字时间测量信号(标记为“tdc_q”)包括指示所测量的时间延迟的多个比特(标记为“tdc_q[0]”至“tdc_q[k]”)。
[0115] 在图9中的示例中,TDC 560包括延迟线915和耦合到延迟线915的多个触发器930‑1至930‑n。触发器930‑1至930‑n由在捕获输入端564处接收到的该捕获时钟信号来计时。延迟线915具有耦合到TDC 560的信号输入端562的输入端918和多个节点922‑1至922‑n,其中每个节点对应于沿延迟线915的不同延迟。在图9中的示例中,延迟线915包括串联耦合的多个延迟缓冲器920‑1至920‑n,其中延迟缓冲器920‑1至920‑n中的每一者的输出端对应于节点922‑1至922‑n中的相应一者。在操作中,由TDC 560接收到的该定时信号传播通过延迟线
915。每个延迟缓冲器920‑1至920‑n的输出端在相应节点922‑1至922‑n处提供该定时信号的不同延迟后版本。
[0116] 触发器930‑1至930‑n中的每一者均具有信号输入端932‑1至932‑n、输出端934‑1至934‑n和时钟输入端936‑1至936‑n。每个触发器930‑1至930‑n的时钟输入端936‑1至936‑n耦合到捕获输入端564并且被配置为接收该捕获时钟信号。每个触发器930‑1至930‑n被配置为在该捕获时钟信号的边沿上锁存在相应信号输入端932‑1至932‑n处的比特值,并且在相应输出端934‑1至934‑n处输出所锁存的比特值。对于其中触发器930‑1至930‑n用上升沿触发式触发器实现的示例,该捕获时钟信号的边沿可为上升沿。注意,在图8A至图8D中所示出的示例中,该捕获时钟信号的边沿为上升沿。然而,应当理解,本公开并不限于此示例。
[0117] 每个触发器930‑1至930‑n的信号输入端932‑1至932‑n耦合到延迟线915上的节点922‑1至922‑n中的相应一者。因此,每个触发器930‑1至930‑n的信号输入端932‑1至932‑n接收该定时信号的不同延迟后版本。在图9中的示例中,每个触发器930‑1至930‑n的信号输入端932‑1至932‑n耦合到延迟缓冲器920‑1至920‑n中的相应一者的输出端。每个触发器
930‑1至930‑n的输出端934‑1至934‑n提供该数字时间测量信号(标记为“tdc_q”)的比特(标记为“tdc_q[0]”至“tdc_q[k]”)中的相应一者。在该示例中,每个触发器930‑1至930‑n在该捕获时钟信号的边沿(例如,该捕获时钟信号的上升沿)上锁存在相应节点922‑1至
922‑n处的比特值,并且输出所锁存的比特值作为该数字时间测量信号(标记为“tdc_q”)的相应比特的比特值。
[0118] 在该示例中,该定时信号的时间延迟由该数字时间测量信号的比特(标记为“tdc_q[0]”至“tdc_q[k]”)中为1的比特的数量来指示。比特的数量越大,时间延迟就越长。这是因为当该定时信号沿着延迟线915传播得更远时,为1的比特数量更大,这会在时间延迟更长时发生。
[0119] 在该示例中,TDC 560在等于一个延迟缓冲器的延迟的时间增量中测量该定时信号的时间延迟,这提供了比由基于RO的定时测量电路410所提供的分辨率高得多的分辨率。这是因为环形振荡器430包括耦合在环路中的多个延迟缓冲器,其中该RO信号需要传播通过该多个延迟缓冲器两次来生成该RO信号的每次振荡。因此,基于RO的定时测量电路410中的时间增量等于环形振荡器430中的该多个延迟缓冲器的延迟之和的两倍。因此,基于RO的定时测量电路410测量该时间延迟的时间增量比TDC 560大得多,导致基于RO的定时测量电路410的分辨率要低得多。
[0120] 应当理解,定时测量电路510不限于图5和图7中所示出的示例。例如,在一些具体实施中,延迟电路550可具有固定的时间延迟或者延迟电路550可被省略(例如,对于TDC 560具有跨越时钟周期的时间测量范围的情况)。对于省略了延迟电路550的具体实施来说,TDC 560的信号输入端562可直接耦合到启动电路530的输出端538。
[0121] 图10示出了根据某些方面的TDC 560的另一示例性具体实施。在该示例中,TDC 560包括触发器1010,该触发器具有信号输入端1012、时钟输入端1014和输出端1016。信号输入端1012耦合到TDC 560的信号输入端562,时钟输入端1014耦合到TDC 560的捕获输入端564,并且输出端1016耦合到TDC 560的输出端566。
[0122] 在该示例中,触发器1010由在TDC 560的捕获输入端564处接收到的该捕获时钟信号计时。触发器1010被配置为在该捕获时钟信号的边沿(例如,上升沿)上锁存在信号输入端1012处的逻辑值,并且将所锁存的逻辑值输出到测量控制电路520。因此,在该示例中,所锁存的逻辑值提供了由TDC 560输出的该数字时间测量信号。
[0123] 在该示例中,由触发器1010输出的所锁存的逻辑值指示在时钟输入端1014处接收到该捕获时钟信号的边沿时该定时信号的边沿是否到达TDC 560。例如,如果该定时信号的边沿为上升沿(如图8A至图8D中的示例中所示),那么在该定时信号的边沿在该捕获时钟信号的边沿之前到达,则所锁存的逻辑值是1,而在该定时信号的边沿在该捕获时钟信号的边沿之后到达,则所锁存的逻辑值是0。由于该定时信号的边沿在延迟电路550的时间延迟之后到达TDC 560,所以由触发器1010输出的所锁存的值指示延迟电路550的时间延迟是小于还是大于该启动时钟沿与该捕获时钟沿之间的时间延迟。此信息可用于通过将延迟电路550的时间延迟按顺序地调节到不同延迟设置并且观察每个延迟设置的所锁存的逻辑值来测量该时钟信号的高相位、低相位或周期,如下文进一步论述。
[0124] 为了测量该示例中的该时钟信号的高相位,测量控制电路520可使用该第一沿选择信号选择用于启动时钟沿的上升沿,并使用该第二沿选择信号选择用于该捕获时钟沿的下降沿。然后,测量控制电路520可以使用该延迟控制信号将延迟电路550的时间延迟按顺序地调节到不同的延迟设置。对于每个延迟设置,测量控制电路520发起测量并且从TDC 560接收所锁存的逻辑值,所锁存的逻辑值指示延迟电路550的时间延迟是小于还是大于该时钟信号的高相位。例如,对于其中该定时信号的边沿为上升沿的示例,当延迟电路550的时间延迟大于高相位时,所锁存的值为0,而当延迟电路550的时间延迟小于高相位时,所锁存的值为1。在该示例中,测量控制电路520可以通过确定所锁存的值为1的最高延迟设置和所锁存的值为0的最低延迟设置来确定高相位。在这种情况下,该时钟信号的高相位可以在对应于所锁存的值为1的最高延迟设置的时间延迟与对应于所锁存的值为0的最低延迟设置的时间延迟之间。然后,测量控制电路520可以估计高相位等于这两个时间延迟中的一者。另选地,测量控制电路520可以估计高相位等于这两个时间延迟之间的时间延迟。因此,在该示例中,测量控制电路520通过将延迟电路550的时间延迟按顺序地调节到不同延迟设置并观察用于每个延迟设置的所锁存的逻辑值以确定近似等于高相位的时间延迟,从而测量高相位。
[0125] 在该示例中,低相位和时钟周期可各自以与上文所论述的高相位类似的方式进行测量。对于低相位测量,测量控制电路520可使用该第一沿选择信号来选择用于该启动时钟沿的下降沿,并且使用该第二沿选择信号来选择用于该捕获时钟沿的上升沿。对于时钟周期测量,测量控制电路520可选择用于该启动时钟沿的上升沿并选择用于该捕获时钟沿的上升沿,或选择用于该启动时钟沿的下降沿并选择用于该捕获时钟沿的下降沿。
[0126] 图11示出了根据本公开的某些方面的延迟电路550的示例性具体实施。在该示例中,延迟电路550包括串联耦合以形成延迟线(例如,延迟链)的多个延迟器件1110‑1至1110‑N。延迟器件1110‑1至1110‑N中的每一者均具有相应输入端(标记为“in”)和相应输出端(标记为“out”)。延迟器件1110‑1至1110‑N中的每一者均可具有近似相同的延迟τ。延迟器件1110‑1的输入端耦合到延迟电路550的信号输入端552。延迟器件1110‑1至1110‑(N‑1)中的每一者的输出端均耦合到该延迟线中的下一个延迟器件1110‑2至1110‑N的输入端。延迟器件1110‑1至1110‑N中的每一者还可被称为延迟级、延迟元件、延迟单元、延迟缓冲器或另一术语。
[0127] 延迟电路550还包括复用器1130,该复用器具有多个输入端1132‑1至1132‑N、输出端1134和选择输入端1136。复用器1130的输入端1132‑1至1132‑N中的每一者均耦合到该延迟线中的延迟器件1110‑1至1110‑N中的相应一者的输出端。因此,输入端1132‑1至1132‑N中的每一者均耦合到该延迟线上的对应于不同时间延迟的不同点。复用器1130的输出端1134耦合到延迟电路550的输出端556,而复用器1130的选择输入端1136耦合到延迟电路
550的控制输入端554。
[0128] 复用器1130被配置为在选择输入端1136处从测量控制电路520接收该延迟控制信号,并且基于所接收到的延迟控制信号选择复用器1130的输入端1132‑1至1132‑N中的一者,其中输入端1132‑1至1132‑N中的所选定的一者耦合到复用器1130的输出端1134。因为输入端1132‑1至1132‑N中的每一者均耦合到该延迟线上的对应于不同时间延迟的不同点,所以该延迟控制信号通过控制由复用器1130选择输入端1132‑1至1132‑N中的哪一者来控制延迟电路550的时间延迟。
[0129] 应当理解,延迟电路550不限于图11中所示的示例性具体实施。一般来说,延迟电路550可以包括多个延迟器件和电路,该电路用于基于该延迟控制信号来选择性地将该延迟器件切换到延迟电路550的信号输入端552与输出端556之间的延迟路径中以及切换出该延迟路径。该电路可以包括开关、一个或多个复用器、逻辑门或它们的任何组合。
[0130] 图12示出了根据某些方面的占空比调节器1220的示例性具体实施。占空比调节器1220可用于实现图3中的占空比调节器320(即,占空比调节器320可以是占空比调节器320的实例)。占空比调节器1220具有信号输入端1222、第一控制输入端1226、第二控制输入端
1228和输出端1224。对于其中占空比调节器1220实现图3中的占空比调节器320的示例,信号输入端1222对应于信号输入端322,输出端1224对应于输出端324,并且第一控制输入端
1226和第二控制输入端1228对应于控制输入端326(即,在该示例中,控制输入端326包括两个输入端)。
[0131] 在该示例中,占空比调节器1220包括第一反相器1235、第一复用器1240、高相位扩展器1250、第二反相器1265和第二复用器1270。第一复用器1240具有第一输入端1242、第二输入端1244、选择输入端1246和输出端1248。第一复用器1240的第一输入端1242耦合到占空比调节器1220的信号输入端1222,并且第一复用器1240的选择输入端1246耦合到第一控制输入端1226。第一反相器1235耦合在占空比调节器1220的信号输入端1222与第一复用器1240的第二输入端1244之间。如本文中所使用,“反相器”涵盖可执行反相功能的任何电路具体实施,诸如使用NAND门、互补金属化物半导体(CMOS)反相器或者可执行反相功能的任何逻辑门或逻辑门的组合。
[0132] 高相位扩展器1250具有信号输入端1252、控制输入端1254和输出端1256。高相位扩展器1250的信号输入端1252耦合到第一复用器1240的输出端1248,并且高相位扩展器1250的控制输入端1254耦合到占空比调节器1220的控制输入端1228。如下文进一步论述,高相位扩展器1250被配置为基于在控制输入端1254处接收到的相位控制信号将时钟信号的高相位扩展可调节量。
[0133] 第二复用器1270具有第一输入端1272、第二输入端1274、选择输入端1276和输出端1278。第二复用器1270的第一输入端1272耦合到高相位扩展器1250的输出端1256,并且第二复用器1270的选择输入端1276耦合到第一控制输入端1226。第二反相器1265耦合在高相位扩展器1250的输出端1256与第二复用器1270的第二输入端1274之间。第二复用器1270的输出端1278耦合到输出端1224。
[0134] 占空比调节器1220被配置为在信号输入端1222处(例如,从时钟发生器115)接收时钟信号,调节该时钟信号的占空比,并且在该占空比调节之后在输出端1224处输出该时钟信号。占空比调节器1220能够升高或降低该时钟信号的占空比。因此,占空比调节器1220支持在任一方向上的占空比调节。
[0135] 为了升高输入到占空比调节器1220的该时钟信号的占空比,占空比控制电路330(在图3中示出)致使第一复用器1240和第二复用器1270中的每一者经由第一控制输入端1226选择相应的第一输入端1242和1272。在这种情况下,第一复用器1240将该时钟信号传递到高相位扩展器1250的信号输入端1252。然后,高相位扩展器1250基于经由第二控制输入端1228从占空比控制电路330接收到的相位控制信号将该时钟信号的高相位扩展可调节量。通过扩展该时钟信号的高相位,高相位扩展器1250升高该时钟信号的占空比。高相位扩展器1250进行的高相位扩展量越大,该时钟信号的占空比的升高就越大。在该示例中,第二复用器1270将高相位扩展之后的该时钟信号传递到占空比调节器1220的输出端1224。
[0136] 为了降低输入到占空比调节器1220的该时钟信号的占空比,占空比控制电路330(在图3中示出)致使第一复用器1240和第二复用器1270中的每一者经由第一控制输入端1226选择相应的第二输入端1244和1274。在这种情况下,第一反相器1235使该时钟信号反相,并且第一复用器1240将该反相后的时钟信号传递到高相位扩展器1250的信号输入端
1252。然后,高相位扩展器1250基于经由第二控制输入端1228从占空比控制电路330接收到的相位控制信号将该反相后的时钟信号的高相位扩展可调节量。在这种情况下,扩展该反相后的时钟信号的高相位等同于扩展该时钟信号的低相位,这降低了该时钟信号的占空比。高相位扩展器1250扩展该反相后的时钟信号的高相位的量越大,该时钟信号的占空比的降低就越大。在该示例中,第二反相器1265在高相位扩展之后使该反相后的时钟信号反相以获得该时钟信号,并且第二复用器1270将来自第二反相器1265的该时钟信号传递到占空比调节器1220的输出端1224。
[0137] 因此,占空比调节器1220能够升高或降低该时钟信号的占空比。为了升高该时钟信号的占空比,高相位扩展器1250扩展该时钟信号的高相位。为了降低该时钟信号的占空比,第一反相器1235使该时钟信号反相,高相位扩展器1250扩展该反相后的时钟信号的高相位(其等效于扩展该时钟信号的低相位),并且第二反相器1265使该反相后的时钟信号反相回该时钟信号。对于仅使用高相位扩展的应用来说,可省略复用器1240和1270以及反相器1235和1265。
[0138] 图13示出了根据某些方面的高相位扩展器1250的示例性具体实施。在该示例中,高相位扩展器1250包括OR门1330和延迟电路1320。应当理解,OR门1330可用两个或更多个门的组合来实现以生成等效逻辑函数。例如,在一些具体实施中,OR门1330可以包括NOR门和反相器。
[0139] OR门1330具有第一输入端1332、第二输入端1334和输出端1336。第一输入端1332耦合到高相位扩展器1250的信号输入端1252,并且输出端1336耦合到高相位扩展器1250的输出端1256。延迟电路1320具有信号输入端1322、控制输入端1324和输出端1326。延迟电路1320的信号输入端1322耦合到高相位扩展器1250的信号输入端1252,延迟电路1320的控制输入端1324耦合到高相位扩展器1250的控制输入端1254,并且延迟电路1320的输出端1326耦合到OR门1330的第二输入端1334。
[0140] 延迟电路1320被配置为基于经由控制输入端1254接收到的延迟控制信号将该时钟信号延迟可调节时间延迟。所产生的延迟后的时钟信号输入到OR门1330的第二输入端1334。OR门1330对在第一输入端1332处的该时钟信号和在第二输入端1334处的该延迟后的时钟信号执行OR功能以在输出端1336处生成时钟信号。与在信号输入端1252处的该时钟信号相比,在输出端1336处的该时钟信号具有扩展的高相位,其中高相位扩展由延迟电路
1320的时间延迟所控制。延迟电路1320的时间延迟越大,在输出端1336处的该时钟信号的高相位扩展就越大。因此,在该示例中,占空比控制电路330(在图3中示出)通过控制延迟电路1320的时间延迟来控制在高相位扩展器1250的输出端1256处的该时钟信号的高相位扩展。在该示例中,上文所论述的相位控制信号对应于输入到延迟电路1320的控制输入端
1324的延迟控制信号。
[0141] 在该示例中,延迟电路1320的时间延迟可由在信号输入端1252处的该时钟信号的高相位所限制(即,延迟电路1320的时间延迟≤输入高相位)。这是因为增加超过该输入高相位的时间延迟可导致时钟短时脉冲干扰。就这一点而言,图14A示出了针对时间延迟小于在信号输入端1252处的该时钟信号的高相位的情况在信号输入端1252处的该时钟信号(标记为“hpe_in”)和在输出端1256处的该时钟信号(标记为“hpe_out”)的示例,而图14B示出了针对时间延迟大于在信号输入端1252处的该时钟信号的高相位的情况在信号输入端1252处的该时钟信号(标记为“hpe_in”)和在输出端1256处的该时钟信号(标记为“hpe_out”)的示例。如图14B中所示,使延迟电路1320的时间延迟大于在信号输入端1252处的该时钟信号的高相位可导致时钟短时脉冲干扰1410。因此,高相位扩展器1250的示例性具体实施可限于针对等于该输入高相位的两倍的最大输出高相位将该输出时钟信号的高相位扩展等于或小于该输入时钟信号的高相位的量(即,延迟电路1320的时间延迟≤输入高相位),并且因此可能不适于需要较大高相位扩展的使用情况。
[0142] 为了解决此问题,图15A示出了根据某些方面的提供较大高相位扩展范围的延迟电路1320的示例性具体实施。在该示例中,延迟电路1320包括串联耦合以形成延迟线的多个延迟器件1510‑1至1510‑m。延迟器件1510‑1至1510‑m还可被称为延迟段或另一术语。延迟器件1510‑1至1510‑m中的每一者具有相应的第一信号输入端1512‑1至1512‑m、相应的第二信号输入端1514‑1至1514‑m、相应的控制输入端1516‑1至1516‑m和相应的延迟输出端1518‑1至1518‑m。延迟器件1510‑1的第一信号输入端1512‑1耦合到高相位扩展器1250的信号输入端1252。在图15A中的示例中,延迟器件1510‑1的第二信号输入端1514‑1耦合到接地。延迟器件1510‑1至1510‑(m‑1)中的每一者的延迟输出端1518‑1至1518‑(m‑1)耦合到该延迟线中的下一个延迟器件1510‑2至1510‑m的第二信号输入端1514‑2至1514‑m,并且延迟器件1510‑m的延迟输出端1518‑m耦合到OR门1330的第二输入端1334,如图15A中所示出。延迟器件1510‑2至1510‑m中的每一者的第一信号输入端1512‑2至1512‑m耦合到高相位扩展器1250的信号输入端1252。
[0143] 延迟器件1510‑1至1510‑m中的每一者被配置为经由相应控制输入端1516‑1至1516‑m接收相应控制信号(例如,控制位)。在该示例中,高相位扩展器1250的控制输入端
1254包括多个控制输入端1254‑1至1254‑m,其中该多个控制输入端1254‑1至1254‑m中的每一者耦合到延迟器件1510‑1至1510‑m中的相应一者的控制输入端1516‑1至1516‑m。
[0144] 在该示例中,延迟器件1510‑1至1510‑m中的每一者被配置为基于相应控制信号而启用或停用相应延迟输出端1518‑1至1518‑m。例如,延迟器件1510‑1至1510‑m中的每一者可被配置为在相应控制信号具有第一逻辑值时启用相应延迟输出端1518‑1至1518‑m,并且在相应控制信号具有第二逻辑值时停用相应延迟输出端1518‑1至1518‑m。该第一逻辑值可以为1而该第二逻辑值可以为0,或反之亦然。
[0145] 延迟器件1510‑1至1510‑m中的每一者被配置为在启用相应延迟输出端1518‑1至1518‑m时将在相应的第一信号输入端1512‑1至1512‑m处的高相位(即,逻辑1)传递到相应延迟输出端1518‑1至1518‑m,并且将在相应的第二信号输入端1514‑1至1514‑m处的高相位(即,逻辑1)传递到相应延迟输出端1518‑1至1518‑m。在图15A中的示例中,延迟器件1510‑1的第二信号输入端1514‑1耦合到接地。延迟器件1510‑1至1510‑m中的每一者被配置为在停用相应延迟输出端1518‑1至1518‑m时阻断在相应的第一信号输入端1512‑1至1512‑m处的信号(即,时钟信号),并且阻断在相应的第二信号输入端1514‑2至1514‑m处的信号(即,时钟信号)(即,对这些信号进行门控)。在该示例中,当停用相应延迟输出端1518‑1至1518‑m时,延迟器件1510‑1至1510‑m中的每一者可在相应延迟输出端1518‑1至1518‑m处输出静态逻辑值。该静态逻辑值可以是0或1。
[0146] 在该示例中,占空比控制电路330(在图3中示出)通过经由控制输入端1254‑1至1254‑m控制具有已启用的延迟输出端1518‑1至1518‑m的延迟器件1510‑1至1510‑m的数量来控制高相位扩展器1250的高相位扩展。具有已启用的延迟输出端1518‑1至1518‑m的延迟器件1510‑1至1510‑m的数量越大,在输出端1256处的该时钟信号的高相位扩展就越大。在该示例中,占空比控制电路330在图15A中从右向左启用延迟器件1510‑1至1510‑m(也被称为延迟段)的延迟输出端1518‑1至1518‑m,从延迟器件1510‑m的延迟输出端1518‑m开始。因此,为了启用延迟器件1510‑1至1510‑m中的一者的延迟输出端,占空比控制电路330启用延迟器件1510‑m的延迟输出端1518‑m。为了启用延迟器件1510‑1至1510‑m中的两者的延迟输出端,占空比控制电路330启用延迟器件1510‑m和1510‑(m‑1)的延迟输出端1518‑m和1518‑(m‑1)。为了启用延迟器件1510‑1至1510‑m中的三者的延迟输出端,占空比控制电路330启用延迟器件1510‑m、1510‑(m‑1)和1510‑(m‑2)的延迟输出端1518‑m、1518‑(m‑1)和1518‑(m‑2)等等。注意,为了易于例示,在图15A中未明确示出延迟器件1510‑(m‑1)和1510‑(m‑
2)。
[0147] 在该示例中,延迟器件1510‑1至1510‑m增大了高相位扩展器1250的高相位扩展范围。这是因为具有已启用延迟输出端的延迟器件生成由不同时间延迟所延迟的该时钟信号的多个延迟后版本。该时钟信号的多个延迟后版本的高相位在延迟电路1320的输出端1326处组合,并且在OR门1330处与该时钟信号进行OR操作。这允许高相位扩展器1250针对该输出时钟信号实现较大的高相位扩展范围,如下文进一步论述。
[0148] 图15B中针对延迟器件1510‑m、1510‑(m‑1)和1510‑(m‑2)中的三者的延迟输出端1518‑m、1518‑(m‑1)和1518‑(m‑2)已启用的示例例示了该时钟信号的多个延迟后版本的示例。图15B示出了在高相位扩展器1250的信号输入端1252处的该时钟信号(标记为“hpe_in”)和在高相位扩展器1250的输出端1256处的该时钟信号(标记为“hpe_out”)。图15B还概念性地示出了在该示例中的该时钟信号的第一延迟后版本(标记为“clk1”)、该时钟信号的第二延迟后版本(标记为“clk2”)和该时钟信号的第三延迟后版本(标记为“clk3”)。为了便于例示,在图15B中,在延迟电路1320的输出端1326处分别示出时钟信号clk1、clk2和clk3的延迟后版本。实际上,时钟信号clk1、clk2和clk3的延迟后版本的高相位在延迟电路1320的输出端1326处进行组合(即,合并),从而形成图15B中所示出的延迟输出信号(标记为“D_out”)。
[0149] 在该示例中,时钟信号clk1的第一延迟后版本是由进入延迟器件1510‑m的第一信号输入端1512‑m的时钟信号生成,并且通过延迟器件1510‑m的时间延迟进行延迟以到达输出端1326。时钟信号clk2的第二延迟后版本是由进入延迟器件1510‑(m‑1)的第一信号输入端1512‑(m‑1)的时钟信号生成,并且通过延迟器件1510‑(m‑1)和1510‑m的时间延迟进行延迟以到达输出端1326。时钟信号clk3的第三延迟后版本是由进入延迟器件1510‑(m‑2)的第一信号输入端1512‑(m‑2)的时钟信号生成,并且通过延迟器件1510‑(m‑2)、1510‑(m‑1)和1510‑m的时间延迟进行延迟以到达输出端1326。注意,时钟信号clk1、clk2和clk3的多个延迟后版本的高相位在时间上重叠。
[0150] 在该示例中,通过OR门1330将在延迟电路1320的输出端1326处的延迟输出信号D_out与在信号输入端1252处的该时钟信号(标记为“hpe_in”)进行OR操作,以在输出端1256处产生具有较大的高相位扩展的时钟信号(标记为“hpe_out”)。在该示例中,通过使延迟器件1510‑1至1510‑m中的每一者的单独时间延迟小于该输入时钟信号的高相位从而使该时钟信号的延迟后版本在时间上重叠来防止时钟短时脉冲干扰。然而,由于延迟电路1320包括多个延迟器件1510‑1至1510‑m,所以高相位扩展器1250能够实现大于该输入时钟信号的高相位的高相位扩展而不存在短时脉冲干扰。
[0151] 图16示出了根据某些方面的延迟器件1510‑1至1510‑m中的每一者的示例性具体实施。在该示例中,延迟器件1510‑1至1510‑m各自包括相应OR门1610‑1至1610‑m、相应AND门1620‑1至1620‑m以及相应延迟缓冲器1630‑1至1630‑m和1640‑1至1640‑m。在延迟器件1510‑1至1510‑m中的每一者中,相应OR门1610‑1至1610‑m具有耦合到相应的第一信号输入端1512‑1至1512‑m的第一输入端和耦合到相应的第二信号输入端1514‑1至1514‑m的第二输入端。在延迟器件1510‑1至1510‑m中的每一者中,相应AND门1620‑1至1620‑m具有耦合到相应OR门1610‑1至1610‑m的输出端的第一输入端以及耦合到相应控制输入端1516‑1至
1516‑m的第二输入端。在延迟器件1510‑1至1510‑m中的每一者中,相应延迟缓冲器1630‑1至1630‑m和1640‑1至1640‑m串联耦合在相应AND门1620‑1至1620‑m的输出端与相应延迟输出端1518‑1至1518‑m之间。
[0152] 在该示例中,在延迟器件1510‑1至1510‑m中的每一者中,相应OR门1610‑1至1610‑m将在相应的第一信号输入端1512‑1至1512‑m处的高相位和在相应的第二信号输入端1514‑1至1514‑m处的高相位传递到相应OR门1610‑1至1610‑m的输出端。在延迟器件1510‑1至1510‑m中的每一者中,相应AND门1620‑1至1620‑m在相应控制信号为1时启用相应延迟输出端(即,该AND门将高相位传递到相应延迟输出端),并且在相应控制信号为0时停用相应延迟输出端(即,该AND门阻断高相位并输出0)。
[0153] 应当理解,取决于例如延迟器件1510‑1至1510‑m中的每一者的所需延迟,延迟器件1510‑1至1510‑m中的每一者可包括不同于图16中的示例中所示出的延迟缓冲器的数量的延迟缓冲器。在一些具体实施中,可一同省略延迟缓冲器1630‑1至1630‑m和1640‑1至1640‑m,例如,当OR门1610‑1至1610‑m的延迟和AND门1620‑1至1620‑m的延迟已提供用于延迟器件1510‑1至1510‑m中的每一者的所需延迟。
[0154] 在图15A和图16中所例示的高相位扩展器1250的示例性具体实施中,仅单独延迟器件(即,1510‑m、1510‑(m‑1)……1510‑1)的时间延迟需要小于或等于该输入时钟信号的高相位以避免时钟短时脉冲干扰,而该输出时钟的高相位可以通过累加来自已启用的延迟器件的时间延迟进行扩展。图15A和图16中的高相位扩展器1250的示例性具体实施允许该输出时钟信号的高相位的扩展大于该输入时钟信号的高相位,因此实现更大范围的高相位扩展,同时避免时钟短时脉冲干扰。
[0155] 应当理解,占空比调节器1220不限于高相位扩展器1250。就这一点而言,图17示出了其中占空比调节器1220包括低相位扩展器1750而不是高相位扩展器1250的示例。在该示例中,该低相位扩展器具有耦合到第一复用器1240的输出端1248的信号输入端1752、耦合到第二控制输入端1228的控制输入端1754和耦合到第二复用器1270的第一输入端1272的输出端1756。在该示例中,低相位扩展器1750被配置为基于经由控制输入端1754接收到的相位控制信号将该时钟信号的低相位扩展可调节量。
[0156] 为了降低输入到占空比调节器1220的该时钟信号的占空比,占空比控制电路330(在图3中示出)致使第一复用器1240和第二复用器1270中的每一者经由第一控制输入端1226选择相应的第一输入端1242和1272。在这种情况下,第一复用器1240将该时钟信号传递到低相位扩展器1750的信号输入端1752。然后,低相位扩展器1750基于经由第二控制输入端1228从占空比控制电路330接收到的相位控制信号将该时钟信号的低相位扩展可调节量。通过扩展该时钟信号的低相位,低相位扩展器1750降低该时钟信号的占空比。
[0157] 为了升高输入到占空比调节器1220的该时钟信号的占空比,占空比控制电路330(在图3中示出)致使第一复用器1240和第二复用器1270中的每一者经由第一控制输入端1226选择相应的第二输入端1244和1274。在这种情况下,第一反相器1235使该时钟信号反相,并且第一复用器1240将该反相后的时钟信号传递到低相位扩展器1750。然后,低相位扩展器1750基于经由第二控制输入端1228从占空比控制电路330接收到的相位控制信号将该反相后的时钟信号的低相位扩展可调节量。在这种情况下,扩展该反相后的时钟信号的低相位等同于扩展该时钟信号的高相位,这升高了该时钟信号的占空比。在该示例中,第二反相器1265在低相位扩展之后使该反相后的时钟信号反相以获得该时钟信号,并且第二复用器1270将来自第二反相器1265的该时钟信号传递到占空比调节器1220的输出端1224。
[0158] 一般而言,占空比调节器1220包括在第一复用器1240的输出端1248与第二复用器1270的第一输入端1272之间的高相位扩展器(例如,高相位扩展器1250)或低相位扩展器(例如,低相位扩展器1750),其中基于经由第二控制输入端1228接收到的相位控制信号,该高相位扩展器将该时钟信号的高相位扩展可调节量或者该低相位扩展器将该时钟信号的低相位扩展可调节量。
[0159] 图18示出了根据某些方面的低相位扩展器1750的示例性具体实施。在该示例中,低相位扩展器1750包括AND门1830和延迟电路1820。AND门1830具有第一输入端1832、第二输入端1834和输出端1836。AND门1830的第一输入端1832耦合到低相位扩展器1750的信号输入端1752,延迟电路1820耦合在低相位扩展器1750的信号输入端1752与AND门1830的第二输入端1834之间,并且AND门1830的输出端1836耦合到低相位扩展器1750的输出端1756。应当理解,可用NAND门与反相器的组合或可执行AND运算的逻辑门的任何其他组合来实现该AND门。
[0160] 在该示例中,延迟电路1820包括串联耦合以形成延迟线的多个延迟器件1810‑1至1810‑m。延迟器件1810‑1至1810‑m中的每一者具有相应的第一信号输入端1812‑1至1812‑m、相应的第二信号输入端1814‑1至1814‑m、相应的控制输入端1816‑1至1816‑m和相应的延迟输出端1818‑1至1818‑m。延迟器件1810‑1的第一信号输入端1812‑1耦合到低相位扩展器
1750的信号输入端1752,并且延迟器件1810‑1的第二信号输入端1814‑1耦合到供电轨(即,
1)。延迟器件1810‑1至1810‑(m‑1)中的每一者的延迟输出端1818‑1至1818‑(m‑1)耦合到该延迟线中的下一个延迟器件1810‑2至1810‑m的第二信号输入端1814‑2至1814‑m,并且延迟器件1810‑m的延迟输出端1818‑m耦合到延迟电路1820的输出端1826,该延迟电路的输出端耦合到AND门1830的第二输入端1834。延迟器件1810‑2至1810‑m中的每一者的第一信号输入端1812‑2至1812‑m耦合到低相位扩展器1750的信号输入端1752。
[0161] 延迟器件1810‑1至1810‑m中的每一者被配置为经由相应控制输入端1816‑1至1816‑m接收相应控制信号(例如,控制位)。在该示例中,低相位扩展器1750的控制输入端
1754包括多个控制输入端1754‑1至1754‑m,其中该多个控制输入端1754‑1至1754‑m中的每一者耦合到延迟器件1810‑1至1810‑m中的相应一者的控制输入端1816‑1至1816‑m。
[0162] 在该示例中,延迟器件1810‑1至1810‑m中的每一者被配置为基于相应控制信号而启用或停用相应延迟输出端1818‑1至1818‑m。例如,延迟器件1810‑1至1810‑m中的每一者可被配置为在相应控制信号具有第一逻辑值时启用相应延迟输出端1818‑1至1818‑m,并且在相应控制信号具有第二逻辑值时停用相应延迟输出端1818‑1至1818‑m。该第一逻辑值可以为0而该第二逻辑值可以为1,或反之亦然。
[0163] 延迟器件1810‑1至1810‑m中的每一者被配置为在启用相应延迟输出端1818‑1至1818‑m时将在相应的第一信号输入端1812‑1至1812‑m处的低相位(即,逻辑0)传递到相应延迟输出端1818‑1至1818‑m,并且将在相应的第二信号输入端1814‑1至1814‑m处的低相位(即,逻辑0)传递到相应延迟输出端1818‑1至1818‑m。在图18中的示例中,延迟器件1810‑1的第二信号输入端1814‑1耦合到该供电轨。延迟器件1810‑1至1810‑m中的每一者被配置为在停用相应延迟输出端1818‑1至1818‑m时阻断在相应第一信号输入端1812‑1至1812‑m处的信号(即,时钟信号),并且阻断在相应第二信号输入端1814‑2至1814‑m处的信号(即,时钟信号)(即,对这些信号进行门控)。在该示例中,当停用相应延迟输出端1818‑1至1818‑m时,延迟器件1810‑1至1810‑m中的每一者可在相应延迟输出端1818‑1至1818‑m处输出静态逻辑值。该静态逻辑值可以是1或0。
[0164] 在该示例中,占空比控制电路330(在图3中示出)通过经由控制输入端1754‑1至1754‑m控制具有已启用的延迟输出端1818‑1至1818‑m的延迟器件1810‑1至1810‑m的数量来控制低相位扩展器1750的低相位扩展。具有已启用的延迟输出端1818‑1至1818‑m的延迟器件1810‑1至1810‑m的数量越大,在输出端1756处的该时钟信号的低相位扩展就越大。在该示例中,占空比控制电路330在图18中从右向左启用延迟器件1810‑1至1810‑m(也被称为延迟段)的延迟输出端1818‑1至1818‑m,从延迟器件1810‑m的延迟输出端1818‑m开始。具有已启用的延迟输出端1818‑1至1818‑m的延迟器件1810‑1至1810‑m产生该时钟信号的多个版本,其中该时钟信号的该多个版本的低相位在延迟电路1820的输出端1826处进行组合以提供具有扩展后的低相位的延迟输出信号。具有已启用的延迟输出端1818‑1至1818‑m的延迟器件1810‑1至1810‑m的数量越大,低相位扩展就越大。通过AND门1830对该延迟输出信号与在信号输入端1752处的时钟信号进行AND操作以在输出端1756处提供该时钟信号。
[0165] 图18示出了根据某些方面的延迟器件1810‑1至1810‑m中的每一者的示例性具体实施。在该示例中,延迟器件1810‑1至1810‑m各自包括相应AND门1840‑1至1840‑m、相应OR门1850‑1至1850‑m以及相应延迟缓冲器1860‑1至1860‑m和1870‑1至1870‑m。在延迟器件1810‑1至1810‑m中的每一者中,相应AND门1840‑1至1840‑m具有耦合到相应的第一信号输入端1812‑1至1812‑m的第一输入端和耦合到相应的第二信号输入端1814‑1至1814‑m的第二输入端。在延迟器件1810‑1至1810‑m中的每一者中,相应OR门1850‑1至1850‑m具有耦合到相应AND门1840‑1至1840‑m的输出端的第一输入端以及耦合到相应控制输入端1816‑1至
1816‑m的第二输入端。在延迟器件1810‑1至1810‑m中的每一者中,相应延迟缓冲器1860‑1至1860‑m和1870‑1至1870‑m串联耦合在相应OR门1850‑1至1850‑m的输出端与相应延迟输出端1818‑1至1818‑m之间。
[0166] 在该示例中,在延迟器件1810‑1至1810‑m中的每一者中,相应AND门1840‑1至1840‑m将在相应的第一信号输入端1812‑1至1812‑m处的低相位和在相应的第二信号输入端1814‑1至1814‑m处的低相位传递到相应AND门1840‑1至1840‑m的输出端。在延迟器件
1810‑1至1810‑m中的每一者中,相应OR门1850‑1至1850‑m在相应控制信号为0时启用相应延迟输出端(即,该OR门将低相位传递到相应延迟输出端),并且在相应控制信号为1时停用相应延迟输出端(即,该OR门阻断低相位并输出1)。
[0167] 应当理解,取决于例如延迟器件1810‑1至1810‑m中的每一者的所需延迟,延迟器件1810‑1至1810‑m中的每一者可包括不同于图18中的示例中所示出的延迟缓冲器的数量的延迟缓冲器。
[0168] 图19示出了根据某些方面的在系统中进行占空比失真补偿的方法1900。该系统(例如,系统110)包括时钟发生器(例如,时钟发生器115),该时钟发生器被配置为生成时钟信号。
[0169] 在框1910处,测量该时钟信号的一个或多个参数。例如,该一个或多个参数可由定时测量电路310测量。在某些方面中,该一个或多个参数包括该时钟信号的高相位、该时钟信号的低相位和该时钟信号的周期中的一者或多者。
[0170] 在框1920处,基于所测量的一个或多个参数来确定占空比调节。例如,占空比调节可以由测量控制电路520和/或占空比控制电路330来确定。
[0171] 在框1930处,基于所确定的占空比调节来调节该时钟信号的占空比。例如,该时钟信号的占空比可以由占空比调节器320来调节。
[0172] 在某些方面,该系统包括电路(例如,电路150‑3)和信号路径(例如,信号路径125),该信号路径耦合在该时钟发生器与该电路之间。在这些方面,测量该时钟信号的该一个或多个参数可以包括在该信号路径与该电路之间的第一节点(例如,叶节点)处测量该时钟信号的该一个或多个参数,并且调节该时钟信号的占空比可以包括在该时钟发生器与该信号路径之间的第二节点(例如,根节点)处调节该时钟信号的占空比。该信号路径可以包括串联耦合的延迟缓冲器(例如,130‑1至130‑n),并且该电路可以包括一个或多个触发器(例如,触发器155‑3)。
[0173] 在某些方面,该一个或多个参数包括该时钟信号的高相位。在这些方面,确定该占空比调节可以包括将该时钟信号的高相位与目标高相位进行比较,并且基于该比较确定该占空比调节。
[0174] 在某些方面,该一个或多个参数包括该时钟信号的低相位。在这些方面,确定该占空比调节可以包括将该时钟信号的低相位与目标低相位进行比较,并且基于该比较确定该占空比调节。
[0175] 在某些方面,该一个或多个参数包括该时钟信号的高相位和该时钟信号的低相位。在这些方面,确定该占空比调节可以包括将该时钟信号的高相位与该时钟信号的低相位进行比较,并且基于该比较确定该占空比调节。例如,如果该高相位大于该低相位(其针对大于50%的占空比发生),那么该占空比调节可降低该时钟信号的占空比以将该时钟信号的占空比移动为更接近50%的目标占空比。如果该低相位大于该高相位(其针对50%以下的占空比发生),那么该占空比调节可升高该时钟信号的占空比以将该时钟信号的占空比移动为更接近50%的目标占空比。
[0176] 在某些方面,调节该时钟信号的占空比可以包括扩展该时钟信号的高相位或低相位。在某些方面,扩展该时钟信号的高相位或低相位可以包括生成该时钟信号的多个延迟后版本,并且组合该时钟信号的多个延迟后版本的高相位或低相位。例如,通过启用示例性高相位扩展器1250中的延迟器件1510‑1至1510‑m中的两者或更多者的延迟输出端1518‑1至1518‑m或启用示例性低相位扩展器1750中的延迟器件1818‑1至1810‑m中的两者或更多者的延迟输出端1818‑1至1818‑m来产生该时钟信号的多个延迟后版本。在某些方面,该时钟信号的多个延迟后版本在时间上重叠,例如,以防止时钟短时脉冲干扰。
[0177] 在以下经编号条款中描述了具体实施示例:
[0178] 1.一种系统,所述系统包括:
[0179] 占空比调节器,所述占空比调节器具有信号输入端、控制输入端和输出端,其中所述占空比调节器被配置为在所述信号输入端处接收时钟信号,在所述控制输入端处接收控制信号,基于所述控制信号来调节所述时钟信号的占空比以生成占空比调节后的时钟信号,并且在所述占空比调节器的所述输出端处输出所述占空比调节后的时钟信号;和[0180] 定时测量电路,所述定时测量电路具有输入端,所述输入端耦合到所述占空比调节器的所述输出端,其中所述定时测量电路被配置为在所述定时测量电路的所述输入端处接收所述占空比调节后的时钟信号,测量所述占空比调节后的时钟信号的一个或多个参数,并且基于所测量的一个或多个参数生成测量信号。
[0181] 2.根据条款1所述的系统,所述系统还包括信号路径,所述信号路径耦合在所述占空比调节器的所述输出端和所述定时测量电路的所述输入端之间。
[0182] 3.根据条款2所述的系统,其中所述信号路径包括串联耦合的延迟缓冲器。
[0183] 4.根据条款2或3所述的系统,所述系统还包括一个或多个触发器,所述一个或多个触发器耦合到所述信号路径。
[0184] 5.根据条款1至4中任一项所述的系统,其中所述定时测量电路包括:
[0185] 时间数字转换器(TDC),所述TDC被配置为测量所述占空比调节后的时钟信号的第一沿与所述占空比调节后的时钟信号的第二沿之间的时间延迟;和
[0186] 测量控制电路,所述测量控制电路耦合到所述TDC,其中所述测量控制电路被配置为基于所测量的时间延迟生成所述测量信号。
[0187] 6.根据条款5所述的系统,其中所述占空比调节后的时钟信号的所述第一沿是上升沿,并且所述占空比调节后的时钟信号的所述第二沿是下降沿。
[0188] 7.根据条款5所述的系统,其中所述占空比调节后的时钟信号的所述第一沿是下降沿,并且所述占空比调节后的时钟信号的所述第二沿是上升沿。
[0189] 8.根据条款1至7中任一项所述的系统,其中所述定时测量电路还包括:
[0190] 启动电路,所述启动电路被配置为在所述占空比调节后的时钟信号的第一沿上启动定时信号的边沿;
[0191] 捕获电路,所述捕获电路被配置为在所述占空比调节后的时
[0192] 钟信号的第二沿上输出捕获信号的边沿;
[0193] 时间数字转换器(TDC),所述TDC具有信号输入端和捕获输入端,其中所述TDC的所述信号输入端被配置为接收所述定时信号,所述TDC的所述捕获输入端被配置为接收所述捕获信号,并且所述TDC被配置为测量在接收到所述定时信号的所述边沿的时间与接收到所述捕获信号的所述边沿的时间之间的时间延迟;
[0194] 和
[0195] 测量控制电路,所述测量控制电路耦合到所述TDC,其中所述测量控制电路被配置为基于所测量的时间延迟生成所述测量信号。
[0196] 9.根据条款8所述的系统,其中所述TDC包括:
[0197] 触发器,所述触发器具有信号输入端、时钟输入端和输出端,其中所述触发器的所述信号输入端耦合到所述TDC的所述信号输入端,所述触发器的所述时钟输入端耦合到所述TDC的所述捕获
[0198] 输入端,并且所述触发器的所述输出端耦合到所述TDC的输出端。
[0199] 10.根据条款8所述的系统,其中所述TDC包括:
[0200] 延迟线,所述延迟线耦合到所述TDC的所述信号输入端,所述延迟线包括串联耦合的延迟缓冲器;和
[0201] 触发器,所述触发器中的每一者均具有相应信号输入端、相应时钟输入端和相应输出端,其中所述触发器中的每一者的所述信号输入端耦合到所述延迟线中的所述延迟缓冲器中的相应一者的输出端,并且所述触发器中的每一者的所述时钟输入端耦合到所述TDC的所述捕获输入端。
[0202] 11.根据条款1至10中任一项所述的系统,其中所述占空比调节器被配置为:
[0203] 生成所述时钟信号的多个延迟后版本;以及
[0204] 组合所述时钟信号的所述多个延迟后版本的高相位或组合所述时钟信号的所述多个延迟后版本的低相位。
[0205] 12.根据条款11所述的系统,其中所述时钟信号的所述多个延迟后版本在时间上重叠。
[0206] 13.根据条款11或12所述的系统,其中所述占空比调节器被配置为设置所述时钟信号的基于所述控制信号生成的所述多个延迟后版本的数量。
[0207] 14.根据条款1至13中任一项所述的系统,所述系统还包括占空比控制电路,所述占空比控制电路耦合到所述占空比调节和所述定时测量电路,其中所述占空比控制电路被配置为从所述定时测量电
[0208] 路接收所述测量信号并且基于所述测量信号生成所述控制信号。
[0209] 15.根据条款14所述的系统,其中所述一个或多个参数包括所述占空比调节后的时钟信号的高相位、所述占空比调节后的时钟信号的低相位和所述占空比调节后的时钟信号的周期中的一者或多者。
[0210] 16.根据条款15所述的系统,其中:
[0211] 所述测量信号指示所述占空比调节后的时钟信号的所述高相位;并且
[0212] 所述占空比控制电路被配置为:
[0213] 将所述占空比调节后的时钟信号的所述高相位与目标高相位进行比较;以及[0214] 基于所述比较生成所述控制信号。
[0215] 17.根据条款15所述的系统,其中:
[0216] 所述测量信号指示所述占空比调节后的时钟信号的所述低相位;并且
[0217] 所述占空比控制电路被配置为:
[0218] 将所述占空比调节后的时钟信号的所述低相位与目标低相位进行比较;以及[0219] 基于所述比较生成所述控制信号。
[0220] 18.根据条款15所述的系统,其中:
[0221] 所述测量信号指示所述占空比调节后的时钟信号的所述高相位和所述占空比调节后的时钟信号的所述低相位;并且
[0222] 所述占空比控制电路被配置为:
[0223] 将所述占空比调节后的时钟信号的所述高相位与所述占空比调节后的时钟信号的所述低相位进行比较;以及
[0224] 基于所述比较生成所述控制信号。
[0225] 19.一种在系统中进行占空比失真补偿的方法,所述系统包括时钟发生器,所述时钟发生器被配置为生成时钟信号,所述方法包括:
[0226] 测量所述时钟信号的一个或多个参数;
[0227] 基于所测量的一个或多个参数来确定占空比调节;以及
[0228] 基于所确定的占空比调节来调节所述时钟信号的占空比。
[0229] 20.根据条款19所述的方法,其中:
[0230] 所述系统包括电路和信号路径,所述信号路径耦合在所述时钟发生器和所述电路之间;
[0231] 测量所述时钟信号的所述一个或多个参数包括在所述信号路径和所述电路之间的第一节点处测量所述时钟信号的所述一个或多个参数;并且
[0232] 调节所述时钟信号的所述占空比包括在所述时钟发生器和所
[0233] 述信号路径之间的第二节点处调节所述时钟信号的所述占空比。
[0234] 21.根据条款20所述的方法,其中所述信号路径包括串联耦合的延迟缓冲器。
[0235] 22.根据条款20或21所述的方法,其中所述电路包括一个或多个触发器。
[0236] 23.根据条款19至22中任一项所述的方法,其中所述一个或多个参数包括所述时钟信号的高相位、所述时钟信号的低相位和所述时钟信号的周期中的一者或多者。
[0237] 24.根据条款23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述高相位,并且确定所述占空比调节包括:
[0238] 将所述时钟信号的所述高相位与目标高相位进行比较;以及基于所述比较确定所述占空比调节。
[0239] 25.根据条款23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述低相位,并且确定所述占空比调节包括:
[0240] 将所述时钟信号的所述低相位与目标低相位进行比较;以及基于所述比较确定所述占空比调节。
[0241] 26.根据条款23所述的方法,其中所述一个或多个参数包括所述时钟信号的所述高相位和所述时钟信号的所述低相位,并且确定所述占空比调节包括:
[0242] 将所述时钟信号的所述高相位与所述时钟信号的所述低相位进行比较;以及[0243] 基于所述比较确定所述占空比调节。
[0244] 27.根据条款19至26中任一项所述的方法,其中调节所述时钟信号的所述占空比包括扩展所述时钟信号的高相位。
[0245] 28.根据条款27所述的方法,其中扩展所述时钟信号的所述高相位包括:
[0246] 生成所述时钟信号的多个延迟后版本;以及
[0247] 组合所述时钟信号的所述多个延迟后版本的高相位。
[0248] 29.根据条款19至26中任一项所述的方法,其中调节所述时钟信号的所述占空比包括扩展所述时钟信号的低相位。
[0249] 30.根据条款29所述的方法,其中扩展所述时钟信号的所述低相位包括:
[0250] 生成所述时钟信号的多个延迟后版本;以及
[0251] 组合所述时钟信号的所述多个延迟后版本的低相位。
[0252] 应当理解,本公开不限于上文用于描述本公开的方面的示例性术语。例如,时钟发生器也可被称为时钟源、时钟合成器或另一术语。在另一示例中,延迟缓冲器也可被称为延迟元件、延迟单元或另一术语。在另一示例中,定时测量电路也可被称为占空比测量电路、占空比检测器或另一术语。触发器的信号输入端也可被称为数据输入端(例如,D输入端)或另一术语。用于该时钟信号的信号路径也可被称为时钟路径。此外,启动信号的边沿也可被称为输出该信号的该边沿。
[0253] 占空比控制电路330和测量控制电路520可各自通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立硬件部件(例如,逻辑门)、状态机或被设计成能够执行本文中描述的功能的它们的任何组合来实现。处理器可通过执行包括用于执行本文中所描述的功能的代码的软件来执行该功能。软件可存储在计算机可读存储介质上,诸如RAM、ROM、EEPROM、光盘和/或磁盘。
[0254] 在本公开内容内,“示例性的”一词用来意指“用作示例、实例或说明”。在本文中被描述为“示例性”的任何具体实施或方面不必被解释为优于或胜过本公开的其他方面。同样,术语“方面”不要求本公开的全部方面都包括所论述的特征、优点或者操作模式。术语“耦合”在本文中用于指两个结构之间的直接或间接电耦合。
[0255] 提供本公开的先前描述以使本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的,并且本文定义的一般原理可以应用于其他变型而不背离本公开的精神或范围。由此,本公开并非旨在被限定于本文中所描述的示例,而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。
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