宽带宽分离输出的真单相时钟触发器结构及其方法 |
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| 申请号 | CN202410203402.5 | 申请日 | 2024-02-23 | 公开(公告)号 | CN117792341B | 公开(公告)日 | 2024-05-07 |
| 申请人 | 杭州宇称电子技术有限公司; | 发明人 | 唐家豪; 刘丰; 唐超; 许鹤松; | ||||
| 摘要 | 本 发明 提出了一种宽带宽分离输出的真单相时钟触发器结构及其方法，包括第一级晶体管组；第二级晶体管组；第三级晶体管组；第一级 反相器 I1，输入端通过X 节点 分别连接晶体管M4和晶体管M5之间的连接支路、晶体管M8的栅极以及晶体管M9的栅极，输出端作为触发器的Q端；第二级反相器I2，输入端连接第一级反相器I1的Q端，输出端作为触发器的QN端。能够在10M‑100M的范围内依旧能正确传递数据，且受 温度 ，电源以及工艺的影响更小，且面积要比标准单元的触发器面积小很多。 | ||||||
| 权利要求 | 1.一种宽带宽分离输出的真单相时钟触发器结构，其特征在于，包括： |
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| 说明书全文 | 宽带宽分离输出的真单相时钟触发器结构及其方法技术领域[0001] 本发明涉及TOF技术领域，特别是一种涉及宽带宽分离输出的真单相时钟触发器结构及其方法。 背景技术[0002] 在CMOS工艺中，由标准单元库提供的D触发器通常需要消耗很多的MOS晶体管，在一些对片上面积和功耗有着高要求的应用场景，例如CMOS图像传感器的前端感光阵列中，为了追求更高的填充因子(即感光区占整个像素面积的比值)，会压缩读出电路和配置电路的面积。此外，由于感光阵列会使用大量像素，每个像素的读出电路和配置电路的功耗也会对整个传感器的功耗产生巨大影响。 [0003] 针对高速，小面积和低功耗的场景，真单相时钟触发器（TSPC, True Single Phase Clock）被广泛应用。现有的一种分离输出的真单相时钟触发器（Split‑out TSPC）的结构使用了最少（仅10个）的晶体管数目，如图4所示。然而，图4所示的分离输出的真单相时钟触发器，仅在高速（大于100MHz）的场景才能达到接近标准单元D触发器的功能效果。在一些低速场景，其功能就会出现异常，无法正确传递数据，从而影响整个系统的功能。因此，该触发器目前基本在高速的数字系统中被采用。 [0004] 综上，亟待一种宽带宽分离输出的真单相时钟触发器结构及其方法，以解决现有技术存在的问题。 发明内容[0005] 本发明实施例提供了一种宽带宽分离输出的真单相时钟触发器结构及其方法，针对目前技术存在的无法适应更广的应用场景，例如SPI或者I2C等低速通信协议的配置等问题。 [0006] 本发明核心技术主要是对现有的分离输出的真单相时钟触发器进行改造，保留其前两级的晶体管，即M1‑3和M6‑8，将M4和M5替换为M4‑M9。 [0007] 第一方面，本发明提供了一种宽带宽分离输出的真单相时钟触发器结构，包括： [0008] 第一级晶体管组，由晶体管M12、晶体管M10以及晶体管M11组成；以晶体管M10的栅极作为触发器的CK端，以晶体管M12和晶体管M11的栅极作为触发器的D端； [0009] 第二级晶体管组，由晶体管M1、晶体管M3以及晶体管M2组成；以晶体管M3的栅极作为触发器的CK端，晶体管M1的栅极连接晶体管M12和晶体管M10之间的连接支路A1，晶体管M2的栅极连接晶体管M10和晶体管M11之间的连接支路A2； [0010] 第三级晶体管组，由晶体管M6、晶体管M4、晶体管M5、晶体管M7、晶体管M8以及晶体管M9组成；晶体管M6和晶体管M4的栅极均连接晶体管M1和晶体管M3之间的连接支路B1，晶体管M5和晶体管M7的栅极均连接晶体管M3和晶体管M2之间的连接支路B2，晶体管M8的漏极连接晶体管M6和晶体管M4之间的连接支路C1，晶体管M9的漏极连接晶体管M5和晶体管M7之间的连接支路C2； [0012] 第二级反相器I2，输入端连接第一级反相器I1的Q端，输出端作为触发器的QN端。 [0014] 进一步地，晶体管M11、晶体管M2以及晶体管M7的源极接地。 [0015] 进一步地，晶体管M12、晶体管M1以及晶体管M6的源极接入电源电压VDD。 [0016] 进一步地，当触发器的D端为高电平且CK端为低电平时，晶体管M10和晶体管M11打开，以将连接支路A1的节点电位拉到地端电压Vss，打开晶体管M1，以将连接支路B1的节点拉至电源电压VDD。 [0017] 进一步地，当连接支路B1的节点接近且小于晶体管M4的阈值电压绝对值的电位时，将晶体管M4和晶体管M6导通，以将X节点电位拉至电源电压VDD，同时晶体管M8导通，将连接支路C1的节点电位下拉接近地端电压Vss； [0018] 当连接支路C1的节点电位下拉接近地端电压Vss时，X节点的电位也下拉接近地端电压Vss，以使得第一级反相器I1的Q端输出为高电平。 [0019] 进一步地，应用于光子计数。 [0020] 第二方面，本发明提供了宽带宽分离输出的真单相时钟触发器结构的控制方法，包括以下步骤： [0021] 当触发器的D端为高电平且CK端为低电平时，晶体管M10和晶体管M11打开，以将连接支路A1的节点电位拉到地端电压Vss，打开晶体管M1，以将连接支路B1的节点拉至电源电压VDD； [0022] 当连接支路B1的节点接近且小于晶体管M4的阈值电压绝对值的电位时，将晶体管M4和晶体管M6导通，以将X节点电位拉至电源电压VDD，同时晶体管M8导通，将连接支路C1的节点电位下拉接近地端电压Vss； [0023] 当连接支路C1的节点电位下拉接近地端电压Vss时，X节点的电位也下拉接近地端电压Vss，以使得第一级反相器I1的Q端输出为高电平； [0024] 当触发器的D端为低电平且CK端为低电平时，晶体管M12和晶体管M10打开，以将连接支路A2的节点电位拉至电源电压VDD，打开晶体管M2，以将连接支路B2的节点拉到地端电压Vss； [0025] 当连接支路B2的节点接近且大于晶体管M5的阈值电压绝对值的电位时，将晶体管M5和晶体管M7导通，以将X节点电位拉到地端电压Vss，同时晶体管M9导通，将连接支路C2节点电位拉至电源电压VDD； [0026] 当连接支路C2的节点电位拉至电源电压VDD时，X节点的电位也拉至电源电压VDD，以使得第一级反相器I1的Q端输出为低电平。 [0027] 本发明的主要贡献和创新点如下：1.与现有技术相比，本发明触发器的数据端D为高电平，时钟输入端CK为低电平时，由于晶体管M8的存在，Q的输出Q_msplitout为高电平，与标准单元的D触发器输出一致；同理在触发器的数据端D为低电平，时钟输入端CK为低电平时，由于晶体管M9的存在，Q的输出Q_msplitout为低电平，即便B2节点无法维持低电平VSS，输出Q不会受其影响而导致的功能不正确。带宽要比现有的分离输出的真单相时钟触发器更宽，能够在10M‑100M的范围内依旧能正确传递数据，且受温度，电源以及工艺的影响更小，且面积要比标准单元的触发器面积小很多。 [0028] 2.与现有技术相比，基于SPAD的光子计数传感器，为实现更大规模的感光阵列，在固定传感器尺寸下需要使用更小尺寸的SPAD像素单元，其同时可以增强其抗阳光能力。这通常需要尽可能减小读出电路和信号处理模块的面积，而该模块中通常会采用大量的触发器。因此，采用本发明的更小面积的触发器可以很大程度减小读出电路和信号处理模块的面积，从而提高阵列的动态范围。 [0029] 3.本发明的触发器还具有几个应用场景。例如：①.数字电路中最常见的功能模块 ‑ 分频器/计数器，需要有触发器构成，本设计可以用以构成触发器，以实现集成度更高更宽带宽的分频器结构。②.在数字电路锁相环中有鉴频鉴相器模块需要用到D触发器来将压控振荡器VCO的输出频率与输入的参考频率来进行相位和频率的比较实现频率和相位的鉴别。相较于传统TSPC构成的鉴频鉴相器，本发明可以一定程度上提升鉴频鉴相器的带宽范围。 附图说明[0031] 此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中： [0032] 图1是根据本发明实施例的宽带宽分离输出的真单相时钟触发器结构示意图； [0033] 图2是触发器工作在低频段时的相关信号时序图； [0034] 图3是本发明的触发器结构在光子计数中的应用示意图； [0035] 图4是现有的分离输出的真单相时钟触发器结构示意图； 具体实施方式[0037] 这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本说明书一个或多个实施例相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本说明书一个或多个实施例的一些方面相一致的装置和方法的例子。 [0038] 需要说明的是：在其他实施例中并不一定按照本说明书示出和描述的顺序来执行相应方法的步骤。在一些其他实施例中，其方法所包括的步骤可以比本说明书所描述的更多或更少。此外，本说明书中所描述的单个步骤，在其他实施例中可能被分解为多个步骤进行描述；而本说明书中所描述的多个步骤，在其他实施例中也可能被合并为单个步骤进行描述。 [0039] 如图4所示的分离输出的真单相时钟触发器的数据端D为高电平，时钟输入端CK为低电平时（即图2中t1前的阴影部分），晶体管M6和晶体管M7才会被打开，将A1节点电位拉到地VSS，从而使得晶体管M1打开，将B1节点拉直电源电压VDD。然而，在经过t0至t1这段时间，B1节点由于晶体管M2和晶体管M3构成的泄漏电流路径存在，使得B1在t1时刻的电位无法维持在电源电压VDD附近，而是接近且小于晶体管M4阈值电压绝对值的电位，迫使晶体管M4打卡将QN上拉到电源电压VDD，Q的输出Q_splitout为低电平，进而使得其功能不正确（正确时应为高电平，与Q_scell信号一致）。 [0040] 基于此，本发明基于改造触发器结构来解决现有技术存在的问题。 [0041] 实施例一 [0042] 本发明旨在提出宽带宽分离输出的真单相时钟触发器结构，具体地，参考图1，包括： [0043] 第一级晶体管组，由晶体管M12、晶体管M10以及晶体管M11组成；以晶体管M10的栅极作为触发器的CK端，以晶体管M12和晶体管M11的栅极作为触发器的D端； [0044] 在本实施例中，第一级晶体管组和第二级晶体管组与图4中的现有技术的结构完全一致，区别在于第一级晶体管组中的晶体管名称变更，晶体管M8变成了M12，晶体管M10变成了M10，晶体管M7变成了晶体管M11。 [0045] 第二级晶体管组，由晶体管M1、晶体管M3以及晶体管M2组成；以晶体管M3的栅极作为触发器的CK端，晶体管M1的栅极连接晶体管M12和晶体管M10之间的连接支路A1，晶体管M2的栅极连接晶体管M10和晶体管M11之间的连接支路A2； [0046] 本发明的改进点在于，保留图4中前两级的晶体管，即M1‑3和M6‑8，将M4和M5替换为图1中虚线框部分的M4‑M9。 [0047] 第三级晶体管组，由晶体管M6、晶体管M4、晶体管M5、晶体管M7、晶体管M8以及晶体管M9组成；晶体管M6和晶体管M4的栅极均连接晶体管M1和晶体管M3之间的连接支路B1，晶体管M5和晶体管M7的栅极均连接晶体管M3和晶体管M2之间的连接支路B2，晶体管M8的漏极连接晶体管M6和晶体管M4之间的连接支路C1，晶体管M9的漏极连接晶体管M5和晶体管M7之间的连接支路C2； [0048] 在本实施例中，M1,M4,M6,M9,M10以及M12为PMOS晶体管，M2,M3,M5,M7,M8以及M11为NMOS晶体管。两种晶体管的基本结构均包括源极（source）、漏极（drain）和栅极（gate）。 [0049] 其中，PMOS晶体管（Positive‑channel Metal‑Oxide‑Semiconductor Field‑Effect Transistor）是一种增强型或耗尽型场效应晶体管，它是金属氧化物半导体场效应晶体管（MOSFET）家族中的一种。在PMOS器件中，沟道是由p型半导体材料构成的，即它的导电沟道是P型掺杂的。与NMOS晶体管相反，PMOS晶体管的工作主要依靠空穴作为载流子。当栅极端施加一个负电压（相对于源极），栅极下的绝缘层（通常是二氧化硅）上的电场会吸引衬底中的空穴到栅极下方形成导电沟道，从而允许电流从源极流向漏极。当栅压为零或正时，则不会形成有效的导电沟道，晶体管处于截止状态。 [0050] 而NMOS晶体管（Negative‑channel Metal‑Oxide‑Semiconductor Field‑Effect Transistor）也是一种金属氧化物半导体场效应晶体管（MOSFET），是电子工程中广泛使用的基础元件之一。在NMOS器件中，其导电沟道是由n型半导体材料构成的，也就是说，它的载流子主要是电子。当在栅极端施加正电压（相对于源极）时，栅极与硅衬底之间的绝缘层（通常是二氧化硅）上的电场会吸引并累积电子到栅极下方的半导体表面，从而形成一个从源极至漏极的导电沟道，允许电流通过。而当栅压低于某个阈值电压（VT，即开启电压）时，沟道中的电子数量不足以维持有效导通，晶体管处于截止状态。 [0051] 第一级反相器I1，输入端通过X节点分别连接晶体管M4和晶体管M5之间的连接支路、晶体管M8的栅极以及晶体管M9的栅极，输出端作为触发器的Q端； [0052] 第二级反相器I2，输入端连接第一级反相器I1的Q端，输出端作为触发器的QN端。 [0053] 图2中，CK为各种触发器的时钟输入信号，D为各种触发器的数据输入信号，Q_scell为标准单元的输出信号，也即是用于对比的正确的输出信号，Q_msplitout为本发明改进的分离输出的触发器的输出信号，Q_splitout为图4所示的分离输出的触发器的输出信号。 [0054] 在本实施例中，参考图1和图2，本发明所提出的触发器在B1节点接近且小于晶体管M4阈值电压绝对值的电位时，晶体管M4和晶体管M6导通，将X节点电位拉至电源电压VDD。由于晶体管M8的存在，该电位会使晶体管M8导通(注意此时的晶体管M8工作在线性区)，从而将C1节点电位下拉接近地VSS，进而将X节点的电位也下拉接近地VSS，最后使得Q的输出Q_msplitout为高电平，与标准单元的D触发器输出一致。同理，图1中晶体管M9的存在也会使得当触发器的数据端D为低电平，时钟输入端CK为低电平时，使得即便B2节点无法维持低电平VSS，输出Q不会受其影响而导致的功能不正确。 [0055] 其中，连接支路A1具有节点A1，连接支路A2具有节点A2，连接支路B1具有节点B1，连接支路B2具有节点B2，连接支路C1具有节点C1，连接支路C2具有节点C2。触发器的D端、CK端等均为现有技术，这里不再赘述其功能和原理。 [0056] 优选地，如图3所示，在光子计数中，单光子雪崩光电二极管（SPAD）阵列，即感光阵列，每个SPAD在接收到光信号后，产生电子空穴对后，在极高的外加偏压（由偏置电路产生），载流子加速碰撞持续产生新的电子，即发生雪崩效应。然后经过读出电路输出为可数字处理的数字信号，再经过信号处理计数，实现光子计数。基于SPAD的光子计数传感器，为实现更大规模的感光阵列，在固定传感器尺寸下需要使用更小尺寸的SPAD像素单元，其同时可以增强其抗阳光能力。这通常需要尽可能减小读出电路和信号处理模块的面积，而该模块中通常会采用大量的触发器。因此，采用更小面积的触发器（即本发明的触发器）可以很大程度减小读出电路和信号处理模块的面积，从而提高阵列的动态范围。 [0057] 本发明在PVT变化下依旧能保持功能正确。例如FF工艺下，晶体管的充放电速度会更快，导致图1中晶体管M2和晶体管M3的放电速度更快，那么本设计结构即图1相对于改进前设计即图4，更能克服这种情况，如此受温度，电源电压以及工艺变化的影响更小。 [0058] 而例如通常标准单元（并非图4）使用到的晶体管数目都在二十多个。而本发明所提出的晶体管数目仅16个，因此面积要比标准单元的触发器面积小很多。 [0059] 实施例二 [0060] 基于相同的构思，本发明还提出了宽带宽分离输出的真单相时钟触发器结构的控制方法，包括： [0061] 当触发器的D端为高电平且CK端为低电平时，晶体管M10和晶体管M11打开，以将连接支路A1的节点电位拉到地端电压Vss，打开晶体管M1，以将连接支路B1的节点拉至电源电压VDD； [0062] 当连接支路B1的节点接近且小于晶体管M4的阈值电压绝对值的电位时，将晶体管M4和晶体管M6导通，以将X节点电位拉至电源电压VDD，同时晶体管M8导通，将连接支路C1的节点电位下拉接近地端电压Vss； [0063] 当连接支路C1的节点电位下拉接近地端电压Vss时，X节点的电位也下拉接近地端电压Vss，以使得第一级反相器I1的Q端输出为高电平； [0064] 当触发器的D端为低电平且CK端为低电平时，晶体管M12和晶体管M10打开，以将连接支路A2的节点电位拉至电源电压VDD，打开晶体管M2，以将连接支路B2的节点拉到地端电压Vss； [0065] 当连接支路B2的节点接近且大于晶体管M5的阈值电压绝对值的电位时，将晶体管M5和晶体管M7导通，以将X节点电位拉到地端电压Vss，同时晶体管M9导通，将连接支路C2节点电位拉至电源电压VDD； [0066] 当连接支路C2的节点电位拉至电源电压VDD时，X节点的电位也拉至电源电压VDD，以使得第一级反相器I1的Q端输出为低电平。 [0067] 实施例三 [0069] 具体地，上述处理器402可以包括中央处理器（CPU），或者特定集成电路（ApplicationSpecificIntegratedCircuit，简称为ASIC），或者可以被配置成实施本发明实施例的一个或多个集成电路。 [0070] 其中，存储器404可以包括用于数据或指令的大容量存储器404。举例来说而非限制，存储器404可包括硬盘驱动器（HardDiskDrive，简称为HDD）、软盘驱动器、固态驱动器（SolidStateDrive，简称为SSD）、闪存、光盘、磁光盘、磁带或通用串行总线（UniversalSerialBus，简称为USB）驱动器或者两个或更多个以上这些的组合。在合适的情况下，存储器404可包括可移除或不可移除（或固定）的介质。在合适的情况下，存储器404可在数据处理装置的内部或外部。在特定实施例中，存储器404是非易失性（Non‑Volatile）存储器。在特定实施例中，存储器404包括只读存储器（Read‑OnlyMemory，简称为ROM）和随机存取存储器（RandomAccessMemory，简称为RAM）。在合适的情况下，该ROM可以是掩模编程的ROM、可编程ROM（ProgrammableRead‑OnlyMemory，简称为PROM）、可擦除PROM（ErasableProgrammableRead‑OnlyMemory，简称为EPROM）、电可擦除PROM（ElectricallyErasableProgrammableRead‑OnlyMemory，简称为EEPROM）、电可改写ROM（ElectricallyAlterableRead‑OnlyMemory，简称为EAROM）或闪存（FLASH）或者两个或更多个以上这些的组合。在合适的情况下，该RAM可以是静态随机存取存储器（StaticRandom‑AccessMemory，简称为SRAM）或动态随机存取存储器（DynamicRandomAccessMemory，简称为DRAM），其中，DRAM可以是快速页模式动态随机存取存储器404（FastPageModeDynamicRandomAccessMemory，简称为FPMDRAM）、扩展数据输出动态随机存取存储器（ExtendedDateOutDynamicRandomAccessMemory，简称为EDODRAM）、同步动态随机存取内存 （SynchronousDynamicRandom‑AccessMemory，简称SDRAM）等。 [0071] 存储器404可以用来存储或者缓存需要处理和/或通信使用的各种数据文件，以及处理器402所执行的可能的计算机程序指令。 [0072] 处理器402通过读取并执行存储器404中存储的计算机程序指令，以实现上述实施例中的任意一种宽带宽分离输出的真单相时钟触发器结构。 [0073] 可选地，上述电子装置还可以包括传输设备406以及输入输出设备408，其中，该传输设备406和上述处理器402连接，该输入输出设备408和上述处理器402连接。 [0074] 传输设备406可以用来经由一个网络接收或者发送数据。上述的网络具体实例可包括电子装置的通信供应商提供的有线或无线网络。在一个实例中，传输设备包括一个网络适配器（Network Interface Controller，简称为NIC），其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输设备406可以为射频（Radio Frequency，简称为RF）模块，其用于通过无线方式与互联网进行通讯。 [0075] 输入输出设备408用于输入或输出信息。 [0076] 实施例四 [0077] 本实施例还提供了一种可读存储介质，可读存储介质中存储有计算机程序，计算机程序包括用于控制过程以执行过程的程序代码，过程包括根据实施例一的宽带宽分离输出的真单相时钟触发器结构。 [0078] 需要说明的是，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。 [0079] 通常，各种实施例可以以硬件或专用电路、软件、逻辑或其任何组合来实现。本发明的一些方面可以以硬件来实现，而其他方面可以由控制器、微处理器或其他计算设备执行的固件或软件来实现，但是本发明不限于此。尽管本发明的各个方面可以被示出和描述为框图、流程图或使用一些其他图形表示，但是应当理解，作为非限制性示例，本文中描述的这些框、装置、系统、技术或方法可以以硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或其他计算设备或其某种组合来实现。 [0080] 本发明的实施例可以由计算机软件来实现，该计算机软件由移动设备的数据处理器诸如在处理器实体中可执行，或者由硬件来实现，或者由软件和硬件的组合来实现。包括软件例程、小程序和/或宏的计算机软件或程序(也称为程序产品)可以存储在任何装置可读数据存储介质中，并且它们包括用于执行特定任务的程序指令。计算机程序产品可以包括当程序运行时被配置为执行实施例的一个或多个计算机可执行组件。一个或多个计算机可执行组件可以是至少一个软件代码或其一部分。另外，在这一点上，应当注意，如图中的逻辑流程的任何框可以表示程序步骤，或者互连的逻辑电路、框和功能，或者程序步骤和逻辑电路、框和功能的组合。软件可以存储在诸如存储器芯片或在处理器内实现的存储块等物理介质、诸如硬盘或软盘等磁性介质，以及诸如例如DVD及其数据变体、CD等光学介质上。物理介质是非瞬态介质。 [0081] 本领域的技术人员应该明白，以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。 [0082] 以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以作出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。 |
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