1.一种输出驱动电路，其特征在于，所述输出驱动电路包括：
上拉驱动电路（10），所述上拉驱动电路（10）包括多个上拉驱动支路（11），各所述上拉驱动支路（11）并联耦接且均耦接于第一电源（VDDQ）和数据端口（DQ）之间，所述上拉驱动支路（11）用于调节所述上拉驱动电路（10）的阻抗；
下拉驱动电路（20），所述下拉驱动电路（20）包括多个下拉驱动支路（21），各所述下拉驱动支路（21）并联耦接且均耦接于第二电源（GND）和所述数据端口（DQ）之间，所述下拉驱动支路（21）用于调节所述下拉驱动电路（20）的阻抗；
其中，所述第一电源（VDDQ）的电压大于所述第二电源（GND）的电压；各所述上拉驱动支路（11）均包括类型相反且并联耦接的第一晶体管（T1）和第二晶体管（T2），和/或，各所述下拉驱动支路（21）均包括类型相反且并联耦接的第三晶体管（T3）和第四晶体管（T4）；
所述多个上拉驱动支路（11）包括：
第一上拉支路（111），所述第一上拉支路（111）包括所述第一晶体管（T1）和所述第二晶体管（T2），所述第一上拉支路（111）的所述第一晶体管（T1）的控制端接收上拉驱动信号，所述第一上拉支路（111）的所述第二晶体管（T2）的控制端接收所述上拉驱动信号的反相信号，所述第一上拉支路（111）用于当所述上拉驱动电路（10）选通时导通；
多个第二上拉支路（112），各所述第二上拉支路（112）均包括所述第一晶体管（T1）和所述第二晶体管（T2），在一个所述第二上拉支路（112）中，所述第一晶体管（T1）的控制端接收一位第一上拉校准信号，所述第二晶体管（T2）的控制端接收对应的所述第一上拉校准信号的反相信号，不同的所述第二上拉支路（112）接收不同位的所述第一上拉校准信号；
和/或，
所述多个下拉驱动支路（21）包括：
第一下拉支路（211），所述第一下拉支路（211）包括所述第三晶体管（T3）和所述第四晶体管（T4），所述第一下拉支路（211）的所述第三晶体管（T3）的控制端接收下拉驱动信号，所述第一下拉支路（211）的所述第四晶体管（T4）的控制端接收所述下拉驱动信号的反相信号，所述第一下拉支路（211）用于当所述下拉驱动电路（20）选通时导通；
多个第二下拉支路（212），各所述第二下拉支路（212）均包括所述第三晶体管（T3）和所述第四晶体管（T4），在一个所述第二下拉支路（212）中，所述第三晶体管（T3）的控制端接收一位第一下拉校准信号，所述第四晶体管（T4）的控制端接收对应的所述第一下拉校准信号的反相信号，不同的所述第二下拉支路（212）接收不同位的所述第一下拉校准信号。
2.根据权利要求1所述的输出驱动电路，其特征在于，至少一个所述上拉驱动支路（11）还包括：
第五晶体管（T5），所述第五晶体管（T5）与其所在的所述上拉驱动支路（11）中并联后的所述第一晶体管（T1）和所述第二晶体管（T2）串联耦接；
和/或，
至少一个所述下拉驱动支路（21）还包括：
第六晶体管（T6），所述第六晶体管（T6）与其所在的所述下拉驱动支路（21）中并联后的所述第三晶体管（T3）和所述第四晶体管（T4）串联耦接。
3.根据权利要求2所述的输出驱动电路，其特征在于，在同一所述上拉驱动支路（11）中，所述第五晶体管（T5）的第一端与所述第一电源（VDDQ）耦接，所述第五晶体管（T5）的第二端与所述第一晶体管（T1）的第一端以及所述第二晶体管（T2）的第一端均耦接；所述第一晶体管（T1）的第二端以及所述第二晶体管（T2）的第二端均与所述数据端口（DQ）耦接；
和/或，
在同一所述下拉驱动支路（21）中，所述第六晶体管（T6）的第一端与所述数据端口（DQ）耦接，所述第六晶体管（T6）的第二端与所述第三晶体管（T3）的第一端以及所述第四晶体管（T4）的第一端均耦接；所述第三晶体管（T3）的第二端以及所述第四晶体管（T4）的第二端均与所述第二电源（GND）耦接。
4.根据权利要求2所述的输出驱动电路，其特征在于，所述多个上拉驱动支路（11）还包括：
多个第三上拉支路（113），各所述第三上拉支路（113）均包括所述第一晶体管（T1）、所述第二晶体管（T2）和所述第五晶体管（T5），各所述第三上拉支路（113）的所述第一晶体管（T1）的控制端均接收所述上拉驱动信号，各所述第三上拉支路（113）的所述第二晶体管（T2）的控制端均接收所述上拉驱动信号的反相信号，不同的所述第三上拉支路（113）的所述第五晶体管（T5）的控制端接收不同位的第二上拉校准信号；
和/或，
所述多个下拉驱动支路（21）还包括：
多个第三下拉支路（213），各所述第三下拉支路（213）均包括所述第三晶体管（T3）、所述第四晶体管（T4）和所述第六晶体管（T6），各所述第三下拉支路（213）的所述第三晶体管（T3）的控制端均接收所述下拉驱动信号，各所述第三下拉支路（213）的所述第四晶体管（T4）的控制端均接收所述下拉驱动信号的反相信号，不同的所述第三下拉支路（213）的所述第六晶体管（T6）的控制端接收不同位的第二下拉校准信号。
5.根据权利要求4所述的输出驱动电路，其特征在于，接收所述第一上拉校准信号的所述第一晶体管（T1）与接收所述第二上拉校准信号的所述第五晶体管（T5）为上拉校准晶体管，各所述上拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述上拉校准晶体管中，沟道宽度大的所述上拉校准晶体管的沟道宽度为沟道宽度小的所述上拉校准晶体管的沟道宽度的第一预设倍数；
和/或，
接收所述第一下拉校准信号的所述第三晶体管（T3）与接收所述第二下拉校准信号的所述第六晶体管（T6）为下拉校准晶体管，各所述下拉校准晶体管的沟道宽度均不相同；在沟道宽度相邻的两个所述下拉校准晶体管中，沟道宽度大的所述下拉校准晶体管的沟道宽度为沟道宽度小的所述下拉校准晶体管的沟道宽度的第二预设倍数。
6.根据权利要求1所述的输出驱动电路，其特征在于，至少一个所述上拉驱动支路（11）中的所述第一晶体管（T1）和/或所述第二晶体管（T2）的数量为多个；和/或，至少一个所述下拉驱动支路（21）中的所述第三晶体管（T3）和/或所述第四晶体管（T4）的数量为多个。
7.根据权利要求1至6任一项所述的输出驱动电路，其特征在于，所述输出驱动电路还包括：
第一预驱动电路（30），所述第一预驱动电路（30）与所述第一晶体管（T1）的控制端以及所述第二晶体管（T2）的控制端均耦接，所述第一预驱动电路（30）用于控制所述第一晶体管（T1）和所述第二晶体管（T2）的导通和断开；
和/或，
第二预驱动电路（40），所述第二预驱动电路（40）与所述第三晶体管（T3）的控制端以及所述第四晶体管（T4）的控制端均耦接，所述第二预驱动电路（40）用于控制所述第三晶体管（T3）和所述第四晶体管（T4）的导通和断开。
8.根据权利要求7所述的输出驱动电路，其特征在于，所述第一预驱动电路（30）包括：
第一逻辑门电路（31），所述第一逻辑门电路（31）的第一输入端接收上拉片选信号，所述第一逻辑门电路（31）的第二输入端接收第一数据信号，所述第一逻辑门电路（31）用于将所述上拉片选信号与所述第一数据信号进行逻辑运算后输出上拉数据信号；
第二逻辑门电路（32），所述第二逻辑门电路（32）的第一输入端与所述第一逻辑门电路（31）的输出端耦接，所述第二逻辑门电路（32）的多个第二输入端分别接收上拉编码信号和上拉使能信号，所述第二逻辑门电路（32）的每个输出端分别与一个所述上拉驱动支路（11）的所述第一晶体管（T1）的控制端或所述第二晶体管（T2）的控制端耦接，所述第二逻辑门电路（32）用于将所述上拉编码信号和所述上拉使能信号分别与所述上拉数据信号进行逻辑运算后控制所述第一晶体管（T1）和所述第二晶体管（T2）的导通和断开；
和/或，
所述第二预驱动电路（40）包括：
第三逻辑门电路（41），所述第三逻辑门电路（41）的第一输入端接收下拉片选信号，所述第三逻辑门电路（41）的第二输入端接收第二数据信号，所述第三逻辑门电路（41）用于将所述下拉片选信号与所述第二数据信号进行逻辑运算后输出下拉数据信号；
第四逻辑门电路（42），所述第四逻辑门电路（42）的第一输入端与所述第三逻辑门电路（41）的输出端耦接，所述第四逻辑门电路（42）的多个第二输入端分别接收下拉编码信号和下拉使能信号，所述第四逻辑门电路（42）的每个输出端分别与一个所述下拉驱动支路（21）的所述第三晶体管（T3）的控制端或所述第四晶体管（T4）的控制端耦接，所述第四逻辑门电路（42）用于将所述下拉编码信号和所述下拉使能信号分别与所述下拉数据信号进行逻辑运算后控制所述第三晶体管（T3）和所述第四晶体管（T4）的导通和断开。
9.根据权利要求8所述的输出驱动电路，其特征在于，所述第一逻辑门电路（31）包括：
第一与非门（311），所述第一与非门（311）的第一输入端接收所述上拉片选信号，所述第一与非门（311）的第二输入端接收所述第一数据信号；
第一反相器（312），所述第一反相器（312）的输入端与所述第一与非门（311）的输出端耦接，所述第一反相器（312）的输出端与所述第二逻辑门电路（32）的第一输入端耦接；
和/或，
所述第三逻辑门电路（41）包括：
第二与非门（411），所述第二与非门（411）的第一输入端接收所述下拉片选信号，所述第二与非门（411）的第二输入端接收所述第二数据信号；
第二反相器（412），所述第二反相器（412）的输入端与所述第二与非门（411）的输出端耦接，所述第二反相器（412）的输出端与所述第四逻辑门电路（42）的第一输入端耦接。
10.根据权利要求8所述的输出驱动电路，其特征在于，所述第二逻辑门电路（32）包括：
多个第三与非门（321），各所述第三与非门（321）的第一输入端均与所述第一逻辑门电路（31）的输出端耦接，每个所述第三与非门（321）的第二输入端分别接收一位所述上拉编码信号或所述上拉使能信号，不同的所述第三与非门（321）的第二输入端接收的信号不同；
多个第一三态非门（322），每个所述第一三态非门（322）的输入端与一个所述第三与非门（321）的输出端耦接，每个所述第一三态非门（322）的输出端与一个所述第一晶体管（T1）的控制端耦接，各所述第一三态非门（322）的控制端均接收输出使能信号；
多个第三反相器（323），每个所述第三反相器（323）的输入端与一个所述第一三态非门（322）的输出端耦接，每个所述第三反相器（323）的输出端与一个所述第二晶体管（T2）的控制端耦接；
和/或，
所述第四逻辑门电路（42）包括：
多个第四与非门（421），各所述第四与非门（421）的第一输入端均与所述第三逻辑门电路（41）的输出端耦接，每个所述第四与非门（421）的第二输入端分别接收一位所述下拉编码信号或所述下拉使能信号，不同的所述第四与非门（421）的第二输入端接收的信号不同；
多个第二三态非门（422），每个所述第二三态非门（422）的输入端与一个所述第四与非门（421）的输出端耦接，每个所述第二三态非门（422）的输出端与一个所述第三晶体管（T3）的控制端耦接，各所述第二三态非门（422）的控制端均接收输出使能信号；
多个第四反相器（423），每个所述第四反相器（423）的输入端与一个所述第二三态非门（422）的输出端耦接，每个所述第四反相器（423）的输出端与一个所述第四晶体管（T4）的控制端耦接。
11.一种存储器，其特征在于，所述存储器包括多个如权利要求1至10任一项所述的输出驱动电路。