1.一种异步时钟架构自动时序校准方法，其特征在于，包括：
获取采样时间，并对所述采样时间进行校正，生成第一信号；
在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，直到所述比较器输出电压为高电平，生成第二信号；
在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，并在转换时间校正完成后输出第三信号；
当所述采样时间、比较器失调和转换时间均完成校正时，保存第一信号、第二信号和第三信号，完成异步时钟架构自动时序校准。
2.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：
所述采样时间校正完成后，判断比较器输出电压是否为高电平；
当所述比较器输出电压为高电平时，生成第二信号；
当所述比较器输出电压为低电平时，对所述比较器进行失调校正。
3.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述直到所述比较器输出电压为高电平，生成第二信号，具体为：
对所述比较器进行失调校正后，判断所述比较器输出电压是否为高电平；
当所述比较器输出电压为低电平时，持续对比较器进行失调校正；
当所述比较器输出电压为高电平时，比较器失调校正完成并生成第二信号。
4.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，具体为：
所述比较器失调校正完成后，生成反馈电平，并从最大的控制字开始依次向最小控制字读取；其中，所述反馈电平初始状态为低电平；
当所述反馈电平由低电平跳变为高电平时，输出当前读取的控制字分别作为高位延时控制字和低位延时控制字；
所述高位延时控制字和低位延时控制字用于驱动转换时间校正。
5.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述获取采样时间，并对所述采样时间进行校正，生成第一信号，还包括：
生成校正采样时间信号，所述校正采样时间信号用于电路采样。
6.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述并在转换时间校正完成后输出第三信号，还包括：
生成校正转换时间信号，所述校正转换时间信号用于电路转换时间。
7.一种异步时钟架构自动时序校准装置，其特征在于，执行如权利要求1至6任意一项所述的异步时钟架构自动时序校准方法；
所述异步时钟架构自动时序校准装置包括：采样时间校正模块、比较器失调校正模块、转换时间校正模块和寄存模块；
所述采样时间校正模块的第一端口与所述比较器失调校正模块的第一端口连接，所述采样时间校正模块的第一端口还与所述寄存模块的第一端口连接；
所述比较器失调校正模块的第二端口与所述转换时间校正模块的第一端口连接，所述比较器失调校正模块的第二端口还与所述寄存模块的第二端口连接；
所述转换时间校正模块的第二端口与所述寄存模块的第三端口连接。
8.根据权利要求7所述的一种异步时钟架构自动时序校准装置，其特征在于，还包括采样时间产生电路；
所述采样时间产生电路的第一端口与所述采样时间校正模块的第二端口连接。
9.根据权利要求7所述的一种异步时钟架构自动时序校准装置，其特征在于，还包括比较器、逻辑电路、SAR逻辑电路和异步时序电路；
所述比较器的第一输入端与所述比较器失调校正模块的第三端口连接，所述比较器的输出端口与所述逻辑电路的第一端口连接；
所述逻辑电路的第二端口与所述SAR逻辑电路连接，所述逻辑电路的第二端口与所述异步时序电路连接。
10.根据权利要求9所述的一种异步时钟架构自动时序校准装置，其特征在于，所述SAR逻辑电路与所述转换时间校正模块的第三端口连接；
所述异步时序电路与所述转换时间校正模块的第四端口连接。