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一种具有防错锁功能的低相噪混频锁相电路
申请号	CN202311695619.4	申请日	2023-12-12	公开(公告)号	CN117411478B	公开(公告)日	2024-04-23
申请人	成都世源频控技术股份有限公司;			发明人	杨松;
摘要	本发明公开了一种具有防错锁功能的低相噪混频锁相电路，包括用于提供同时基信号的同时基参考单元，根据同时基参考单元提供的同时基信号产生低相噪射频信号的低相噪混频锁相单元，以及接收同时基参考单元提供的同时基信号并与低相噪混频锁相单元连接的防错锁单元，该防错锁单元基于同时基信号检测低相噪混频锁相单元的输出信号是否错锁，并在错锁时对低相噪混频锁相单元进行修正。本发明通过电路设计能够在较小体积和较低成本的条件下实现低相噪射频信号的产生，而且可以解决低相噪混频锁相单元可能发生的频率错误锁定的问题，并且能够适应多种微波信号处理电路，为各种变频电路提供高质量的本振信号和自检信号，具有广泛的市场应用前景。
权利要求	1.一种具有防错锁功能的低相噪混频锁相电路，其特征在于，包括用于提供同时基信号的同时基参考单元，根据同时基参考单元提供的同时基信号产生低相噪射频信号的低相噪混频锁相单元，以及接收同时基参考单元提供的同时基信号并与低相噪混频锁相单元连接的防错锁单元，该防错锁单元基于同时基信号检测低相噪混频锁相单元的输出信号是否错锁，并在错锁时对低相噪混频锁相单元进行修正；所述同时基参考单元包括用于提供设定频率参考时钟信号的晶体振荡器，以及与晶体振荡器输出端连接实现三路同时基信号输出的一分三功分器，其中两路同时基信号提供至低相噪混频锁相单元，一路同时基信号提供至防错锁单元；所述低相噪混频锁相单元包括DDS时钟产生单元、DDS单元、低相噪锁相环电路、压控振荡电路、锁相混频电路和混频本振产生电路，其中DDS时钟产生单元接收一路同时基信号作为参考并产生DDS单元所需的高频参考时钟信号，DDS单元根据该高频参考时钟信号产生一可调低频参考时钟信号作为低相噪锁相环电路的参考输入，低相噪锁相环电路通过压控振荡电路产生的回环信号反馈至锁相混频电路，混频本振产生电路接收另一路同时基信号并产生一低相噪本振信号输入至锁相混频电路，锁相混频电路将该回环信号和低相噪本振信号混频后得到的信号返回低相噪锁相环电路，最终由锁相环输出端输出低相噪射频信号；所述防错锁单元包括防错锁本振产生电路、防错锁混频电路和主控制器，其中防错锁本振产生电路接收一路同时基信号作为参考并根据设定产生一与最终输出的低相噪射频信号频率相同的防错锁本振信号，防错锁混频电路检测低相噪混频锁相单元输出的射频信号并与该防错锁本振信号混频后将混频结果输出至主控制器，由主控制器根据该混频结果判断是否错锁，若错锁，则由主控制器向低相噪混频锁相单元发送指令，重新配置低相噪锁相环电路进行修正。 2.根据权利要求1所述的具有防错锁功能的低相噪混频锁相电路，其特征在于，所述一分三功分器采用LC功分器模型。 3.根据权利要求2所述的具有防错锁功能的低相噪混频锁相电路，其特征在于，所述混频本振产生电路包括依次连接的谐波发生器和开关滤波器组，其中谐波发生器以接收的同时基信号作为参考，通过倍频的方式获取多次谐波信号，开关滤波器组根据设定对多次谐波信号选频获得低相噪本振信号。 4.根据权利要求3所述的具有防错锁功能的低相噪混频锁相电路，其特征在于，所述防错锁本振产生电路配置为单环形式的锁相环电路。 5.根据权利要求3所述的具有防错锁功能的低相噪混频锁相电路，其特征在于，所述由主控制器根据该混频结果判断是否错锁的过程包括：当混频结果为正弦波信号时，主控制器检测到防错锁混频电路有信号输入，判定低相噪混频锁相单元的低相噪锁相环电路出现错锁；当混频结果为零频信号时，等效为无输出，主控制器检测到防错锁混频电路无信号输入，判定低相噪混频锁相单元的低相噪锁相环电路的锁定正确。 6.根据权利要求3所述的具有防错锁功能的低相噪混频锁相电路，其特征在于，所述主控制器在工作时依次向DDS时钟产生单元、防错锁本振产生电路、混频本振产生电路、DDS单元和低相噪锁相环电路发送控制指令。
说明书全文	一种具有防错锁功能的低相噪混频锁相电路技术领域 [0001] 本发明涉及微波信号技术领域，具体地讲，是涉及一种应用于雷达、通信、电子对抗、监测、探测等领域的具有防错锁功能的低相噪混频锁相电路。背景技术 [0002] 随着电子技术的进一步发展，微波系统在应用场景下的相位噪声要求越来越高，相位噪声指标越高，射频信号的信噪比就越高，微波系统工作的有效距离就越远，在其他条件相当的情况下，可以更早的对外部环境做出准确识别，提升信号捕捉的成功率；同时也提出了小型化、低成本的要求，频率源体积小、成本低，就意味着可以使用的微波系统移动越便捷、越快速，就可以用相同的成本制造更多用于微波信号监测的设备。 [0003] 目前微波行业中对频率源的实现方式主要有“单环”形式的锁相环、“PLL+PLL”环推环锁相环、“DDS+PLL”DDS推环锁相环、直接合成式频率源，针对前面三种方式，可以达到小体积、低成本的要求，但其相位噪声指标较差，无法满足现在微波系统的使用；而直接合成式锁相环则可以最大程度优化相位噪声指标，但其体积大、成本高的缺点比较明显，在微波系统的使用中也有不可避免的缺点。针对以上情况，低相噪混频锁相频率源的出现，起到一个折中的效果，其体积和成本相对前面所说的三种频率源合成方式，有一定程度的提高，但其相位噪声指标也有相当程度的提升。但低相噪混频锁相频率源因其特性，注定在闭环锁定时可能导致频率错锁，出现输出频率与设置频率偏差的情况。发明内容 [0004] 本发明提供一种具有防错锁功能的低相噪混频锁相电路，主要解决现有常规频率源方案的体积、成本、相噪指标无法全面兼顾的问题，同时也解决现有低相噪混频锁相频率源易出现错锁的问题。 [0005] 为了实现上述目的，本发明采用的技术方案如下： [0006] 一种具有防错锁功能的低相噪混频锁相电路，包括用于提供同时基信号的同时基参考单元，根据同时基参考单元提供的同时基信号产生低相噪射频信号的低相噪混频锁相单元，以及接收同时基参考单元提供的同时基信号并与低相噪混频锁相单元连接的防错锁单元，该防错锁单元基于同时基信号检测低相噪混频锁相单元的输出信号是否错锁，并在错锁时对低相噪混频锁相单元进行修正。 [0007] 具体地，所述同时基参考单元包括用于提供设定频率参考时钟信号的晶体振荡器，以及与晶体振荡器输出端连接实现三路同时基信号输出的一分三功分器，其中两路同时基信号提供至低相噪混频锁相单元，一路同时基信号提供至防错锁单元。 [0008] 优选地，所述一分三功分器采用LC功分器模型。 [0009] 具体地，所述低相噪混频锁相单元包括DDS时钟产生单元、DDS单元、低相噪锁相环电路、压控振荡电路、锁相混频电路和混频本振产生电路，其中DDS时钟产生单元接收一路同时基信号作为参考并产生DDS单元所需的高频参考时钟信号，DDS单元根据该高频参考时钟信号产生一可调低频参考时钟信号作为低相噪锁相环电路的参考输入，低相噪锁相环电路通过压控振荡电路产生的回环信号反馈至锁相混频电路，混频本振产生电路接收另一路同时基信号并产生一低相噪本振信号输入至锁相混频电路，锁相混频电路将该回环信号和低相噪本振信号混频后得到的信号返回低相噪锁相环电路，最终由锁相环输出端输出低相噪射频信号。 [0010] 具体地，所述混频本振产生电路包括依次连接的谐波发生器和开关滤波器组，其中谐波发生器以接收的同时基信号作为参考，通过倍频的方式获取多次谐波信号，开关滤波器组根据设定对多次谐波信号选频获得低相噪本振信号。 [0011] 具体地，所述防错锁单元包括防错锁本振产生电路、防错锁混频电路和主控制器，其中防错锁本振产生电路接收一路同时基信号作为参考并根据设定产生一与最终输出的低相噪射频信号频率相同的防错锁本振信号，防错锁混频电路检测低相噪混频锁相单元输出的射频信号并与该防错锁本振信号混频后将混频结果输出至主控制器，由主控制器根据该混频结果判断是否错锁，若错锁，则由主控制器向低相噪混频锁相单元发送指令，重新配置低相噪锁相环电路进行修正。 [0012] 优选地，所述防错锁本振产生电路配置为单环形式的锁相环电路。 [0013] 具体地，所述由主控制器根据该混频结果判断是否错锁的过程包括： [0014] 当混频结果为正弦波信号时，主控制器检测到防错锁混频电路有信号输入，判定低相噪混频锁相单元的低相噪锁相环电路出现错锁；当混频结果为零频信号时，等效为无输出，主控制器检测到防错锁混频电路无信号输入，判定低相噪混频锁相单元的低相噪锁相环电路的锁定正确。 [0015] 具体地，所述主控制器在工作时依次向DDS时钟产生单元、防错锁本振产生电路、混频本振产生电路、DDS单元和低相噪锁相环电路发送控制指令。 [0016] 与现有技术相比，本发明具有以下有益效果： [0017] 本发明通过结合“单环”形式的锁相环、“DDS+PLL”DDS推环锁相环、直接合成式频率源三种电路的优势，以“DDS+PLL”DDS推环锁相环模型为基础，通过与混频本振产生电路中用到的直接合成式频率源混频，在相噪未有明显恶化的情况下将频率搬移至低相噪锁相环电路可以正常工作的低频率，成功降低了低相噪锁相环电路在回环电路中的相噪恶化，从而在较小体积和较低成本的条件下，实现了低相噪射频信号的产生；而针对低相噪混频锁相单元中可能出现的错锁问题，通过巧妙设置的防错锁单元在防错锁本振产生电路和防错锁混频电路的检测配合下对低相噪混频锁相单元进行修正来给予解决。 [0018] 本发明在电路运用中，可以针对不同的输出频率，提前测试清楚电路中各频率源的锁定时间，提前对各频率源的数据下发策划时序，针对易出现错锁的频点，可以提前对其寄存器做预先配置，避免错锁的出现。当错锁现象出现时，也可根据错锁的现象优化重新锁定的配置策略，缩短错锁后重新锁定的时间。 [0019] 本发明的电路设计以现有成熟电路为基础，在其基础上做相应的组合和优化，并针对其可能出现的隐患，给出解决方案，电路实现可靠性高，指标优良，使用灵活，具有广泛的市场应用前景，适合推广应用。附图说明 [0020] 图1为本发明‑实施例的整体结构框图。 [0021] 图2为本发明‑实施例的电路原理图。 [0022] 图3为本发明‑实施例中电路实现的流程示意图。具体实施方式 [0023] 下面结合附图和实施例对本发明作进一步说明，本发明的实施方式包括但不限于下列实施例。实施例 [0024] 本实施例提供的一种具有防错锁功能的低相噪混频锁相电路，主要应用于多种微波信号处理电路，为各种变频电路提供高质量的本振信号和自检信号，其小型化、低成本、低相噪的特点，意味着微波系统可以移动更便捷、更快速，可以用相同的代价制造更多用于信号监测的设备。 [0025] 如图1所示，该具有防错锁功能的低相噪混频锁相电路，具体包括同时基参考单元、低相噪混频锁相单元、防错锁单元三个部分。其中同时基参考单元用于为多个频率源电路提供同时基信号，将所有后端频率源的参考时钟统一，防止出现频率偏差或不准确；低相噪混频锁相单元基于同时基信号的参考来实现低相噪射频信号的产生；防错锁单元基于同时基信号的参考来产生防错锁本振信号并与检测到的低相噪混频锁相单元的输出信号混频后判断是否出现错锁情况，在出现错锁情况时对低相噪混频锁相单元进行修正，使低相噪混频锁相单元的最终输出信号锁定正确。 [0026] 具体结构上，所述同时基参考单元包括晶体振荡器和一分三功分器，其中晶体振荡器用于提供设定频率参考时钟信号，例如100MHz参考时钟信号，并可跟实际应用环境，具体选择适宜的温补晶振、恒温晶振或抗震晶振；一分三功分器的输入端连接晶体振荡器，输出端将100MHz参考时钟信号分为三路输出，实现为多个频率源电路提供参考时钟统一的同时基信号，其中两路同时基信号提供至低相噪混频锁相单元，一路同时基信号提供至防错锁单元，一分三功分器可选用集成的IC功分器或使用LC功分器模型，优选使用LC功分器模型可降低整体器件高度，降低成本。为了方便同时基信号的向后传输，在一分三功分器的三路输出端上还可以配置独立工作的放大器，该独立工作的放大器可有三种实现方式，可采用集成IC放大器、三极管放大电路、逻辑门放大电路中任一种实现。 [0027] 所述低相噪混频锁相单元包括DDS时钟产生单元、DDS单元、低相噪锁相环电路、压控振荡电路、锁相混频电路和混频本振产生电路。其中由同时基参考单元输出的第一路同时基信号如100MHz参考时钟信号输入DDS时钟产生单元作为参考信号，DDS时钟产生单元产生一个为DDS单元所需的高频参考时钟信号，常选择2400MHz，也可根据需要选择其他频率；DDS单元以前级2400MHz参考信号为基准，通过内部分频计数等方式，产生一个可调低频参考时钟信号作为低相噪锁相环电路的参考输入，如50MHz 150MHz范围的连续可调节的参考~ 信号；低相噪锁相环电路通过压控振荡电路产生的回环信号反馈至锁相混频电路；混频本振产生电路以同时基参考单元输出的第二路同时基信号作为参考信号，通过倍频及滤波选频的方式产生一个根据需求设定的低相噪本振信号提供给锁相混频电路，低相噪本振信号的相位噪声通过选频可以达到最优，以避免对低相噪锁相环电路中信号的相噪产生恶化；锁相混频电路将回环信号和低相噪本振信号混频后得到的信号返回低相噪锁相环电路，最终由锁相环输出端输出低相噪射频信号。 [0028] 具体地，如图2所示，DDS时钟产生单元可以采用单环形式的锁相环PLS1，在输入前级100MHz参考时钟信号和控制指令后，通过相应的放大器和滤波器实现所需的高频参考时钟信号输出。DDS单元以前级2400MHz参考信号为基准，通过内部分频计数等方式，产生50MHz 150MHz范围的连续可调节的参考信号，通过相应的滤波器输入低相噪锁相环电路，~ 作为其参考输入。低相噪锁相环电路采用PLL锁相环结构，根据参考输入和控制指令并通过相应的滤波器和压控振荡电路VCO输出射频信号，该射频信号通过配置的回环功分电路形成回环信号反馈至锁相混频电路，该回环功分电路可采用一分二功分器，其一路输出至锁相环输出端RFOUT，另一路输出至锁相混频电路。混频本振产生电路以谐波发生器配合开关滤波器组的方式实现，谐波发生器以同时基参考单元输出的第二路同时基信号作为参考信号，通过倍频的方式，获取多次谐波信号，开关滤波器组根据设定对多次谐波信号选频，使信号的相位噪声达到最优，获得所需的低相噪本振信号，并通过相应的放大器输出至锁相混频电路。锁相混频电路采用混频器结构，其RF端接收来自一分二功分器的回环信号，其LO端接收来自混频本振产生电路的低相噪本振信号，其IF端输出混频后的信号至低相噪锁相环电路的PLL锁相环，由此构成PLL锁相环的回环。 [0029] 通过上述低相噪混频锁相单元的结构设计，可以在相噪未有明显恶化的情况下将频率搬移至低相噪锁相环电路可以正常工作的低频率，成功降低了低相噪锁相环电路在回环电路中的相噪恶化，从而在较小体积和较低成本的条件下，实现了低相噪射频信号的产生。同时，该低相噪混频锁相单元比较明显的弊端为压控振荡电路输出的射频信号频率范围较宽，易出现两个或多个不同频率，与混频本振产生电路所形成的本振信号混频，均可得到同一频率的信号，即容易出现错锁情况。 [0030] 由此设计防错锁单元来解决错锁情况。所述防错锁单元包括防错锁本振产生电路、防错锁混频电路和主控制器，其中防错锁本振产生电路可采用单环形式的锁相环PLS2配合相应的放大器和滤波器实现，该环形式的锁相环PLS2以同时基参考单元输出的第三路同时基信号作为参考信号，在收到来自主控制器的控制指令后产生一个防错锁本振信号，通过设置频率使该防错锁本振信号的频率与低相噪混频锁相单元最终输出的低相噪射频信号的频率相同，结合该第三路同时基信号，则可达到同时基同频率的效果，该防错锁本振信号通过环形式的锁相环PLS2后端依次连接的放大器和滤波器提供给防错锁混频电路。防错锁混频电路检测低相噪混频锁相单元输出的射频信号，在低相噪混频锁相单元后端配置的回环功分电路的后端再配置第二个一分二功分器实现对低相噪混频锁相单元输出的射频信号的检测，该第二个一分二功分器的输入端通过一个放大器接收回环功分电路输出至锁相环输出端RFOUT的信号，其一路输出至锁相环输出端RFOUT，另一路输出至防错锁混频电路，该防错锁混频电路采用采用混频器结构，其RF端接收来自第二个一分二功分器的检测信号，其LO端接收来自防错锁本振产生电路的防错锁本振信号，其IF端输出混频后的混频结果信号至主控制器。 [0031] 防错锁混频电路输出的混频结果有两种结果：第一种为出现错锁情况下，因混频器输出的本振信号和射频信号频率不相同，存在较小的频率偏差，可混频出一个较低频率的中频信号，此中频信号可被主控制器检测到，即判断错锁；第二种为正确锁定情况，因混频器输入的本振信号和射频信号频率完全相同，故输出零频信号，等效为无输出，此时无信号传递至主控制器。 [0032] 所述主控制器在防错锁单元中具有两个作用，第一个作用为检测防错锁混频电路输出的混频结果，判断是否出现错锁情况，第二个作用为对防错锁单元中的防错锁本振产生电路发送控制指令，同时对低相噪混频锁相单元中的DDS时钟产生单元、DDS单元、低相噪锁相环电路、混频本振产生电路等四个单元发送控制指令。主控制器检测防错锁混频电路输出的混频结果的检测方式为正弦波上升下降沿检测，由主控制器根据该混频结果判断是否错锁的过程包括：当混频结果为正弦波信号时，主控制器检测到防错锁混频电路有信号输入，判定低相噪混频锁相单元的低相噪锁相环电路出现错锁；当混频结果为零频信号时，等效为无输出，主控制器检测到防错锁混频电路无信号输入，判定低相噪混频锁相单元的低相噪锁相环电路的锁定正确。当主控制器检测到出现错锁情况时，由主控制器向低相噪混频锁相单元发送指令，重新配置低相噪锁相环电路进行修正。 [0033] 如图3所示，该具有防错锁功能的低相噪混频锁相电路的实现过程为：在产品上电后，晶体振荡器提供的参考信号逐步稳定，为防止逻辑错乱和上电时序异常，主控制器需复位一次，重新加载烧录的程序，然后根据使用需要，设定最终输出频率，接下来依次下发PLS1、PLS2、开关滤波器组、DDS单元、PLL锁相环的控制指令，待输出信号锁定后，通过主控制器检测是否存在错锁情况，若出现错锁情况，则再次下发PLL锁相环的控制指令，重新配置PLL锁相环的寄存器配置进行修正，直至锁定正确。 [0034] 通过上述设置，本发明可以在较小体积和较低成本的条件下实现低相噪射频信号的产生，解决了现有频率源体积、成本、相噪指标无法全面兼顾的问题，同时针对低相噪混频锁相单元中可能出现的错锁问题，通过在防错锁本振产生电路和防错锁混频电路的检测配合下对低相噪混频锁相单元进行修正来给予解决。 [0035] 上述实施例仅为本发明的优选实施例，并非对本发明保护范围的限制，但凡采用本发明的设计原理，以及在此基础上进行非创造性劳动而做出的变化，均应属于本发明的保护范围之内。

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