1.一种时钟信号占空比调节电路，其特征在于，包括基本模块、可选延迟模块和调节模块；
所述基本模块，用于接入初始时钟信号和所述调节模块输出的第一调节信号以进行与运算，生成第一时钟信号，并将所述第一时钟信号和所述调节模块输出的第四调节信号进行或非运算，生成第二时钟信号并输入所述调节模块和可选延迟模块，以及对所述第二时钟信号进行反向运算，生成输出时钟信号；
所述调节模块，用于接入所述初始时钟信号和使能信号以进行与非运算和延时运算，生成第一调节信号并输入所述基本模块；以及接入所述使能信号以进行反向运算，生成第二调节信号，并对所述第二调节信号、所述基本模块输出的第二时钟信号和所述可选延迟模块输出的第三调节信号进行或非运算，生成第四调节信号并输入所述基本模块；
所述可选延迟模块，用于接入第二时钟信号以进行延时运算，以及根据控制信号进行信号通道选择，生成第三调节信号并输入所述调节模块；
所述初始时钟信号经所述基本模块输出第二时钟信号的第一时间小于所述初始时钟信号经所述调节模块输出第一调节信号的第二时间；
所述可选延迟模块包括第二延时电路和选通电路；
所述第二延时电路的输入端连接所述基本模块，所述第二延时电路的输出端连接所述选通电路的不同信号通道，所述选通电路的公共输出端连接所述调节模块，所述选通电路的信号控制端用于接入控制信号；
所述选通电路，用于根据控制信号进行信号通道选择；
所述第二延时电路，用于对所述第二时钟信号进行延时运算，并通过选通电路选择的信号通道，生成所述第三调节信号。
2.如权利要求1所述的时钟信号占空比调节电路，其特征在于，所述调节模块包括两输入与非门、第一延时电路、第二反相器和三输入或非门；
所述两输入与非门的两个输入端分别用于接入所述初始时钟信号和使能信号，所述两输入与非门的输出端连接所述第一延时电路的输入端，所述第一延时电路的输出端连接所述基本模块；
所述两输入与非门和第一延时电路，依次用于对所述初始时钟信号和使能信号进行与非运算和延时运算，生成所述第一调节信号；
所述第二反相器的输入端用于接入所述使能信号，所述第二反相器的输出端连接所述三输入或非门的第一输入端，所述三输入或非门的第二输入端连接所述可选延迟模块中选通电路的公共输出端；
所述第二反相器，用于对所述使能信号进行反向运算，生成所述第二调节信号；
所述三输入或非门，用于对所述第二调节信号、所述第二时钟信号和所述第三调节信号进行或非运算，生成所述第四调节信号。
3.如权利要求2所述的时钟信号占空比调节电路，其特征在于，所述基本模块包括依次串联连接的两输入与门、两输入或非门和第一反相器；
所述两输入与门的一个输入端用于接入所述初始时钟信号，所述两输入与门的另一个输入端用于连接所述调节模块的第一延时电路的输出端；
所述两输入或非门的另一输入端连接所述调节模块的三输入或非门的输出端；所述两输入或非门的输出端连接所述调节模块的三输入或非门的第三输入端和所述可选延迟模块的第二延时电路的输入端；
所述两输入与门，用于对所述初始时钟信号和所述第一调节信号进行与运算，生成所述第一时钟信号；
所述两输入或非门，用于对所述第一时钟信号和第四调节信号进行或非运算，生成所述第二时钟信号；
所述第一反相器，用于对所述第二时钟信号进行反向运算，生成所述输出时钟信号。
4.如权利要求2所述的时钟信号占空比调节电路，其特征在于，所述第一延时电路包括第一偶数级反相器。
5.如权利要求1所述的时钟信号占空比调节电路，其特征在于，所述第二延时电路包括依次串联的第三反相器和多个第二偶数级反相器。
6.如权利要求5所述的时钟信号占空比调节电路，其特征在于，所述第二偶数级反相器的数量与占空比可调节数量相一致。
7.如权利要求5所述的时钟信号占空比调节电路，其特征在于，每一个所述第二偶数级反相器中反向器的数量与所述输出时钟信号高电平的持续时间正相关。
8.如权利要求6所述的时钟信号占空比调节电路，其特征在于，所述选通电路的通道数量大于等于所述占空比可调节数量。
9.一种低压高速sram，其特征在于，所述sram包括如权利要求1‑8任一所述的时钟信号占空比调节电路，所述时钟信号占空比调节电路用于对所述sram的时钟信号占空比进行调节。