一种宽度可调的高速脉冲发生器电路及高速脉冲产生方法 |
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| 申请号 | CN202210522960.9 | 申请日 | 2022-05-13 | 公开(公告)号 | CN115021720B | 公开(公告)日 | 2024-04-30 |
| 申请人 | 北京大学; | 发明人 | 盖伟新; 盛凯; | ||||
| 摘要 | 本 发明 涉及一种宽度可调的高速脉冲发生器 电路 及高速脉冲产生方法。该宽度可调的高速脉冲发生器电路，包括晶体管M1～M9，其中晶体管M1、M4、M6为PMOS，晶体管M2、M3、M5、M7、M8、M9为NMOS；M8、M9组成的支路作为一个单元，共有n个单元并联；当输入数据DIN＝1时，不产生脉冲，输出 节点 POUT始终保持为0；当输入数据DIN＝0时，在CK0和CK90同为高电平的时间内产生正脉冲。本发明的宽度可调的高速脉冲发生器电路的脉冲宽度可以通过芯片外控制字编程控制，从而对不同速率均可以调整至最优状态；本发明不引入额外的功耗，实现了低功耗、高速度的脉冲产生电路。 | ||||||
| 权利要求 | 1.一种宽度可调的高速脉冲发生器电路，其特征在于，包括晶体管M1～M9，其中晶体管M1、M4、M6为PMOS，晶体管M2、M3、M5、M7、M8、M9为NMOS；晶体管M1的源极与电源连接，晶体管M1的栅极与时钟信号CK0连接，晶体管M1的漏极与节点1连接；晶体管M2的源极与晶体管M3的漏极连接，晶体管M2的栅极与时钟信号CK0连接，晶体管M2的漏极与节点1连接；晶体管M3的源极与地连接，晶体管M3的栅极与时钟信号CK90连接；晶体管M4的源极与电源连接，晶体管M4的栅极与输入数据DIN连接，晶体管M4的漏极与晶体管M6的源极连接；晶体管M5的源极与地连接，晶体管M5的栅极与输入数据DIN连接，晶体管M5的漏极与晶体管M6的源极连接； |
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| 说明书全文 | 一种宽度可调的高速脉冲发生器电路及高速脉冲产生方法技术领域[0001] 本发明属于集成电路技术领域，涉及一种高速串行通信电路，具体涉及一种宽度可调的高速脉冲发生器电路及高速脉冲产生方法。 背景技术[0002] 发送机数据通路由码型发生器(Pattern Generator)、32:4串化器(32:4Serializer)、移位寄存器(Shift Register)、重定时器(Retimer)、脉冲发生器(Pulse Generator)以及驱动器(Driver)构成，如图1所示。 [0003] 码型发生器产生64路并行数据，分为两路32位数据，分别进入MSB和LSB两条数据通路，MSB通路和LSB通路电路结构相同，最后一级驱动器尺寸不同；在MSB通路内，32路并行数据首先由32:4串化器转为4路并行，每个数据宽度为4个UI(UI表示发送机输出信号的周期)，4路数据之间没有相对延迟，由移位寄存器对数据进行保存；在重定时器内，4路数据依四相时钟(CK0、CK90、CK180、CK270)进行重新定位，相邻的数据间隔1个UI的延迟；脉冲发生器接收四路数据，利用相邻两相时钟产生1UI宽的时钟脉冲信号对数据进行选择，产生对应的数据脉冲信号；产生的数据脉冲信号控制驱动电路(驱动器)的栅极，驱动电路同样四路并行，四路数据脉冲信号交替生效，将对应数据驱动至输出节点，在驱动级完成最后的4:1数据串化，驱动级采用电流型结构，通过50欧电阻完成阻抗匹配，并利用电感实现带宽扩展。 [0004] 4:1数据串化的实现过程如图2所示，前级电路输送过来的四路数据(D0～D3)的宽度均为4UI，作为4：1串化器的四路输入，每一路数据均连接一个脉冲发生器和一个驱动电路(驱动器)，脉冲发生器的输出为P0～P3，四路驱动电路的输出并联成为整个发送机的输出节点；四相时钟通过交叠关系，生成四个1UI宽的窄脉冲，每个脉冲对应一路数据，在其1UI宽的有效脉冲时间内，与之对应的一路数据被选通，数据被传递到输出节点；四个通路交替工作，依次将数据传递到输出节点，形成高速的串行输出。 [0005] 为了实现高速低抖动的4:1串化，需要高性能脉冲发生器。现有的脉冲发生器设计如图3所示。其中，图3的(a)方案首先将时钟信号CK90和数据信号DI进行组合逻辑运算，运算结果再与CK0运算，通过两级逻辑电路实现CK0、CK90、DI三个输入的与逻辑，生成输出脉冲，其优势在于驱动能力强，缺点在于两级逻辑电路都存在速度受限的问题；图3的(b)方案将三个输入信号全串联在一条路径上，降低了抖动，但是三个晶体管串联导致翻转速度过低、驱动能力差，不适用于超高速设计；图3的(c)方案将时钟信号和数据信号通过传输门的方式实现与逻辑，从而降低了抖动，但是传输门的驱动能力差，同样存在速度受限的问题。 发明内容[0006] 针对现有技术中存在的问题，本发明的目的在于提供一种高速脉冲发生器电路及高速脉冲产生方法，其产生的脉冲具有宽度可调的特性，从而使得在晶体管速度受限的情况下，产生高于工艺速度极限的脉冲信号。 [0007] 本发明采用的技术方案如下： [0008] 一种宽度可调的高速脉冲发生器电路，包括晶体管M1～M9，其中晶体管M1、M4、M6为PMOS，晶体管M2、M3、M5、M7、M8、M9为NMOS；M1的源极与电源连接，栅极与时钟信号CK0连接，漏极与节点1连接；M2的源极与M3的漏极连接，栅极与时钟信号CK0连接，漏极与节点1连接；M3的源极与地连接，栅极与时钟信号CK90连接；M4的源极与电源连接，栅极与输入数据DIN连接，漏极与M6的源极连接；M5的源极与地连接，栅极与输入数据DIN连接，漏极与M6的源极连接；M6的栅极与节点1连接，漏极与输出信号POUT连接；M7的源极与地连接，栅极与节点1连接，漏极与输出信号POUT连接；M8的源极与M9的漏极连接，栅极与控制信号SEL连接，漏极与节点1连接；M9的源极与地连接，栅极与时钟信号CK0连接；M8、M9组成的支路作为一个单元，共有n个单元并联。 [0009] 进一步地，所述n个单元中，M8的栅极分别连接n比特的控制信号SEL[1:n]，SEL[1:n]的取值相互独立，所有M9的栅极都与CK0连接。 [0010] 进一步地，通过所述控制信号SEL[1:n]调节输出的脉冲信号的宽度。 [0011] 一种采用上述宽度可调的高速脉冲发生器电路的高速脉冲产生方法，当输入数据DIN＝1时，不产生脉冲，输出节点POUT始终保持为0；当输入数据DIN＝0时，在CK0和CK90同为高电平的时间内产生正脉冲；其中CK0和CK90是两相正交时钟信号，CK0领先CK90四分之一个周期。 [0012] 进一步地，当输入数据DIN＝0时，M6的栅极信号为1；当CK0和CK90都为0时，开启一个新的脉冲产生周期，此时输出节点POUT电压为0；当CK0上升为1，其余节点电压不变，输出节点POUT保持为0；当CK90上升为1，此时CK0和CK90都为1，M2、M3导通，节点1被下拉至0电平，使得M6导通，输出节点POUT被充电至1；当CK0下降为0，M1导通，节点1被充电至1，使得M6关闭、M7导通，输出节点被放电至0；CK90下降为0，输出节点POUT保持为0，该周期结束。 [0013] 进一步地，当输入数据DIN＝1时，M6的栅极信号为0，在整个脉冲产生周期内，输出节点POUT始终为0。 [0014] 进一步地，将部分SEL[1:n]从0变为1，节点1获得一个放电支路，从而在CK0＝1、CK90＝0的阶段，节点1提前下降，输出节点POUT的充电时间也提前，从而等效地调节输出的脉冲信号的宽度。 [0015] 一种发送机，包括码型发生器、32:4串化器、移位寄存器、重定时器、脉冲发生器以及驱动器，所述脉冲发生器包含本发明的宽度可调的高速脉冲发生器电路。 [0016] 本发明的优点如下： [0017] 1)脉冲宽度可以通过芯片外控制字编程控制，从而对不同速率均可以调整至最优状态； [0019] 图1为发送机数据通路电路图。 [0020] 图2为4:1数据串化的电路结构和时序逻辑，其中(a)是电路结构，(b)是时序逻辑。 [0021] 图3为三种现有的脉冲发生器，其中(a)是基于两级逻辑电路的脉冲发生器，(b)是基于一级逻辑电路的脉冲发生器，(c)是基于传输门电路的脉冲发生器。 [0022] 图4为本发明脉冲发生器电路结构图。 [0023] 图5为本发明的脉冲发生器工作时序图。 具体实施方式[0024] 下面结合图4、图5对本发明的结构和工作原理进行详细的说明。 [0025] 本发明的脉冲发生器的电路结构如图4所示。晶体管M1、M4、M6为PMOS，晶体管M2、M3、M5、M7、M8、M9为NMOS；M1的源极与电源连接，栅极与时钟信号CK0连接，漏极与节点1连接；M2的源极与M3的漏极连接，栅极与时钟信号CK0连接，漏极与节点1连接；M3的源极与地连接，栅极与时钟信号CK90连接，漏极与M2的源极连接；M4的源极与电源连接，栅极与输入数据DIN连接，漏极与M6的源极连接；M5的源极与地连接，栅极与输入数据DIN连接，漏极与M6的源极连接；M6的源极与M4、M5的漏极连接，栅极与节点1连接，漏极与输出信号POUT连接；M7的源极与地连接，栅极与节点1连接，漏极与输出信号POUT连接；M8的源极与M9的漏极连接，栅极与控制信号SEL连接，漏极与节点1连接；M9的源极与地连接，栅极与时钟信号CK0连接，漏极与M8的源极连接。其中，M8、M9组成的支路作为一个单元，共有n个单元并联，M8、M9为其中一个单元内晶体管的记号，这n个单元中，M8的栅极分别连接SEL[1:n]这样n比特的控制信号，SEL[1:n]的取值相互独立，所有M9的栅极都与CK0连接。其中n可以为1，即至少一个单元。 [0026] 脉冲发生器的工作过程时序图如图5所示，其中CK0和CK90是两相正交时钟信号，CK0领先CK90四分之一个周期。当输入数据DIN＝1时，该脉冲发生器不产生脉冲，输出节点POUT始终保持为0；当输入数据DIN＝0时，该脉冲发生器在CK0和CK90同为高电平的时间内产生正脉冲，如图5所示。 [0027] 其具体工作过程描述如下： [0028] (1)如果DIN＝0，则M6的栅极信号为1；当CK0和CK90都为0时，开启一个新的脉冲产生周期，此时输出节点POUT电压为0；当CK0上升为1，其余节点电压不变，输出节点POUT保持为0；当CK90上升为1，此时CK0和CK90都为1，M2、M3导通，节点1被下拉至0电平，使得M6导通，输出节点POUT被充电至1；当CK0下降为0，M1导通，节点1被充电至1，使得M6关闭、M7导通，输出节点被放电至0；CK90下降为0，输出节点POUT保持为0，该周期结束； [0029] (2)如果DIN＝1，则M6的栅极信号为0；这种情况下，在整个脉冲产生周期内，输出节点POUT始终为0； [0030] (3)控制信号SEL[1:n]的作用是改变脉冲宽度，图5虚线信号表示所有SEL[1:n]全为0的情况，由于晶体管充放电速度有限，因此节点1的低电平时间较短，无法确保POUT完全充电至1，导致输出无效脉冲；通过将部分SEL[1:n]从0变为1，节点1获得了一个放电支路，从而在CK0＝1、CK90＝0的阶段，节点1提前下降，从而输出节点POUT的充电时间也提前，等效地调节了输出脉冲信号的宽度；选取合适的SEL[1:n]信号，就可以获得电压满摆幅、宽度正好为1UI的脉冲信号，如图5的实线信号所示。 [0031] 本方案利用逻辑电路内部节点1的提前下降，使得输出节点的上升沿提前，产生了符合要求的脉冲信号，突破了工艺充电速度的极限。此外，本方案将节点1的电荷分两个阶段放电，引入的下拉晶体管M8、M9并不消耗额外的功耗即可提升脉冲发生器的速度。 [0032] 本发明的另一实施例提供一种发送机，如图1所示，其包括码型发生器、32:4串化器、移位寄存器、重定时器、脉冲发生器以及驱动器，其中的脉冲发生器采用本发明的宽度可调的高速脉冲发生器电路实现。 |
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