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一种高速脉冲发生器及高速脉冲产生方法
申请号	CN202210140888.3	申请日	2022-02-16	公开(公告)号	CN114629470B	公开(公告)日	2024-04-30
申请人	北京大学;			发明人	盖伟新; 盛凯;
摘要	本发明公开了一种高速脉冲发生器及高速脉冲产生方法。本发明的高速脉冲发生器，其特征在于，包括输出节点 P，晶体管M1、M2、M3为PMOS，晶体管M4、M5、M6为NMOS；M1的源极与电源连接，栅极与时钟信号 CK0连接，漏极与M2的漏极和M3的源极连接；M2的源极与电源连接，栅极与时钟信号 CK90连接，漏极与M1的漏极和M3的源极连接；M3的栅极与数据输入端口连接，漏极与输出节点 P连接；M4的源极与地连接，栅极与时钟信号CK90连接，漏极与输出节点P连接；M5的源极与地连接，栅极与数据输入端口连接，漏极与输出节点P连接；M6的源极与地线连接，栅极与时钟信号CK0连接，漏极与输出节点P连接。
权利要求	1.一种高速脉冲发生器，其特征在于，包括输出节点P，第一晶体管M1、第二晶体管M2、第三晶体管M3，以及第四晶体管M4、第五晶体管M5和第六晶体管M6；其中，第一晶体管M1、第二晶体管M2、第三晶体管M3为PMOS，第四晶体管M4、第五晶体管M5、第六晶体管M6为NMOS；第一晶体管M1的源极与电源连接，第一晶体管M1的栅极与时钟信号CK0连接，第一晶体管M1的漏极与第二晶体管M2的漏极和第三晶体管M3的源极连接；第二晶体管M2的源极与电源连接，第二晶体管M2的栅极与时钟信号CK90连接，第二晶体管M2的漏极与第一晶体管M1的漏极和第三晶体管M3的源极连接；时钟信号CK90与时钟信号CK0 相位正交；第三晶体管M3的栅极与数据输入端口连接，用于接收输入数据DI，第三晶体管M3漏极与输出节点P连接；第四晶体管M4的源极与地连接，第四晶体管M4的栅极与时钟信号CK90连接，第四晶体管M4的漏极与输出节点P连接；第五晶体管M5的源极与地连接，第五晶体管M5的栅极与数据输入端口连接，用于接收输入数据DI，第五晶体管M5的漏极与输出节点P连接；第六晶体管M6的源极与地线连接，第六晶体管M6的栅极与时钟信号CK0连接，第六晶体管M6的漏极与输出节点P连接；所述时钟信号CK0、时钟信号CK90的周期均为4UI，UI表示发送机输出信号的周期；所述输入数据DI在时钟信号CK0的下降沿翻转并保持4UI。 2.一种基于权利要求1所述高速脉冲发生器的高速脉冲产生方法，每个脉冲的生成步骤为：控制输入数据DI＝0，时钟信号CK0和时钟信号CK90均为高电平，输出节点P被放电至0；控制时钟信号CK0由高电平降为低电平，进入预充阶段，第一晶体管M1、第三晶体管M3串联充电路径导通，第六晶体管M6放点路径关断但第四晶体管M4放电路径仍然导通，输出节点P的电压从0抬升至设定值Va；控制时钟信号CK90由高电平下降为低电平，进入完全充电阶段，第二晶体管M2、第三晶体管M3的串联充电路径导通，第四晶体管M4关断，输出节点P被充电至电源电压；控制时钟信号CK0由低电平上升为高电平，第二晶体管M2、第三晶体管M3为输出节点P充电而第六晶体管M6为输出节点P放电，输出节点P电压回落至设定值Va；控制时钟信号CK90由低电平再次升为高电平，输出节点P被放电至0。 3.根据权利要求2所述的方法，其特征在于，所述设定值Va小于或等于电源电压一半。
说明书全文	一种高速脉冲发生器及高速脉冲产生方法技术领域 [0001] 本发明属于集成电路技术领域，涉及一种高速串行通信电路，具体涉及一种高速脉冲发生器及高速脉冲产生方法。背景技术 [0002] 发送机数据通路由码型发生器(Pattern Generator)、32:4串化器(32:4Serializer)、移位寄存器(Shift Register)、重定时器(Retimer)、脉冲发生器(Pulse Generator)以及驱动器(Driver)构成，如图1所示。 [0003] 码型发生器产生64路并行数据，分为两路32位数据，分别进入MSB(Most Significant Bit)和LSB(Least Significant Bit)两条数据通路，MSB通路和LSB通路电路结构相同，最后一级驱动器尺寸不同；在MSB通路内，32路并行数据首先由32:4串化器转为4路并行，每个数据宽度为4个UI(UI表示发送机输出信号的周期)，再由移位寄存器对每一周期的后两位数据进行延迟、保存，从而为三抽头FFE准备好所需的数据，六个4UI宽的数据送入重定时器；在重定时器内，首先根据FFE系数设定，从六个数据中选择四个作为抽头数据并送入后级，四路数据依四相时钟进行重新定位，相邻的数据间隔1个UI；脉冲发生器接收四路数据，利用相邻两相时钟产生1UI宽的时钟脉冲信号对数据进行选择，产生对应的数据脉冲信号；产生的数据脉冲信号控制驱动电路的栅极，驱动电路同样四路并行，四路数据脉冲信号交替生效，将对应数据驱动至输出节点，在驱动级完成最后的4:1数据串化，驱动级采用电流型结构，通过50欧电阻完成阻抗匹配，并利用电感实现带宽扩展。 [0004] 4:1数据串化的实现过程如图2所示，前级电路输送过来的四路数据的宽度均为4UI，作为4：1串化器的四路输入，每一路数据均连接一个脉冲发生器和一个驱动电路，四路驱动电路的输出并联成为整个发送机的输出节点；四相时钟通过交叠关系，生成四个1UI宽的窄脉冲，每个脉冲对应一路数据，在其1UI宽的有效脉冲时间内，与之对应的一路数据被选通，数据被传递到输出节点；四个通路交替工作，依次将数据传递到输出节点，形成高速的串行输出。 [0005] 为了实现高速低抖动的4:1串化，需要高性能脉冲发生器。现有的脉冲发生器设计如图3所示。其中，图3(a)方案首先将CK90和DI进行组合逻辑运算，运算结果再与CK0运算，整体实现CK0、CK90、DI三个输入的与逻辑，生成输出脉冲，其缺点在于输入输出之间有两级逻辑电路，这两级逻辑都会引入抖动；图3(b)方案将三个输入信号全串联在一条路径上，降低了抖动，但是三级串联导致翻转速度过低，不适用于超高速设计；图3(c)方案将时钟信号和数据信号通过传输门的方式实现与逻辑，从而降低了抖动，但是传输门的驱动能力差，同样存在速度受限的问题。发明内容 [0006] 针对现有技术中存在的问题，本发明的目的在于提供一种高速脉冲发生器及高速脉冲产生方法。本发明的高速脉冲发生器电路在脉冲产生逻辑中使用0和1以外的中间电平，并使用中间电平驱动后续电路；同时，本发明的高速脉冲发生器电路提供常通的放电路径，在非工作状态避免高阻态节点干扰数字信号。 [0007] 本发明的技术方案为： [0008] 一种高速脉冲发生器，其特征在于，包括输出节点P，第一晶体管M1、第二晶体管M2、第三晶体管M3，以及第四晶体管M4、第五晶体管M5和第六晶体管M6；其中，M1、M2、M3为PMOS，M4、M5、M6为NMOS； [0009] M1的源极与电源连接，栅极与时钟信号CK0连接，漏极与M2的漏极和M3的源极连接； [0010] M2的源极与电源连接，栅极与时钟信号CK90连接，漏极与M1的漏极和M3的源极连接；时钟信号CK90与时钟信号CK0 相位正交； [0011] M3的栅极与数据输入端口连接，用于接收输入数据DI，漏极与输出节点P连接； [0012] M4的源极与地连接，栅极与时钟信号CK90连接，漏极与输出节点P连接； [0013] M5的源极与地连接，栅极与数据输入端口连接，用于接收输入数据DI，漏极与输出节点P连接； [0014] M6的源极与地线连接，栅极与时钟信号CK0连接，漏极与输出节点P连接。 [0015] 进一步的，所述时钟信号CK0、CK90的周期均为4UI，UI表示发送机输出信号的周期。 [0016] 进一步的，所述输入数据DI在CK0的下降沿翻转并保持4UI。 [0017] 一种基于所述高速脉冲发生器的高速脉冲产生方法，每个脉冲的生成步骤为： [0018] 控制输入数据DI＝0，CK0和CK90均为高电平，输出节点P被放电至0； [0019] 控制CK0由高电平降为低电平，进入预充阶段，M1、M3串联充电路径导通，M6放点路径关断但M4放电路径仍然导通，输出节点P的电压从0抬升至设定值Va； [0020] 控制CK90由高电平下降为低电平，进入完全充电阶段，M2、M3的串联充电路径导通，M4关断，输出节点P被充电至电源电压； [0021] 控制CK0由低电平上升为高电平，M2、M3为输出节点P充电而M6为输出节点P放电，输出节点P电压回落至设定值Va； [0022] 控制CK90由低电平再次升为高电平，输出节点P被放电至0。 [0023] 进一步的，所述设定值Va小于或等于电源电压一半。 [0024] 本发明的优点如下： [0025] 1)在脉冲形成阶段，输出节点电压从中间电平上升，相比现有技术(从0上升)，需要充电的电荷量更小，上升速度更快。 [0026] 2)从时钟信号到输出节点只有一级逻辑电路，引入的抖动更小。附图说明 [0027] 图1为发送机数据通路电路。 [0028] 图2为4:1数据串化实现过程； [0029] (a)为电路结构图，(b)时序逻辑图。 [0030] 图3为三种现有的脉冲发生器； [0031] (a)基于两级逻辑电路的脉冲发生器，(b)基于一级逻辑电路的脉冲发生器，(c)基于传输门电路的脉冲发生器。 [0032] 图4为本发明的脉冲发生器电路。 [0033] 图5为本发明脉冲发生器电路的工作时序图。具体实施方式 [0034] 下面结合附图对本发明进行进一步详细描述，所举实例只用于解释本发明，并非用于限定本发明的范围。 [0035] 本发明的脉冲发生器电路如图4所示，对应的工作原理如图5所示。 [0036] 如图4所示，本发明脉冲发生器的电路结构晶体管M1、M2、M3为PMOS，M4、M5、M6为NMOS；M1的源极与电源连接，栅极与时钟信号CK0连接，漏极与M2的漏极和M3的源极连接；M2的源极与电源连接，栅极与时钟信号CK90连接，漏极与M1的漏极和M3的源极连接；M3的源极与M1、M2的漏极连接，栅极与输入数据DI连接，漏极与输出节点P连接；M4的源极与地连接，栅极与时钟信号CK90连接，漏极与输出节点P连接；M5源极与地连接，栅极与输入数据DI连接，漏极与输出节点P连接；M6源极与地连接，栅极与时钟信号CK0连接，漏极与输出节点P连接。 [0037] 脉冲发生器接收CK0和CK90两相正交时钟以及数据DI为输入信号，CK0和CK90的周期均为4UI，DI在CK0的下降沿翻转并保持4UI，在相邻两相时钟CK0和CK90均为低电平时，脉冲发生器截取数据DI，若DI＝0，则在输出节点P形成脉冲，若DI＝1，则输出节点P保持低电平不形成脉冲。其工作过程如下：当输入数据DI＝1时，M3始终关断，在非脉冲形成时间(CK0或CK90为高电平，保持3UI)，输出节点P被放电至0，在CK0和CK90均为低电平时(保持1UI)，由于M3关断，输出节点P不会被充电，仍保持低电平；当输入数据DI＝0时，M3导通，当CK0和CK90均为高电平时(保持1UI)，输出节点P被放电至0，当CK0首先下降为低电平，CK90仍保持高电平时，进入一个新的脉冲产生周期，首先进入预充(pre‑charge)阶段，保持时间为1UI，M1、M3串联充电路径导通，M6放点路径关断但M4放电路径仍然导通，输出节点P的电压由两条路径的充放电相对能力决定，通过适当的尺寸选取，输出节点P的电压从0抬升至Va，Va为低于电源电压一半的值，当CK90也下降为低电平，此时CK0和CK90都为低电平，进入完全充电(fully charge)阶段，保持时间为1UI，M2、M3的串联充电路径也导通，M4关断，此时两条充电路径全部导通而两条放电路径全部关闭，输出节点被充电至电源电压，当CK0上升为高电平时，进入放电阶段，保持时间为2UI，M2、M3为输出节点充电而M6为其放电，输出节点电压同样回落至Va，当CK90再次升为高电平，输出节点被放电至0，等待下一个CK0的下降沿进入下一周期。M6管在DI＝1的情况下，提供常通的放电路径，避免输出节点成为高阻态。 [0038] 上述脉冲发生器在数据DI为1的情况下，保持低电平不产生脉冲，在数据DI为0的情况下，在CK0和CK90均为低电平时生成一个正脉冲。生成的脉冲信号在前后各一个UI的时间内，并不保持0电平，而是抬升至低于电源电压一半的值，该电压值低于晶体管的开启电压，不会使后续驱动电路的晶体管导通，因此不会干扰发送机的输出信号，在逻辑上相当于0，仍然是产生了一个1UI有效、3UI无效的窄脉冲信号。 [0039] 本方案在产生真正的脉冲之前，输出节点P的电压已经被抬升一定的幅度，因此真正脉冲达到电源电压所要充电抬升的电压差值变小，也就是上升时间变短，提高了脉冲形成的速度。此外，CK0/90和输出节点P所输出脉冲之间只有一级逻辑电路，引入的抖动也是所有方案中最小的。 [0040] 尽管为说明目的公开了本发明的具体实施例，其目的在于帮助理解本发明的内容并据以实施，本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最佳实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

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